JPH0283678A - データ処理システムの開発方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムさらにはマイクロコンピュ
ータシステムの構成方法に係り、例えばシステム開発途
上におけるソフトウェアプロゲラの修正やシステムの機
能変更への対応に適用して有効な技術に関するものであ
る。

〔従来技術〕

ＣＰＵ　（セントラル・プロセッシング・ユニット）を
中心に所要の周辺回路を１つの半導体基板に形成して成
るシングルチップマイクロコンピュータをキーコンポー
ネントとして、配線基板上に構成されるマイクロコンピ
ュータ応用システムは、その制御目的に応じ、データの
格納やデータ通イ目。

さらにはモータ駆動並びに表示制御などのためのハード
ウェアを実現するため、専用ＬＳＩ、さらにはＰＡＬ　
（プログラマブル・アレイ・ロジック）やＰＬＤ　（プ
ログラマブル・ロジック・デバイス）のようなプログラ
マブルデバイス、そしてＴＴＬ回路などが搭載される。

ところで、このようなマイクロコンピュータ応用システ
ムを開発するとき、ソフトウェアプログラムの変更やバ
グの修正に当たっては当該プログラムを保有するメモリ
に修正を加えなければならない。このようなソフトウェ
アプログラムの修正・変更対象とされるメモリを内蔵す
るシングルチップマイクロコンピュータにあっては、当
該メモリをＥＰＲＯＭ化し、これを外部からの信号制御
に基づいて書き込み制御可能とする構成が時開昭和６０
−１９８６６７号公報に開示されている。

〔発明が解決しようとする課題〕

ところで、上記したＥＰＲＯＭ化されたプログラムメモ
リを持つシングルチップマイクロコンピュータの外部に
ＰＡＬやＰＬＤ、さらにはＴＴＬ回路などにより構成さ
れた外部ロジックをハードウェアとするマイクロコンピ
ュータ応用システムを構成するとき、その開発途上にお
いてシステムの動作仕様や機能の変更に伴ってハードウ
ェアの修正が必要になった場合には、外部ロジックとし
てのプログラマブルデバイスのプログラム変更、また、
ゲートアレイで構成されるハードウェアに対してはその
マスクパターンの変更によるＬＳＩの作り直し、さらに
は配線基板における配線パターンの変更などが必、要に
なり、マイクロコンピュータ応用システム開発途上にお
けるシステムの動作仕様や機能変更への対応が遅れてし
まう。

一方、今日マイクロコンピュータ応用システムの多機能
化さらには小型化が進むなかで各種周辺機能をオン・チ
ップ化したシングルチップマイクロコンピュータのよう
データ処理ＬＳＩのそれらシステムへの応用はますます
拡大される傾向にあり、これにしたがってシングルチッ
プマイクロコンピュータは、インタフェース回路、タイ
マ・カウンタ、入出力制御回路、制御プログラムを格納
するＲＯＭ、さらにはサブプロセッサなど、外部メモリ
や外部ロジックとしても構成可能な各種周辺機能を内蔵
するに至っている。このような状況下において、斯るシ
ングルチップマイクロコンピュータをキーコンポーネン
１〜とするマイクロコンピュータ応用システムを構成す
るときその開発途上においてシステムの動作仕様や機能
の部分的変更が必要になった場合、シングルチップマイ
クロコンピュータに内蔵される周辺機能特にハードウェ
ア的な論理機能部分が固定されていると、その要求を満
足するには１つの半導体基板に各種機能ブロックが形成
されて成るシングルチップマイクロコンピュータの性質
上、それ全体の設８Ｆ変更や製造のためのマスクパター
ンの変更などを行わなければならなくなり、マイクロコ
ンピュータ応用システム開発途上におけるシステムの動
作仕様や機能変更に対する迅速且つ簡ｊｌ、な対応が採
れなくなり、シングルチップマイクロコンピュータの多
機能化をも抑制することになるという問題点のあること
が本発明者によって明らかにされた。

本発明の目的は、データ処理システムの動作仕様や機能
の変更に対して柔軟にさらには容易に対応することがで
きるデータ処理システムの開発方法を提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、電気的に書き込み可能な不揮発性記憶素子に
対する芹き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロックとＣＰＵブロックとを１つの半導体
基板に形成して成るデータ処理用半導体集積回路を利用
してデータ処理システムを構成するにあたり、当該シス
テムに要求される機能に応じて上記論理回路ブロックに
含まれる不揮発性記憶素子に所要のデータを書き込むよ
うにするものである。このとき、データ処理システムの
動作仕様や機能変更に応じて上記論理機能ブロックに含
まれる不揮発性記憶素子を書き換えるステップ、或いは
その変更機能を論理回路ブロックの記憶情報に反映させ
た同一構造の新たなデータ処理用半導体集積回路に交換
するステップ、また、電気的に書き込み可能な不揮発性
記憶素子を含む不揮発性メモリブロックにデータ処理シ
ステムに要求される機能に応じたソフトウェアプログラ
ムを書き込むステップ、そして、データ処理システムの
機能変更に応じて上記不揮発性メモリブロックに含まれ
る不揮発性記憶素子を書き換えるステップ、或いはその
変更機能を不揮発性メモリブロックの記憶情報に反映さ
せた同一構造の新たなデータ処理用半導体集積回路に交
換するステップを含めることができる。

〔作　用〕

上記した手段によれば、電気的に書き込み可能な論理機
能ブロックや不揮発性メモリブロックなどを含むデータ
処理用半導体集積回路をキーコンポーネントとしてデー
タ処理システムを構成するときその開発途上においてシ
ステムの動作仕様や機能の変更が必要になった場合、論
理機能ブロックのハードウェア的な論理機能や不揮発性
メモリブロックの情報をその変更に応じて不揮発性記憶
素子に電気的にプログラムすることにより、そのような
要求に対する迅速且つ簡単な対応が採れ、これにより、
システム動作仕様や機能の変更に対して柔軟にさらには
容易に対応することができるデータ処理システムの開発
方法を達成するものである。

〔実　施　例〕

第１図には本発明に係るデータ処理システムの開発方法
を適用した一実施例であるプリンタコントローラシステ
ムの概略ブロック図が示される。

同図に示されるプリンタコントローラシステム］−００
０は、ホストコンピュータとインタフェースしながらプ
リンタの機械的部分を制御すものであり、シングルチッ
プマイクロコンピュータ１を中心に、例えばドノトプリ
ンタヘツ１−のドツトを印字データに従って駆動するた
めのヘット１へライバ１０ｏ１、プリンタヘッドを印字
方向に移動させるためのキャリッジリターンモータドラ
イバ１００２、印字されるべき用紙などの媒体を移動さ
せるためのラインフィードモータドライバ１００３など
が１つのボードに搭載されて成る。シングルチップマイ
クロコンピュータ１はセントロニクスインタフェースや
シリアルインタフェースを介してホストコンピュータか
ら印字データを受は取り、この印字データに応じて上記
ヘッド１ヘライバ１００１を制御して媒体に印字する。

印字動作中におけるキャリッジリターンモータドライバ
１００２やラインフィードモータドライバ１００３はシ
ングルチップマイクロコンピュータ１に含まれるタイマ
などの出力やプリンタの機械的部分で検出される位置検
出信号、さらにはパネルスイッチからの入力などに基づ
いて駆動制御され、また、必要に応じて所要の情報をプ
リンタのパネルに表示制御したりする。尚、ヘッドドラ
イバ１００１に与えられる印字データは、シングルチッ
プマイクロコンピユータ１から出力されるデータやアド
レスに基づいてインタフェースアダプタのようなＬＳＩ
を介して与えるようにしてもよく、また、外部からの位
置検出信号やパネルスイッチ入力、さらにはパネル表示
制御出力についてもそのインタフェースアダプタのよう
なＬＳＩを介してやりとりするようにできる。そしてプ
リンタコントローラシステム１０００にはシングルチッ
プマイクロコンピュータ１によってアクセス可能な拡張
用ＲＡＭを設けておくこともできる。

第２図には上記シングルチップマイクロコンピュータ１
の一例が示される。同図に示されるシングルチップマイ
クロコンピュータ１はシリコンのような１個の半導体基
板に、論理動作制御ブロックとしてのＣＰＵ　（セント
ラル・プロセッシング・ユニット）２．ＲＡＭ　（ラン
ダム・アクセス・メモリ）３、及びＲＯＭ　（リード・
オンリ・メモリ）４から成るプロセッサ５と、可変論理
構造の論理機能ブロックの一例としてのＰＬＡ　（プロ
グラマブル・ロジック・アレイ）６．及び入出力ポート
（単にＩｌｏとも記す）７で構成され、夫々のブロック
は共通バス８にて接続される。また、上記ＰＬＡ６は信
号線９，１０によりｌ１０７及びＣＰＵ２に直接結合さ
れる。

上記ＲＯＭ４はシングルチップマイクロコンピュータ１
のソフトウェアとしての動作プログラムを格納するため
のものであり、上記ＰＬＡ６はシングルチップマイクロ
コンピュータ１のハードウェアの一部をプログラマブル
に実現するための論理機能ブロックとされ、このＰＬＡ
６は電気的に書き込み可能な不揮発性記憶素子を含んで
いる。

第３図には上記ＰＬＡ６の構成を中心とした第２図のシ
ングルチップマイクロコンピュータの詳細な一例が示さ
れる。

上記ＰＬＡ６はＡＮＤ　（論理積）面２０．ＯＲ（論理
和）面２１、出力ラッチ２２、入力ラッチ２３、及びセ
レクタ２４の各回路と、夫々の回路間を結線するための
配線により構成される。プロセッサ５とＰＬＡ６との接
続は、プロセッサ５で生成される信号をＰＬＡ６の入力
ラッチ２３に入力するための制御信号ＮＩＡ８ａ、アド
レスバス８ｂ、データバス８ｃで行われる。シングルチ
ップマイクロコンピュータ１の外部とのインタフェース
はデータバス８Ｃと接続されている出力ポードアａ、入
出カポ−ドアｂ、入力ポードアＣにより行われる。ＰＬ
Ａ６の入力ラッチ２３への入力は、上記制御信号線８ａ
、アドレスバス８ｂ、データバス８ｃ、入力ポードアｃ
の出カフ０ｃ、出力セレクタ２４の出力９ｃとされ、こ
の入力ラッチ２３の出力はＡＮＤ面２０へ供給される。

ＡＮＤ面２０の出力はＯＲ面面上１入力とされ、ＯＲ面
面上１出力は出力ラッチ２２しこ与えられる。出力ラッ
チ２２の出力２２ａはセレクタ２４に与えられると共に
、その一部の信号２２ｂはＡＮＤ面２０の入力とされる
。セレクタ２４の出力のうち９ａ、９ｂは夫々出力ポー
ドアａ、入出カポ−ドアｂの入力とされ、出力９Ｃはデ
ータバス８Ｃに結合されている。

第４図には上記ＡＮＤ面２０の一例が示される。

このＡＮＤ面２０は、特に制限されないが、紫外線消去
型の電気的に書き込み可能なチャンネル注入構造のよう
なＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リ
ード・オンリ・メモリ）構成用の不揮発性記憶素子を含
んで構成される。このＡＮＤ面２０は、４人力（工。〜
Ｉ３）に対して４つの独立した論理積出力（Ａ、−Ａ３
）を得る構成とされる。このＡＮＤ面２ｏには８行４列
で上記不揮発性記憶素子Ｍ　（０，Ｏ）〜Ｍ　（７，３
）をマトリクス配置して成るメモリセルアレイ４０を含
む。ここで電気的に書き込み可能なＥＰＲＯＭ構成用の
不揮発性記憶素子それ自体の構成は既に公知であるから
その詳細な説明については省略するが、当該不揮発性記
憶素子のしきい値電圧が１［Ｖ］程度の比較的低いレベ
ルにある状態を消去状態、そして、５［ｖ］程度の比較
的高いレベルにある状態を書き込み状態と定義する。

不揮発性記憶素子への書き込みは行単位で４ビツトづつ
行われる。即ち、書き込みデータを書き込み端子００〜
Ｄ、に与え１選択線Ｓ。−８３のうち１つをハイレベル
のような選択レベルにすると共に、書き込み信号ＷＥを
ハイレベルにし、書き込み端子Ｖｐに書き込み電圧（例
えば１２．５　［Ｖ］）を与える。このとき入カニ。〜
■３の状態により正論理を書き込むか負論理を書き込む
かが決まる。

例えば入力■。を例にすると、入力■。がハイレベルと
されるときにはワード線Ｗ。Ｐが選択され、また、入カ
ニ。がローレベルとされるときにはワード線Ｗ。ｎが選
択とされる。選択されたワード線にゲート電極が結合さ
れた不揮発性記憶素子のゲート電極には抵抗Ｒｊ　　（
ｊ＝。〜７）を介して書き込み電圧が与えられる。書き
込み端子Ｄ０〜Ｄ。

に書き込みデータを受ける電圧変換回路Ｗ、〜Ｗ３は書
き込みデータレベルがハイレベルである場合に書き込み
に必要なドレイン電圧を発生して、夫々データ線ｄ。−
ｄ、に与える。これにより、消去状態を初期状態とする
不揮発性記憶素子は、ワード線が選択されてハイレベル
の書き込みデータが与えられた場合に書き込み状態とさ
れ、それ以外のものは消去状態を維持する。

このような書き込み動作によりメモリセルアレイ４０に
含まれる不揮発性記憶索子Ｍ　（０，Ｏ）〜Ｍ　（７，
３）のプログラムが行われる。

プログラムされたＡＮＤ面２０を論理動作させる場合に
は、書き込み端子Ｖｐに回路の電源電圧（もしくは接地
電圧）を与えると共に、書き込み信号ＷＥをローレベル
にし、そして信号８１〜Ｓ。

を全でハイレベルとする。これにより、入カニ。

〜■、のレベルに従ってワード線が選択され、選択され
たワード線にゲート電極が結合される不揮発性記憶素子
のプログラム状態に応じたデータレベルがデータ線ｄ。

−ｄ、を介してセンスアンプＳＡｌ］〜ＳＡ、で検出さ
れ、この結果として、センスアンプ５Ａｏ−’ＳＡ、か
らは、論理積出力Ａ。−Ａｊが得られる。

第５図には第３図に含まれるＯＲ面２１の一例が示され
る。このＯＲ面２１は、論理積出力Ａ。。

Ａ１を２人力とするオア回路ＯＲＩ、論理積出力Ａ２．
Ａ、を２人力とするオア回路ＯＲ２，オア回路ＯＲ４，
○Ｒ２の出力を２人力とするオア回路ＯＲ３、オア回路
ＯＲＩとオア回路○Ｒ３の出力を選択する出力選択回路
５０により構成される。

上記選択回路５０の入力信号５１がハイレベルにされる
と、トランジスタ゛ｒ１がオン状態にされると共にトラ
ンジスタＴ２がオフ状態にされ、ＯＲ而面１は以下の論
理式で示される論理和出力Ｏ８，○、を得る。

○、＝Ａｏ＋Ａよ Ｏ工＝Ａ２＋Ａ。

また、上記選択回路５０の入力信号５１がローレベルに
されると、トランジスタＴ１がオフ状態にされると共に
トランジスタＴ２がオン状態にされ、ＯＲ面２１は以下
の論理式で示される論理和出力０゜、Ｏ□を得る。

Ｏｏ　”　Ａ　ｏ　＋　Ａ　ｘ　＋　Ａ　ｘ　＋　Ａ　
３０、＝Ａ２＋Ａ。

第３図に示されるシングルチップマイクロコンピュータ
１は、入力ラッチ２３及びセレクタ２４を切り換え制御
することにより例えば第６図に示される態様で動作可能
とされる。

第６図（Ａ）に示される態様は、第３図の入力う名チ２
３の入力としてバス８ａ〜８ｃの情報を選択し、セレク
タ２４の出力をボート７ａ、７ｂに与えるようにするこ
とにより、プロセッサ５の出力をＰＬＡ６で変換処理し
てシングルチップマイクロコンピュータ１の外部に出力
するものである。

第６図（Ｂ）に示される態様は、入力ラッチ２３の入力
としてボート７ｂ、７ｃの出力を選択し、セレクタ２４
の出力として出力９ｃを選択することにより、シングル
チップマイクロコンピュータ１の外部から与えられる信
号をＰＬＡ６で変換処理してプロセッサ５に与えるもの
である。

第６図（Ｃ）に示される態様は、入力ラッチ２３の入力
としてバス８８〜８ｃの情報を選択し。

セレクタ２４の出力もバス８ｃに与えるようにすること
により、プロセッサ５の出力をＰＬＡ６で変換処理して
再びプロセッサ５に戻すというものである。

第６図（Ｄ）に示される態様は、入力ラッチ２３の入力
としてポーｈ７ｂ、７ｃの出力を選択し、セレクタ２４
の出力として出力９ａ、９ｂを選択することにより、プ
ロセッサ５とは無関係に、シングルチップマイクロコン
ピュータ１の外部から与えられる信号をＰ　Ｌ　Ａ、　
６で変換処理して再びシングルチップマイクロコンピュ
ータ１の外部に出力するというものである。

尚、上記第６図（Ａ）〜（Ｄ）に夫々示される態様を２
つ以上を組合せることも可能である。例えば上記第６図
（Ａ）と（Ｂ）に示される態様の組合せでは、ＰＬＡ６
の入力を分割し、一方をプロセッサ５の出力（８ａ〜８
Ｃ）、他方を外部からの人力（７ｂ、７ｃ）とし、ＰＬ
Ａ６の出力も分割して、一方をプロセッサ５の入力（８
ｃ）。

他方を外部への出力（７ａ、７ｂ）とすることもできる
。

以上説明したシングルチップマイクロコンピュータ１を
利用してプリンタコントローラシステム１０００を構成
する場合、紫外線消去形の電気的に書き込み可能な不揮
発性記憶素子を含むＰ　Ｌ　Ａ６に対しては、プリンタ
コントローラシステム１００ｏに要求される機能に応じ
てその論理構成即ち不揮発性記憶素子に対するプログラ
ム状態を決定する。シングルチップマイクロコンピュー
タ１を窓付きのパッケージに封入し、当該窓から紫外線
を照射して記憶情報を消去した後に、新たに論理情報を
電気的に書き直すことにより、シングルチップマイクロ
コンピュータ１におけるハードウェアの一部を担うＰ　
Ｌ　Ａ　６の論理の変更や誤りの修正がシングルチップ
マイクロコンピュータ１上で可能になり、シングルチッ
プマイクロコンピュータ１はプリンタコントローラシス
テム１０００の動作仕様や機能の変更に対して柔軟に対
応することができるようになる。しかもそのような変更
に対してシングルチップマイクロコンピュータ１は繰返
し利用可能になる。窓付きパッケージに封入されていな
い場合には必要な論理情報を訃き込んだ構造の同じ新た
なシングルチップマイクロコンピュータに変更すればよ
い。

尚、ＰＬＡ６の不揮発性記憶素子は電気的に書き込み消
去可能なＭＮＯＳ　（メタル・ナイ１へライド・オキサ
イド・セミコンダクタ）やフローティングゲート型のＥ
ＥＩ）ＲＯＭ（エレクトリカリ・イレーザブル・アンド
・プログラマブル・リード・オンリ・メモリ）構成用の
不揮発性記憶素Ｐを利用することもできる。

次に可変論理構造の論理機能ブロックとしてプロセッサ
構造のプログラマブル論理回路すなわちサブプロセッサ
を付加して構成されたシングルチップマイクロコンピュ
ータについて説明する。このシングルチップマイクロコ
ンピュータ１は、第７図に示されるように、第２図に示
される構成に対し、共通バス８、Ｐ　Ｌ　Ａ　６、及び
ｌ１０７に接続するサブプロセッサ１００を付加して成
る。

第８図には上記サブプロセッサ１００の構成例と、サブ
プロセッサ１００．ＰＬＡ６、ｌ１０７、共通バス８間
の接続関係が示される。

サブプロセッサ１００は命令を格納するためのＲＯＭ　
１０１、このＲＯＭ　１０１の格納情報に基づいて制御
信号を発生するための制御回路１．０２、ＲＯＭ　１０
　Ｌをアクセスするための次のアドレスを保持するアド
レスラッチ１０３．第１、第２、そして第３のデータバ
ス１０４、】−０５、］−０６に接続されたＡＬＵ　（
算術論理演算ユニット）１０７、レジスタファイル１０
８、Ｐ　Ｓ　Ｇ　（プログラマブルシーケンシャルジェ
ネレータ）１０９、このＰＳＧ１０９で制御されるＳＴ
Ｒ（ステータスレジスタ）１１０．上記サブプロセッサ
］−〇〇と共通バス８を接続するためのＢＩＦ　（バス
インタフェース回路）１１１により構成される。

上記ＰＬＡ６は配線１１２ａにより共通バス８に、そし
て配線１１２ｂにより１１０７に夫々結線されると共に
、配線１１２ｃによりサブプロセッサ１００の制御回路
１０２で発生される制御信号１０２ａに、配線１１２ｄ
によりステータスレジスタ１１０の出力１１０ａに、及
びｌ１０７からＡＬＵ１０７に入力される信号１０７ａ
に夫々接続される。

上記ＰＳＧＬＯ９、ＲＯＭｌ０Ｉ、及びＰＬＡ６は上記
したような電気的に書き込み可能な不揮発性記憶素子に
て構成される。したがって、第７図に示されるシングル
チップマイクロコンピュータ１においても、それらＰＳ
Ｇ１０９、ＲＯＭ　１０１、及びＰＬＡ６に含まれる不
揮発性記憶素子はプリンタコントローラシステム１００
０に要求される機能に応じてその論理構成が決定される
。

そして、シングルチップマイクロコンピュータ１のパッ
ケージに形成されている窓から紫外線を照射して記憶情
報を消去した後に、新たに論理情報を電気的に書き直す
ことにより、シングルチップマイクロコンピュータ１に
おけるハードウェアや論理機能の一部を担うＰＬＡ６．
ＰＳＧ１０９゜ＲＯＭｌ０１などの論理の変更や誤りの
修正が可能になり、シングルチップマイクロコンピュー
タ１はプリンタコントローラシステム１００ｏの仕様や
機能の変更に対して柔軟に対応することができるように
なる。

第９図にはチップ内部にソフトウェアプログラムを格納
するためのＲＯＭ４をＥＰＲＯＭ化したシングルチップ
マイクロコンピュータ１の一例が示される。

第９図においてシングルチップマイクロコンピュータ１
は、ＣＰＵ２、ソフトウェアプログラムを格納するため
の電気的に書き込み可能な不揮発性メモリブロックとし
てのＥＰＲＯＭのようなＲＯＭ４　（以下単にこのＲＯ
Ｍ４を不揮発性メモリブロック４とも記す）、制御信号
生成回路５００、上記サブプロセッサやＰＬＡなどを構
成するプログラマブル論理回路９００などの機能モジュ
ールを含んで成る。上記ＣＰＵ２、不揮発性メモリブロ
ック４、プログラマブル論理回路９００などはアドレス
バス４１やデータバス４２と接続され。

特に、アドレスバス４１とＣＰＵ２との間にはスイッチ
素子６１が介在され、データスバス４２とＣＰＵ２との
間にはスイッチ素子６２、不揮発性メモリブロック４と
データバス４２との間にはスイッチ素子６３、そしてプ
ログラマブル論理回路９００とデータバス４２との間に
はスイッチ素子６３が介在されている。アドレスバス４
１は、出カバソファとして機能するような３ステートト
ライバ７２や、入カバソファとして機能するようなイン
バータ８２及び３ステートインバータ６５を介して信号
線５１９によりシングルチップマイクロコンピュータ１
の外部とインタフェース可能にされている。同様にデー
タバス４２は出力バッファとして機能するような３ステ
ー１〜ドライバ７１や、入力バッファとして機能するよ
うなインバータ８１及び３ステートインバータ６４を介
して信号５５１８によりシングルチップマイクロコンピ
ュータ１の外部とインタフェース可能にされている。

上記制御信号生成回路５００には、データ転送制御のた
めの制御信号５１０１〜５１０４がＣＰＵ２から与えら
れると供に、シングルチップマイクロコンピュータ１の
動作モードなどを指示するための制御信号５１１１，５
１２１，５１３．５１２２がシングルチップマイクロコ
ンピュータ１の外部から与えられる。このような各種信
号が与えられる制御信号生成回路５００は、ＣＰＵ２゜
不揮発性メモリブロック４．プログラマブル論理回路９
００とデータバス４２やアドレスバス４１゜さらには信
号線５１８，５１９との間でのデータ転送タイミングを
制御するための制御信号５２０〜５２８を生成する。尚
、制御信号生成回路５゜Ｏから外部に出力される信号５
］、４，５１５は外部に対するリード・サイクル、ライ
ト・サイクルを意味する信号であり、また、不揮発性メ
モリブロック４及びプログラマブル論理回路９００には
それらに含まれる不揮発性記憶素子の書き込みに必要な
高電圧などを外部から共通に与えるための信号線５１６
が結合されている。

第９図に示されるシングルチップマイクロコンピュータ
１においては、データバス４２及び７１へレスバス４１
に共通に接続されている不揮発性メモリブロック４とプ
ログラマブル論理回路９００は同一アドレス空間に配置
されている。したがって、不揮発性メモリブロック４と
プログラマブル論理回路９００に対する書き込み処理に
際してアドレス空間を切り換えるための特別な処理や回
路構成は必要とされず、夫々に割り当てられているアド
レスを指定することにより、同一の制御もしくは同一の
シーケンスによりそれらに含まれる所要の不揮発性記憶
素子に対して書き込みとベリファイ処理を簡単に行うこ
とができる。この結果、共通の書き込み装置を利用する
ことができ、また、内蔵されるＣＰＵ２を使う場合にも
書き込みやベリファイ処理を同一シーケンスで行うこと
ができる。

第１０図には第９図に示される制御信号生成回路５００
の一例が示される。この制御信号生成回路５００は、特
に制限されないが、ＡＮＤ面５１とＯＲＲｂ２Ｏて硝酸
される。このＡＮＤ１眉５１は縦方向の６本の信号線が
夫々論理積出力信号線とされ、縦方向の信号線に交わる
横方向の信号線の内○印で示される交点に対応する横方
向の信号線の入力に対して論理積を採った結果が該当す
る論理積出力とされ、例えば、縦方向の論理積出力信号
線に交わる○印で示される横方向の信号線の入力が全て
ハイレベルである場合に該当する縦方向の論理積出力信
号線の出力がハイレベルとされる。ＡＮＤ面における６
本の論理積出力信号線はＯＲＲｂ２Ｏ入力とされ、この
縦方向の６本の入力信号線と交わる横方向の論理和出力
信号線には。

○印で示される交点に対応する縦方向の入力信号線の入
力に対して論理和を採った結果が論理和出力とされ１例
えば、横方向の論理和出力信号線に交わるＯ印で示され
る縦方向の入力信号線の入力が１つでもハイレベルであ
る場合に該当する横方向の論理和出力信号線の出力がハ
イレベルとされる。

外部から与えられる制御信号５１３がローレベルのとき
、その反転信号５１３１をＯ印の交点に受ける論理積出
力信号線５２９１．５２９２．５２９３．５２９６には
、ＣＰＵ２から出力される制御信号５１０１〜５１０４
のレベルを有効とする論理積出力が得られる。この状態
で制御信号５１０１　　（ＴＲＩ）、５１０４　　（Ｅ
ｘｔＭ）がハイレベルのとき、論理積出力信号線５２９
１がハイレベルとなって外部デバイスリードモードが設
定される。当該動作モードにおいては、外部に対するリ
ード・サイクルを意味する制御信号５１４（ＴＲ３）が
ハイレベルにアサートされると共に、制御信号５２０．
５２７．５２８もハイレベルにアサートされる。ハイレ
ベルの制御信号５２０はスイッチ素子６１をオン状態に
制御し、且つハイレベルの制御信号５２８は３ステート
ドライバ７２を出力動作可能に制御することにより、Ｃ
ＰＵ２から出力されるアドレス信号はアドレスバス４１
及び信号線５１９を介して外部に出力される。

このアドレス信号と制御信号５１４に応答する図示しな
い外部被アクセスモジュールが出力するデータは、外部
から信号線５１８に与えられると共に、上記ハイレベル
の制御信号５２７にてオン動作される３ステートインバ
ータ６４からデータバス４２に与えられて、ＣＰＵ２に
読み込まれる。

この外部デバイスリートモードにおいて、制御信号５２
４はローレベルにされているから、外部がらデータバス
４２に取り込まれたデータが不揮発性メモリブロック４
やプログラマブル論理回路９００の動作によって撹乱さ
れることはない。

上記制御信号５１３がローレベルのときに制御信号５１
０２　（ＴＷＯ，）、５１０４　（ＥｘｔＭ）がハイレ
ベルにされると、出力信号、ｌ１ｔ５２９２がハイレベ
ルとなって外部デバイスライトモードが設定される。当
該動作モードにおいては、外部に対するライト・サイク
ルを意味する制御信号５１５　（ＴＷ３）がハイレベル
にアサ−１へされると共に、制御信号５２０．５２１．
５２６．５２８もハイレベルにアサートされる。これに
より、ＣＰＵ２から出力されるアドレス信号は上記同様
オン動作されるスイッチ素子６１、出力動作可能に制御
される３ステートドライバ７２、及び信号線５１９を介
して外部に出力されると共に、ＣＰ　Ｕ　２から出力さ
れる暑き込みデータが、ハイレベルの制御信号５２１に
てオン動作されるスイッチ素子６２、データバス４２．
ハイレベルの制御信号５２６で出力動作可能に制御され
る３ステートドライバ７１、及び信号線５１８を介して
外部に与えられ、これによって外部の被アクセスモジュ
ールへの書き込みが行われる。

上記制御信号５１３がローレベルのとき制御信号５１０
１　（ＴＲＩ）、５１０３　（ＩｎｔＭ）がハイレベル
の状態では出力信号線５２９３がハイレベルとなって内
部デバイス読み込みモードが設定される。当該動作モー
ドにおいては、制御信号５２０．５２２　（ＴＲ，）、
５２４がハイレベルにアサートされる。これによりＣＰ
Ｕ２から出力されるアドレス信号はスイッチ素子６１を
介してアドレスバス４１に与えられ、不揮発性メモリブ
ロック４のアドレス信号４２６又はプログラマブル論理
回路９００のアドレス信号５１７２とされる。同時に制
御信号５２２により不揮発性メモリブロック４及びプロ
グラマブル論理回路９００にはリード動作が指示される
。このとき不揮発性メモリブロック４及びプログラマブ
ル論理回路９００はリニアな同一アドレス空間に配置さ
れているため、双方にアドレス信号が与えられてもその
アドレス信号に従って何れか一方だけがデータの読み出
しを行い、読み出されたデータはスイッチ素子６３又は
６６の何れか一方を介してデータバス４２に与えられる
。ＣＰＵ２はこのようにしてデータバス４２に出力され
たデータを信号線４２３から読み込む。

上記制御信号５１３がローレベルのとき制御信号５１０
２　（ＴＷｌ、）、５１０３　（Ｉｎｔ、Ｍ）がハイレ
ベルの状態では、出力信号線５２９６がハイレベルとな
って内部デバイス書き込みモードが設定される。当該動
作モードにおいては、制御信号５２０，５２１，５２３
　　（ＴＷ４）がハイレベルにアサートされる。これに
よりＣＰ　Ｕ　２から出力されるアドレス信号はスイッ
チ素子６】を介してアドレスバス４１に与えられると供
に、ＣＰＵ２から出力される書き込みデータがスイッチ
素ｐ６２を介してデータバス４２に与えられ、さらにプ
ログラマブル論理回路９００にはライト動作が指示され
る。これによりアドレス信号によって指定されるプログ
ラマブル論理回路９００の所要アドレスにデータが傅き
込まれる。

一方、制御信号５１３がハイレベルのとき、その反転信
号５１３１を○印の交点に受ける論理積出力信号１５２
９１．５２９２．５２９３．５２９６は、ＣＰＵ２から
出力される制御信号５１０１〜５１０４のレベルとは無
関係にローレベルにネゲートされ、これにより制御信号
５２０，５２１は常時ローレベルに制御されて、ＣＰＵ
２によるデータバス４２、アドレスバス４１へのデータ
とアドレスの出力が実質的に不可能にされる。すなわち
、ＣＰＵ２はアドレスバス４１及びデータバス４２から
切り離される。この状態で制御信号５１２１　　（ＴＲ
２）がハイレベルにされると、論理積出力信号線５２９
４がハイレベルとなって外部からのアクセスに基づくリ
ードモードが設定される。この動作モートはＥＰＲＯＭ
ライタなどによる書き込み後におけるベリファイのため
のデスｌ−読み出しに利用される。当該動作モードにお
いては、制御信号５２２　（ＴＲ４）、５２４，５２５
．５２６がハイレベルにアサ−１へされる。これにより
、外部から信号線５１９に供給されるアドレス信号が、
制御信号５２５により動作可能な状態に制御された３ス
テートインバータ６５を介してアドレスバス４１に与え
られ、このアドレス信号はアドレスバス４１から信号線
４２６及び５１７２を介して不揮発性メモリブロック４
及びプログラマブル論理回路９００に与えられる。不揮
発性メモリブロック４及びプログラマブル論理回路９０
０には制御信号５２２によりリード動作が指示されると
供に、制御信号５２４により不揮発性メモリブロック４
及びプログラマブル論理回路９００のデータ出力端子が
データバス４１に接続される。したがって、外部から供
給されるアドレス信号に応答して不揮発性メモリブロッ
ク４又はプログラマブル論理回路９００の何れか一方が
リド動作を行うことにより、読み出すべき所要データが
データバス４２に与えられる。データバス４２に与えら
れた読み出しデータは、ハイレベルの制御信号５２６に
より出力動作可能に制御される３ステートトライバ７１
を介して信号線５１８に与えられて外部に読み出される
。

制御信号５１３がハイレベルのときに制御信号５１２２
　（ＴＷ２）がハイレベルにされると、出力信号線５２
９５がハイレベルになって外部からのアクセスに基づく
書き込みモードが設定される。

この動作モードはＥＰＲＯＭライタによる書き込みに際
して利用される。当該動作モードにおいては、制御信号
５２５，５２７がハイレベルにアサートされる。これに
より、外部から信号線５１９に供給されるアドレス信号
が、制御信号５２５により動作可能な状態に制御された
３ステートインバータ６５を介してアドレスバス４１に
与えられ、このアドレス信号はアドレスバス４１から信
号線４２６及び５１７１を介して不揮発性メモリブロッ
ク４及びプログラマブル論理回路９００に与えられる。

また、外部から信号線５１８に供給されるデータが、制
御信号５２７により動作可能な状態に制御された３ステ
ートインバータ６４を介してデータバス４２に与えられ
、このデータはデータバス４２から信号線４２４及び５
１７１を介して不揮発性メモリブロック４及びプログラ
マブル論理回路９００に与えられる。この状態で外部端
子から信号線５１６に書き込みのための高電圧が与えら
れると、アドレス信号により指定される不揮発性メモリ
ブロック４又はプログラマブル論理回路９００の所定ア
ドレスにおける不揮発性記憶素子に上記書き込みデータ
が書き込まれる。上記書き込み高電圧はＥＰＲＯＭのよ
うな単体メモリＬＳＩに対応じて１０〜２５［Ｖ］程度
の書き込み動作に充分な電圧とされる。

なお、電気的に書き込み消去可能なＥＥＰＲＯＭ構成用
不揮発性記憶素子にて上記不揮発性メモリブロック４及
びプログラマブル論理回路９００を構成する場合には、
信号線５１６を介して消去、書き込み電圧を与えるよう
にしてもよいし、また、書き込み電圧や消去電圧を内部
昇圧回路で形成してもよい。

第９図に示されるシングルチップマイクロコンピュータ
１においても、それらに含まれる不揮発性メモリブロッ
ク４及びプログラマブル論理回路９００の不揮発性記憶
素子はプリンタコントロールシステム１０００に要求さ
れる動作仕様や機能に応じてその論理構成が決定される
。シングルチップマイクロコンピュータ１のパッケージ
に形成されている窓から紫外線を照射して記憶情報を消
去した後に、新たに論理情報を電気的に書き直すことに
より、シングルチップマイクロコンピュータ１における
ハードウェアの一部を担うプログラマブル論理回路９０
０の論理の変更や誤りの修正、さらには不揮発性メモリ
ブロック４に格納されるプログラムの変更やバグに対す
る修正が可能になり、シングルチップマイクロコンピュ
ータ１はプリンタコントロールシステム１０００の仕様
や機能の変更に対して柔軟に対応することができるよう
になる。窓付きパッケージに封入されていない場合には
、必要な論理情報を書き込んだ構造の回し新たなシング
ルチップマイクロコンピュータに交換すればよい。

第１−１図には上記プログラマブル論理回路９００の詳
細な一例が図示される。

第１１図において９１は不揮発性記憶素子を含んで成る
ＮＯＲアレイ、９６１〜９６３は論理モジュール、９４
６１〜９４６３はセレクタ、９４３３はセンスアンプ、
９４３４は書き込み回路、９４３１．９４３２はアドレ
スデコーダ、９４１はデータレジスタ、９４２はアト１
ノスレジスタ、９４３５はマルチプレクサである。

」二記論理モジュール９６１はＮＯＲゲート９２２、フ
リップフロップ９２１、セレクタ９２３及び９２４、出
力ドライバ９２５．ＡＮＤゲート９２６及び９２７で構
成される。ＮＯＲアレイ９１はそれに含まれる複数個の
不揮発性記憶素子に対する書き込みプログラム状態に応
じた論理構成を。

採ることができる。論理モジュール９６１〜９６３は、
ＮＯＲアレイ９１の論理構成に従って出力される信号に
対し、セレクタ９２３，９２４の選択動作条件やフリッ
プフロップ９２１の状態に応じて、さらにその論理をプ
ログラマブルに変更したりするもので、ＮＯＲアレイ９
１と共に可変構造論理を構成する。論理モジュール９６
１〜９６３は、信号線５１７１〜５１７３を経由してデ
ータバス４２及びアドレスバス４１と間接的にインタフ
ェース可能にされると供に、端子９９１〜９９３を介し
てシングルチップマイクロコンビュータ１の外部とデー
タを入出力することができるようになっている。上記制
御信号５１３がローレベルの場合にはデータ入出力の対
象は論理モジュール９６１〜９６３内部のフリップフロ
ップ９２１とされ、また、制御信号５１３がハイレベル
の場合には、ＮＯＲアレイ９１のＮ　ＯＲ論理を構成す
る不揮発性記憶素子に対する書き込み・読み出しが可能
とされる。

制御信号５１３がローレベルにされて上記内部デバイス
読み込みモードが設定されるとき、ＣＩ）Ｕ２から出力
されるアドレス信号はアドレスバス１１１から信号線５
１７２に与えられる。このアドレス信号は７１−レスレ
ジスタ９４２にセットされた後ＡＮＤゲー１〜９５１を
介してアドレスデコーダ９４３２に供給され、このアド
レスデコーダ９４３２でデコードされる。このアドレス
デコーダ９４３２は、人力アドレス信号に応じて論理モ
ジュール９６１〜９６３の中から１つを選択したりする
選択信号を形成する。尚、その選択レベルはハイレベル
とされる。アドレスデコーダ９４３２の出力選択信号５
３１０は論理モジュールのＡＮＤゲート９２６に供給さ
れる。このＡ、　Ｎ　Ｄゲート９２６には当該動作モー
ドにおいてハイレベルの上記制御信号５２２も供給され
ている。このＡＮＤゲート９２６からは、セレクタ９２
３．出力ドライバ９２５を介してフリップフロップ９２
１のデータが出力され、この出力データは信号線５３１
１、セレクタ９４３５を通って信号線５１７３からデー
タバス４２に読み出される。

上記制御信号５１３がローレベルにされて上、記内部デ
バイス書き込みモードが設定されると、ＣＰ　Ｕ　２か
ら出力されるアドレス信号が信号線５１７２に、そして
データが信号線５１７１に！ｊえられる。これにより、
データはＡ　Ｎ　Ｉ）ゲート９５；３を経由して論理モ
ジュールのＡＮｌつゲー１−９２７に供給される。この
ＡＮＤゲート９２７には当該動作モードにおいてハイレ
ベルの上記制御信号５２３が供給されていると共に、ア
ドレス信号のデコード結果に応じた選択信号がアドレス
デコーダ９４３２から供給されている。したがって、そ
のアドレス信号によって指定されるフリップフロップ９
２１にＣＰ　Ｕ　２の出力データが書き込み可能どされ
る。

上記制御信号５１３がハイレベルにされて外部アクセス
に基づく書き込みモードが設定されると、アドレスレジ
スタ９４２の出力はＡ　Ｎ　ｌ）ゲート９５２を介して
アドレスデコーダ９４３］に（ｌｌされる。このアドレ
スデコーダ９４３１は入力アドレス信号に応じてＮＯＲ
アレイ９１のワード線９８６〜９８９の何れかを選択す
る。ＣＰ　Ｕ２がら信号線５１７１に与えられたデータ
はデータレジスタ９４１にセットされ、ＡＮＤゲー＋−
９５４を介して書き込み回路９４３４に供給される。外
部から書き込み高電圧が与えられるタイミングに同期し
て、書き込みデータがセレクタ９４６１〜９４６３に与
えられる。アドレスデコーダ９４３１のセレクタ選択信
号５３１２は入力アドレス信号に応じてビット線９８１
〜９８５を選択し、選択されたビット線に書き込みデー
タが与えられ、これにより、不揮発性記憶素子への書き
込みが行われる。このとき論理モジュール内部のセレク
タ９２４は信号５１３によりその出力がハイインピーダ
ンス状態に制御され、これによって、論理モジュールか
らワードＩＶ！９８６〜９８９に不所望な信号が混入さ
れることを抑止する。

上記制御信号５１３がハイレベルにされて外部アクセス
に基づく読み出しモードが設定される場合には、書き込
みモードと同様に、アドレスデコーダ９４３１で指定さ
れたＮＯＲアレイ９１のビット線データがセレクタ９４
６１〜９４６３を経由してセンスアンプ９４３３に供給
され、セレクタ９４３５を介して信号４１Ａ５１．７３
に読み出される。

以上のように外部から与えられる制御信号５］３がロー
レベルのときには論理モジュール９６１〜９６３内部の
フリップフロップ９２１とのデータの入出力が行われ、
また制御信号５１３がハイレベルの状態では不揮発性記
憶素子で成るＮＯＲアレイ９１に対する外部からのアク
セスに基づく書き込み・読み出しが行われる。ＮＯＲア
レイ９１に電気的に書き込み・消去可能な不揮発性記憶
素子を用いる場合には、消去回路を追加することにより
書き込みと同様の回路構成で消去動作も行うことができ
る。

尚、プログラマブル論理回路９００の構成が変わっても
、例えばＮＯＲアレイ９１が複数個ある場合や論理モジ
ュール９６１〜９６３の内部の論理の構造が異なる場合
、フリップフロップ９２１の個数が異なる場合、また論
理モジュール９６１〜９６３から外部端子への信号線９
９１〜９９３が存在しない場合などにおいても、シング
ルチップマイクロコンピュータのＣＰＵ２と外部端子か
らのアクセスを可能とするには本実施例同様の構成を採
用することができる。

以上の説明に従うと、第９図に示されるシングルチップ
マイクロコンピュータ１のプログラマブル論理回路９０
０には、第４図のＰＬＡ６、第８図のサブプロセッサ１
００、更に第１１図に示される回路を可変論理構造とし
ての論理機能ブロックとして含めることができるが、こ
のプログラマブル論理回路９００と不揮発性メモリブロ
ック４とは、特に制限されないが、同一アドレス空間に
リニアに配置することができる。

第１２図には、同一アドレス空間上におけるプログラマ
ブル論理回路９００と不揮発性メモリブロック４のアド
レスマツピング状態の一例が示される。第１２図に従え
ば、不揮発性メモリブロック４には、０ＯＯＯＨ〜３　
Ｆ　Ｆ　Ｆ　Ｈまでのアドレスが割り当てられ、プログ
ラマブル論理回路９０ｏには、４０００Ｈ−７ＦＦＦＨ
＊で（７）７ドレスが割り当てられている。このように
プログラマブル論理回路９００と不揮発性メモリブロッ
ク４を同一アドレス空間に配置しておくことにより、双
方に対してシングルチップマイクロコンピュータ１の外
部から異なるアドレスを与えてやることによって書き込
みやテスト読み出しを行うことができる。

また、書き込み及びベリファイのためのテスト読み出し
に必要なアドレスやデータ、制御信号、タイミングなど
を、標準の単体ＥＰＲＯＭと概ね同一にすることにより
、言い換えるなら、単体ＥＰＲＯＭやＥＥ　Ｐ　ＲＯＭ
をプログラムしたりするためのＥＰＲＯＭライタのよう
な書き込み装置の一般的な仕様に合わせておくことによ
り、その汎用書き込み装置をそのまま用いて書き込み並
びにベリファイ処理を行うことが可能になる。そして。

制御信号５１３がハイレベルにされて外部からのアクセ
スによる書き込み／読み出しモードが設定されるとき、
プログラマブル論理回路９００と不揮発性メモリブロッ
ク４が共通接続されているアドレスバス４１及びデータ
バス４２は、スイッチ素子６１．６２のようなゲートに
よりＣＰＵ２から分断される。したカミって、当該動作
モードにおいてシングルチップマイクロコンピュータ１
は、機能上単体のＥＰＲＯＭのような不揮発性メモリＬ
ＳＩと同様に見える。言い換えるなら、１”：ＰＲＯＭ
ライタにとってこれとインタフェース可能な外部端子が
見えるようになる。

第１３図にはデータ書き込み及びベリファイのためのテ
スト読み出しに必要なタイミングチャートが示される。

ＥＰＲＯＭのような電気的に書き込み可能な不揮発性半
導体記憶装置に対する書き込み及びテスト読み出しのた
めの汎用ＥＰＲＯＭライタは、特に制限されないが、電
源電圧Ｖｃｃ、アドレス信号、データ入出力方向を指示
するアウトプッＩ−イネーブル信号ＯＥ、書き込み用高
電圧Ｖｐｐ、チップの選択／非選択を指示するためのチ
ップイネーブル信号ＣＥを出力すると共に、読み出しデ
ータの入力並びに書き込みデータの出力を行う。斯るＥ
ＰＲＯＭライタにおいて、書き込み動作時には、アラ１
ヘプツトイネーブル信号ＯＥがハイレベル、チップイネ
ーブル信号ＣＥがローレベル、そして書き込み電圧ＶＰ
Ｐの出力端子が１２．５［Ｖ］のような高電圧にされる
。一方、ベリファイのためのテスト読み出し時には、ア
ウトプットイネーブル信号ＯＥがローレベル、チップイ
ネーブル信号ＣＥがローレベル、そして書き込み電圧Ｖ
ＰＰの出力端子が電源電圧Ｖｃｃに呼応する５［Ｖ］程
度の電圧にされる。

このようなＥＰＲＯＭライタと第９図に示されるような
シングルチップマイクロコンピュータ１は、両者の外部
端子の数や配置の相違に対して双方の必要な端子を接続
するための図示しないアダプタを介して電気的に結合さ
れる。

例えばこのアダプタにより、チップイネーブル信号ＣＥ
の反転信号が第９図に示される制御信号５１３として与
えられ、書き込み電圧Ｖｐｐ又は電源電圧Ｖｃｃが選択
的に第９図の信号線５１６に供給され、アウトプットイ
ネーブル信号ＯＥの反転レベルが第９図の制御信号５１
２１として、またこのアウトプットイネーブル信号○Ｅ
が第９図の制御信号５１２２として与えられ、アドレス
信号が第９図の信号線５１９に与えられる。そしてＥＰ
ＲＯＭライタのデータ入出力端子が第９図の信号線５１
８にインタフェースされ、さらに電ｇ電圧Ｖｃｃがシン
グルチップマイクロコンピュータ１の図示しない電源端
子に与えられる。また、制御信号生成回路５００の内部
において制御信号５１２１が図示しないインバータによ
り制御信号５１２２の反転レベル信号とされ当該制御信
号５１２２だけが直接外部端子から与えられる構成にな
っている場合には当該外部端子にアウトプットイネーブ
ル信号ＯＥを直接与えるようにすることができる。或い
は、上記アダプタ上の電源電圧Ｖｃｃをハイレベルの制
御信号５１３として与え、アウトプットイネーブル信号
ＯＥとチップイネーブル信号ＣＥに対してアダプタ上で
ＮＯＲ論理を採った結果を制御信号５１２１とし、アウ
トプットイネーブル信号ＯＥの反転レベルとチップイネ
ーブル信号ＣＥに対してアダプタ上でＮＯＲ論理を採っ
た結果を制御信号５１２２としてシングルチップマイク
ロコンピュータに与えるようにして、その他の接続関係
を上記同様にすることもできる。

このようにシングルチップマイクロコンピュータ１をＥ
ＰＲＯＭライタに接続した状態で５　［Ｖコ程度の電源
電圧Ｖ　ｃ　ｃがシングルチップマイクロコンピュータ
１に印加されると、当該シングルチップマイクロコンピ
ュータ１は動作可能になる。

その後不揮発性メモリブロック４又はプログラマブル論
理回路９００に対して書き込みすべきアドレスのアドレ
ス情報がＥＰＲＯＭライタから出力され、アウトプット
イネーブル信号ＯＥがハイレベルにネゲートされたまま
で、且つ、１２［Ｖ］程度の書き込み高電圧ＶＰＰが出
力され、そしてチップイネーブル信号ＣＥがローレベル
にアサ−１〜される。これにより、上記アドレス情報で
選択される所要の不揮発性記憶素子にデータの書き込み
が開始される。チップイネーブル信号ＣＥをローレベル
にアサートする期間はＥＰＲＯＭ構成用の不揮発性記憶
素子の特性によって決まるが、例えば１ｍ５ｅｃ程度で
ある。チップイネーブル信号ＣＥがハイレベルにネゲー
トされると共に、シングルチップマイクロコンピュータ
１の信号線５１６に供給されていた書き込み電圧ＶＰＰ
が電源電圧ｖｃｃに戻されることにより、当該書き込み
モードが終了される。

アウトプットイネーブル信号○Ｅをローレベルにアサー
トすると共に、書き込みに利用したアドレス信号を出力
したまま、チップイネーブル信号ＣＥをローレベルにア
サートすると、当該アドレス信号で選択される不揮発性
記憶素子のデータがシングルチップマイクロコンピュー
タ１から出力される。この読み出しデータが書き込みデ
ータに一致する否かを判定することにより書き込み動作
によりデータが正常に書き込まれたか否かというベリフ
ァイ処理が行われる。

このようにして必要なデータの書き込み並びにベリファ
イが行われると、シングルチップマイクロコンピュータ
１は、その書き込み状態によって達成される論理に依存
したデータ処理が実行可能になる。

第１４図にはマイクロプログラム制御を採用したＣＰＵ
２を含むシングルチップマイクロコンピュータの例が示
される。

第１４図のシングルチップマイクロコンピュータにおい
ては、不揮発性記憶素子を含む装置としてマイクロプロ
グラム格納用のＥＰＲＯＭ　（以下単にマイクロＥＰＲ
ＯＭとも記す）６００と、複数のマクロ命令で成るよう
な動作プログラムを記憶するためのＥＰＲＯＭ６２４を
１つの半導体基板に有している。

ＣＰ　Ｕ　２に含まれるマイクロＥＰＲＯＭ６００は、
アドレスバス４１及びデータバス４２に信号線６５３，
６５２で接続されている書き込み回路６０１と、アドレ
スバス４１及びデータバス４２に信号線６５１，６５０
で接続されているデス１〜読み出し回路６０３と、デー
タバス４２に接続されている命令フェッチ回路６０２の
夫々に接続され、更に命令制御動作時に上記マイクロＥ
　Ｆ　Ｒ０Ｍ６００のマイクロ命令を読み取るための読
み出し回路６０４に接続される。読み出し回路（５０４
から出力されるマイクロ命令は制御回路６０７に与えら
れてデコードされ、これによって生成された制御信号が
演算回路６０５や命令フェッチ回路６０２、並びにアド
レス発生回路６０６などの動作を制御する。上記アドレ
ス発生回路６０６は信号線６４８を介してマクロ命令の
アドレスをアドレスバス４１に与える。このＣＰ　Ｕ　
２はタロツク信号φに同期動作される。

不揮発性メモリブロック４は、夫々アドレスバス４１、
データバス４２に接続された読み出し回路６２１、書き
込み回路６２２、テスト読み出し回路６２３、及びそれ
らに接続されたＥ　Ｉ）　ＲＯＭ６２４で構成される。

また、上記読み出し回路６２１はプロセッサ２の制御回
路６０７にも接続される。７１〜レスバス４】及びデー
タバス４２はタロツク信号φでｉ！ｉｌ制御されるバス
プリチャージ回路６７１に信号線６５４，６５５により
接続され、更にアドレスバス４１は信号線６１２、入力
回路６０８、及び信号線６１１を介してシングルチップ
マイクロコンピュータの外部とインタフェースされる。

また、データバス４２は信号線Ｇ　−１−４、入出力回
路６０９．並びに信号線６１；３を介してシングルチッ
プマイクロコンピュータの外部とインタフェース可能に
されている。

外部からの制御信号線６１．０に接続された制御信号生
成回路５００の出力６３０〜６３９は、命令制御動作と
、マイクロＥ　Ｐ　ＲＯＭ　６００　、　Ｅ　ＰＲＯＭ
６２４への書き込みやテスト動作を制御するために、上
記各回路に接続される。

上記マイクロＥＰＲＯＭ６００への書き込みは、制御信
号入力線６］０に書き込みモード信号が与えられること
により設定され、この状態では制御信号生成回路５００
の出力６３０〜６３９のうち、書き込み回路６０１の制
御信号６３６、入力回路・６０８の制御信号６３８、入
出力回路６０９の制御信号６３９だけが有効になり、そ
の他の信号はネゲート状態に制御される。すなわち、Ｃ
Ｐ　１．Ｊ　２、不揮発性メモリブロック４、及びバス
プリチャージ回路６７１からデータバス４２及びアドレ
スバス４１への出力は禁止され、上記各バス４１．４２
はｇき込み回路６０１を介してマイクロＩＥ　Ｐ　ＲＯ
Ｍ６００への書き込みだけに使用される。入力回路６０
８の外部接続線６１１にマイクロＥ　Ｐ　ＲＯＭ６００
を構成する不揮発性記憶素子群から所要の素子を選択す
るためのアドレス情報が与えられ、入力方向に制御され
た入出力回路６０９の外部接続線６１３からは、上記ア
ドレス情報で選択される記憶素子への書き込みデータが
与えられ、更に制御入力線６１０に書き込み信号が与え
られる。これにより、外部アドレス信号で指定されたマ
イクロＥＰＲＯＭ６００の所定アドレスに所要のマイク
ロ命令情報が書き込まれる。

書き込み動作が正しく行われた否かのテス１へは。

制御入力線６１０にマイクロＥ　Ｐ　ＲＯＭ　６００に
デス１〜読み出しのためのモード信号が与えられること
により行われる。当該動作モードが設定されると、制御
信号生成回路５００の出力（３３０〜（）；３９のうち
、テスト読み出し回路６０３の制御イ１１号６３５．入
力回路６０８の制御信号６３８、入出力回路６０９の制
御信号６３９が有効になる。

これにより、外部入力線６１１にアドレス信号が与えら
れ、制御入力線６］−〇にマイクロＩＥ　Ｐ　ｒ＜　０
Ｍ６００のテスｌ〜ス読み出しのためのモード信号が与
えられると、入出力回路６０９は出力方向に制御され、
選択されたマイクロＥＰＲＯＭ６００の読み出しデータ
がテスト読み出し回路６０３、接続線６５０、データバ
ス４２、接続線６１４゜入出力回路６０９を介して外部
接続線６１３に出力される。これにより外部ではベリフ
ァイが可能になる。

不揮発性メモリブロック４の不揮発性記憶素子群６２４
への書き込み、及びテス］へ読み出しも、上記のマイク
ロＥＰＲＯＭ６００の書き込み、テスト読み出しと同様
に制御信号生成回路５００からの制御信号により書き込
み回路６２２、テスト読み出し回路６２３、入力回路６
０８、及び入出力回路６０９を制御して行う。

ノーマルモード即ち命令制御動作時における半導体集積
回路の動作はクロックφに同期して例えば次のように行
われる。ＣＰＵ２のアドレス発生回路６０６で発生され
たアドレス情報がアドレスバス４１を介して不揮発性メ
モリブロック４の読み出し回路６２１に送られると、Ｃ
ＰＵ２の制御回路６０７からの読み出し信号線６７１の
信号に基づいて不揮発性記憶素子群６２４から所定のマ
クロ命令が読み出され、データバス４２を介して命令フ
ェッチ回路６０２に取り込まれる。命令フェッチ回路６
０２に保持されている情報がマイクロＥＰＲＯＭ６００
に与えられ、その情報に基づきマイクロＥＰＲＯＭ６０
０がアドレシングされ、それに応じてマイクロ命令が読
み出し回路６０４に読み出される。

この読み出された情報がＣＰＵ２内部などの制御情報と
される。読み出し回路６０４で読み出されたマイクロ命
令は制御回路６０７に入力されてデコードされ、これに
基づいて演算回路６０５、アドレス発生回路６０６、命
令フェッチ回路６０２、メモリ読み出し回路６２１など
の制御が行われる。また、斯る命令制御動作では、デー
タバス４２及びアドレスバス４１は、クロック信号φに
同期して動作するバスプリチャージ回路６７１によりプ
リチャージされ、シングルチップマイクロコンピュータ
の一連の動作はＣＰＵ２に供給されるクロック信号φに
同期される。上記ＣＰＵ２のテスト読み出し回路６０３
と読み出し回路６０４の並列出力ビツト数は等しい必要
はなく、また、本実施例ではテスト読み出し回路６０３
からの並列出力ビツト数はデータバス４２のピント数と
等しくなっている。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。

例えば電気的に書き込み可能な不揮発性記憶素子に対す
る書き込み状態に応じて所要の論理機能を実現し得る論
理機能ブロックの構成、並びにソフトウェアプログラム
を蓄えるための不揮発性メモリブロックの構成、並びに
それらに含まれる電気的に書き込み可能な不揮発性記憶
素子の構成や、それらに対してデータを書き込むための
処理内容は上記実施例に限定されず適宜変更することが
できる。

また、上記実施例に適用したＥＰＲＯＭ構成用の電気的
に書き込み可能な不揮発性記憶素子を含むシングルチッ
プマイクロコンピュータのようなデータ処理用半導体集
積回路は必ずしも紫外線により情報を消去ｉｆ能な窓付
きパッケージに封入されたものに限定されず、１回限り
の書き込みだけを許容する形式であってもよい。この場
合には、全く同し構造のシングルチップマイクロコンピ
ュータを用いこれに新たな情報を書き込んでシステムに
搭載すれば、システムの開発途上における動作仕様や機
能変更に対して構造の同じシングルチップマイクロコン
ピュータで対処することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるプリンタコントロー
ラシステムの開発に適用した場合について説明したが、
本発明はそれに限定されず、マイクロコンピュータ応用
システムなど各種データ処理システムの開発に適用する
ことができる。

本発明は少なくとも電気的に書き込み可能な論理機能ブ
ロックや不揮発性メモリブロックを保有するデータ処理
用半導体集積回路を用いる条件のものに適用することが
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、電気的に書き込み可能な不揮発性記憶素子に
対する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロックや、電気的に書き込み可能な不揮発
性記憶素子を含む不揮発性メモリブロック、及びＣＰＵ
ブロックを１つの半導体基板に形成して成るデータ処理
用半導体集積回路を利用してデータ処理システムを構成
するにあたり、当該システムに要求される機能やその機
能の変更に応じ、上記論理回路ブロックに所要のデータ
を書き込んだり、また、不揮発性メモリブロックに所要
のソフトウェアプログラムを書き込むステップを実行す
ることにより、データ処理システムの開発途上において
その動作仕様や機能の変更が必要になった場合、そのよ
うな要求に対する迅速且つ簡単な対応が採れると共に柔
軟に対処することができるという効果がある。

そして、データ処理システムのキーコンボーネン１−と
されるようなデータ処理用半導体集積回路に各種周辺機
能がオンチップ化される傾向にある今日において、デー
タ処理システムの動作仕様や機能の変更対象となる回路
部分が当該データ処理用半導体集積回路に含まれること
が多くなると予想される。斯る状況下において当該デー
タ処理用半導体集積回路に内蔵されるプログラマブルな
論理構造としての論理回路ブロックに対して書き込みを
行うステップを実行してシステムの動作仕様や機能変更
に対処すると、キーコンポーネントとされるデータ処理
用半導体集積回路の外部に設けられているＬＳＩや回路
に対する変更個所が相対的に少なくなり、データ処理シ
ステムの開発時間の短縮や開発コストの低減にも大いに
寄与することができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るデータ処理システムの開発方法を
適用した一実施例であるプリンタコントローラシステム
の概略ブロック図、 第２図はプリンタコントローラシステムに含まれるシン
グルチップマイクロコンピュータの一例を示すブロック
図、 第３図は論理機能ブロックの一例であるＰＩ、Ａの構成
を中心とした他のシングルチップマイクロコンピュータ
のブロック図。 第４図は第３図のＰ　Ｌ　ＡにおけるＡＮＤ面の一例を
示す回路図、 第５図は第３図のＰ　Ｌ　ＡにおけるＯＲ面の一例を示
す回路図、 第６図（Ａ）〜（Ｄ）は第３図に示されるシングルチッ
プマイクロコンピュータにおけるＰＬＡとＩｌｏに着目
した場合の動作態様説明図、第７図は論理機能ブロック
の一例であるサブプロセッサを備えたシングルチップマ
イクロコンピュータのブロック図。 第８図は第７図に示されるサブプロセッサの一例を示す
ブロック図、 第９図は不揮発性メモリブロックの一例としてＥＰＲＯ
Ｍ化したプログラムメモリを備えたシングルチップマイ
クロコンピュータのブロック図、第１０図は第９図のシ
ングルチップマイクロコンぐユータに含まれる制御信号
生成回路の一例を示す論理図、 第１１図は論理機能ブロックの他の例を示すブロック図
、 第１２図は論理機能ブロックと不揮発性メモリブロック
のアドレスマツピング状態の一例を示す説明図、 第１３図は第９図に示されるシングルチップマイクロコ
ンピュータにおいてそれに含まれる論理機能ブロックと
不揮発性メモリブロックに対するデータ書き込み及びベ
リファイのためのテスｌへ読み出し動作に必要なタイミ
ングの一例を示すタイミングチャート。 第１４図はマイクロプログラム制御を採用したシングル
チップマイクロコンピュータの例を示すブロック図であ
る。 １・・・シングルチップマイクロコンピュータ、２・・
ＣＰＵ、４・・不揮発性メモリブロック、５・・・プロ
セッサ、６−ＰＬＡ、７　　（７ａ、７ｂ、７ｃ）−Ｉ
　／　Ｏ１２０・Ａ　Ｎ　Ｄ　面、２］、−ＯＲ面、４
】・・アドレスバス、４２・・・データバス、９１・Ｎ
ＯＲアレイ、５００・・制御信号生成論理、９００・プ
ログラマブル論理回路、１０００・・プリンタコン１〜
〇−ラシステム、１００１・・／＼ラッドライバ、１０
０２・・キャリッジリターンモータドライバ１００３・
・・ラインフィードモータドライバ。 第 図 第 図 ＡＯＡ＋ ２Ａ３ 第 図 第 図 （Ｃ） （Ｄ） 第 図 第 図 ４１アトルスノ＼・Ｚ 第 図 第 Ｏ 図 二一一一−一一一一一へ ５２θｒめ

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み可能な不揮発性記憶素子に対する
   書き込み状態に応じて所要の論理機能を実現し得る論理
   機能ブロックとこの論理機能ブロックを利用して論理動
   作を実行させる論理動作制御ブロックとを１つの半導体
   基板に形成して成るデータ処理用半導体集積回路と、こ
   のデータ処理用半導体集積回路の制御を受ける単数もし
   くは複数の被制御回路ブロックとによって、データ処理
   システムを開発するにあたり、当該システムに要求され
   る機能に応じて上記論理機能ブロックに含まれる不揮発
   性記憶素子に所要のデータを書き込むことを特徴とする
   データ処理システムの開発方法。 ２、データ処理システムの機能変更に応じたデータを論
   理機能ブロックに含まれる不揮発性記憶素子に書き込み
   前に不揮発性性記憶素子の情報を消去するステップを有
   する請求項１記載のデータ処理システムの開発方法。 ３、データ処理システムの機能変更に応じてデータ処理
   用半導体集積回路を、その機能変更に応じたデータを論
   理機能ブロックの不揮発性記憶素子に書き込んだ新たな
   データ処理用半導体集積回路に交換するステップを含む
   請求項１記載のデータ処理システムの開発方法。 ４、上記データ処理用半導体集積回路は電気的に書き込
   み可能な不揮発性記憶素子を含む不揮発性メモリブロッ
   クを備え、この不揮発性メモリブロックに、データ処理
   システムに要求される機能に応じ上記論理動作制御ブロ
   ックのためのソフトウェアプログラムを書き込むステッ
   プを含む請求項１乃至３の何れか１項に記載のデータ処
   理システムの開発方法。 ５、データ処理システムの機能変更に応じた情報を上記
   不揮発性メモリブロックに含まれる不揮発性記憶素子に
   書き込む前に、不揮発性記憶素子の情報を消去するステ
   ップを有する請求項４記載のデータ処理システムの開発
   方法。 ６、データ処理システムの機能変更に応じてデータ処理
   用半導体集積回路を、その機能変更に応じたソフトウェ
   アプログラムを不揮発性メモリブロックの不揮発性記憶
   素子に書き込んだ新たなデータ処理用半導体集積回路に
   交換するステップを含む請求項３記載のデータ処理シス
   テムの開発方法。