JPH0628889A - 行冗長性を持たせたフラッシュ記憶装置、その記憶装置へのアドレス方法及びその記憶装置の予備調整方法 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体記憶装置に行冗長性を設ける
方法および装置を開示する。 【構成】 この方法および装置は、記憶装置列を消去す
る前に、不良素子を有する行ばかりでなく冗長行をも含
むすべての行を含めて、記憶素子の各行を予備調節す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の分野に関する。更に詳しく述べれば、本発明は、エ
レクトリカリ・プログラマブルＲＯＭに、特に、浮動ゲ
ート記憶装置を使用しているものの分野に関する。

【０００２】

【従来の技術】金属酸化物半導体（ＭＯＳ）のエレクト
リカリ・プログラマブルＲＯＭ（ＥＰＲＯＭ）は、電気
的に分離されたゲート（浮動ゲート）を有する記憶素子
を頻繁に使用している。浮動ゲートは一般的には絶縁体
で包囲され、多結晶シリコン（ポリシリコン）層から形
成されている。情報は、浮動ゲート上の電荷の形で記憶
素子または記憶装置に格納されている。電荷は、素子の
構造により、電子なだれ注入、チャンネル注入、トンネ
ル現象などのような、多様な機構により浮動ゲートに運
ばれる。素子は一般に素子列を紫外線放射に暴露するこ
とにより消去される。これら素子の例は米国特許３，５
００，１４２、３，６６０，８１９、３，７５５，７２
１、および４，０９９，１９６で見ることができる。或
る場合にはこれら素子は電気的に消去可能である（ＥＥ
ＰＲＯＭ素子）。このような素子の一例は米国特許４，
２０３，１５８に示されている。本発明は、ＥＰＲＯＭ
素子に、特に、一般に「フラッシュ」ＥＰＲＯＭ素子と
言われている、電気的に消去可能なものに、使用され
る。

【０００３】フラッシュＥＰＲＯＭ素子の性格および構
造のため、その装置列のどれか一つの素子を消去するた
めには装置列全体を消去しなければならない。一般に、
このことは、各行（ワード線）を別々にアドレスするこ
とができ、各列（ビット線）を別々にアドレスすること
ができるか，又は８個の群（１バイトを構成する）でア
ドレスすることができるという点で問題ではなかった。
更に、装置列全体を消去する前に、その装置列の各記憶
素子を予備調節しなければならない。予備調節は、その
素子内に洩れを生じ、データの読み誤りを生ずる可能性
のある素子の消し過ぎを避けるために消去前に素子をプ
ログラムする（以下プログラムすることを書込むとい
う）過程である。この消し過ぎはゼロ状態にある素子が
消去動作を受け、これにより空乏モード（ｄｅｐｌｅｔ
ｉｏｎ ｍｏｄｏ）になる可能性のあるときに生ずる。
列センス増幅器はこの洩れ電流を被消去素子と誤って読
取る可能性がある。それ故、一つの素子を消し過ぎてそ
れが原因で装置列全体を不良にする可能性のある消し過
ぎを避けるには適格な予備調節が必要である。

【０００４】行（ワード線）が不良であることを製造業
者が見つけると、別の行を代わりに割当てることができ
ることが望ましい。別の行を使用すると作動記憶チップ
の歩どまりを増やすことができる。しかし、その装置列
を消去する前にその装置列の各記憶素子を予備調節する
必要があるため，装置列の各行を動作中のものの他に製
造試験段階で不良と判断されたものをも予備調節するこ
とができなければならない。良い行および悪い行の双方
を予備調節する際の困難は幾つかある。まず第１に、代
わりの行は不良行の場所を占めるように設定されていた
から、代わりの行にもアクセスすることなしに不良行に
アドレスまたはアクセスすることは困難である。第２
に、不良行に別々にアドレスすることができたとして
も、その行を不良にした欠陥がその行と隣りの行との間
のショートによる場合には、第１の不良行にアドレスす
るだけではその第１の不良行を予備調節する（書込む）
ことができるようにするには不充分である。何故ならそ
れは製造試験中に生じたのと全く同様の隣りとの単なる
ショートだからである。第３に、不良行を二つとも同時
に予備調節することは不可能であると前から信ぜられて
いる。それは、二つの不良行の一方がすべての電流を盗
み取ることによって優勢になり、予備調節することがで
きるようになるが、他方の不良行を予備調節することが
できず、したがって他方の不良行（したがって列全体）
がやはり消し過ぎの問題にさらされると考えられるから
である。

【０００５】

【発明が解決しようとする課題】本発明の一つの目的
は、冗長行を有する記憶装置列を提供することである。
本発明の他の目的は、冗長行を備え、不良行と冗長行と
を共に予備調節するようにする記憶装置列を提供するこ
とである。

【０００６】

【課題を解決するための手段】本発明のこれらの、およ
び他の目的は、各々がソース領域、ドレイン領域、浮動
ゲート、および制御ゲートを備えている複数の電気的に
書込み可能且つ電気的に消去可能な記憶素子を有する記
憶装置列により達成される。複数のビット線を使用する
が、その各々は縦列に配列され、その縦列の記憶素子の
ドレイン領域に結合されている。記憶装置列は、第１の
行を成す各素子の制御ゲートに結合された第１のワード
線、第２の行を成す各素子の制御ゲートに結合された第
２のワード線、第３の行を成す各素子の制御ゲートに結
合された第３のワード線、および第４の行を成す各素子
の制御ゲートに結合された第４のワード線を備えてい
る。行アドレスを復号し、読取り動作のため第１の行が
アドレスされた場合および第１の行が正しく機能しない
場合には第３のワード線を選択し、読取り動作のため第
２の行がアドレスされた場合および第２の行が正しく機
能しない場合には第４のワード線を選択するように、ワ
ード線を選択する手段が設けられている。また、複数の
ビット線を選択し、選択したビット線に結合されている
記憶素子のソース領域を書込み動作時に第１の電位に結
合し、記憶素子のソース領域を読取り動作時に第１の電
位に結合し、記憶素子のソース領域を消去動作時には第
２の電位に結合する手段も存在する。

【０００７】更に詳細に述べれば、記憶装置列の予備調
節動作中、第１の行がアドレスされた場合および第１の
行が正しく機能しない場合には復号手段が第１のワード
線および第２のワード線を選択し、第２の行がアドレス
された場合および第２の行が正しく機能しない場合には
復号手段が第３のワード線および第４のワード線を選択
する。

【０００８】上記および他の目的は、各々がソース領
域、ドレイン領域、浮動ゲート、および制御ゲートを備
えている複数の電気的に書込み可能且つ電気的に消去可
能な記憶素子を有する記憶装置列における代わりのワー
ド線にアクセスする方法によっても達成される。記憶装
置列は、各ビット線が縦列の記憶素子のドレイン領域に
結合されている複数の縦列に配列されたビット線を備え
ている。記憶装置列は更に、第１の行を成す各素子の制
御ゲートに結合された第１のワード線、第２の行を成す
各素子の制御ゲートに結合された第２のワード線、第３
の行を成す各素子の制御ゲートに結合された第３のワー
ド線、および第４の行を成す各素子の制御ゲートに結合
された第４のワード線を備えている。この方法は、
１）読取り動作のため第１の行がアドレスされた場合お
よび第１の行が正しく機能しない場合には第３のワード
線を選択する段階、 ２）読取り動作のため第２の行が
アドレスされた場合および第２の行が正しく機能しない
場合には第４のワード線を選択する段階、および３）複
数のビット線を選択し、選択したビット線に結合されて
いる記憶素子のソース領域を書込み動作時には第１の電
位に結合し、読取り動作時には第１の電位に結合し、消
去動作時には第２の電位に結合する段階から構成されて
いる。

【０００９】更に詳細に述べれば、この方法は更に、
４）予備調節動作中に第１の行がアドレスされた場合お
よび第１の行が正しく機能しない場合には第１のワード
線および第２のワード線を選択する段階、および５）予
備調節動作中に第２の行がアドレスされた場合および第
２の行が正しく機能しない場合には第３のワード線およ
び第４のワード線を選択する段階を備えている。本発明
のその他の目的、特徴、および利点は、付図からおよび
以下に行う詳細な説明から明らかになるであろう。

【００１０】

【実施例】不揮発性半導体記憶装置に行冗長性を設ける
方法および装置を開示する。以下の説明では、本発明を
完全に理解する目的で、特定の材料、素子、工程段階、
寸法、筋道などのような多数の特定の細目を示す。ただ
し、当業者にはこれら特定の細目を本発明の実施に使用
する必要がないことは明らかであろう。他の場合には、
本発明を不必要に不明瞭にしないために、周知の工程段
階および素子については詳細に説明しない。

【００１１】図１を参照すると、この好適実施例に使用
される記憶装置または記憶素子が図１のｐ型基板１５の
ようなシリコン基板の上に形成されている。図１の装置
は、こうすればその構造が最も明らかになるので一部分
が製作された状態で示してあることに注意されたい。こ
の装置は、基板上に間を隔てて設けられた一対のドープ
領域、特にドレイン領域１２およびソース領域１３を備
えている。ポリシリコン浮動ゲート１０は一般にこれら
領域の上方のそれらの間に設けられ、二酸化シリコン層
または他の絶縁層１４によりそれらの領域から絶縁され
ている。浮動ゲート１０は、処理の完了時に、絶縁層に
より完全に包囲され、したがって電気的に浮き上る。第
２のゲート（制御ゲート１１）は浮動ゲート１０に上に
設けられる。この好適実施例では、このゲートは第２の
ポリシリコン層から製作されている。この制御ゲートは
図２の記憶装置列のワード線を形成するポリシリコンの
連続ストリップである。

【００１２】図１の素子を周知のＮＭＯＳまたはＣＭＯ
Ｓの技術を使用して製作することができることが認めら
れるであろう。図１に示すｎチャネル素子は、ｐ型基板
に直接製作することができ、またはｎ型基板を使用する
ときは、基板内に形成されたｐ型ウェルとして製作する
ことができる。ｐウェルおよびｎウェルの双方を利用す
るような、他の変形は当業者に周知である。現在採用し
ているように、記憶装置はワード線または制御ゲート１
１を約＋１２ボルトの電位に、ドレイン領域を約＋７ボ
ルトの電位に、およびソース領域をアースに結合するこ
とにより書込まれる（すなわち、浮動ゲートを負に帯電
させる）。このような状態で現在の好適実施例では、チ
ャネル熱電子注入が、厚さが約１１５Åの酸化物層１４
を通して行われる。

【００１３】素子を消去するには、ドレイン領域を浮か
し、ワード線または制御ゲートを接地し、約＋１２ボル
トの電位をソース領域に加える。このような条件のもと
で電荷は浮動ゲートからくぐり抜ける。素子の読取り
中、電荷を浮動ゲートに移転させる電位より小さい正の
電位（たとえば、５ボルト）を制御ゲートに加え、電位
（たとえば、１ボルト）をドレイン領域に加える。素子
を通る電流を検知して浮動ゲートが負に帯電しているか
否かを判定する。他の浮動ゲート装置の場合にように、
浮動ゲート上に負電荷があれば装置のしきい電圧が装置
の導電性が少なくなる方向に移行する。したがって、セ
ンス増幅器を用いて、浮動ゲート上の電荷の有無を判定
することができる。これにより素子に２進数の１または
０が書き込まれているか否かが明らかになる。

【００１４】今度は図２を参照すると、フラッシュ記憶
装置列の記憶素子が、普通の慣例どおり、ワード線とビ
ット線との交点に形成されている。記憶素子のドレイン
端子はビット線に結合されている。制御ゲートは、ポリ
シリコンの連続ストリップから形成され、装置列全体に
広がり、ワード線を形成している。全般的に平行なビッ
ト線は全般的に平行なワード線に垂直である。たとえ
ば、記憶装置列４０では、素子２７のドレイン領域がビ
ット線３８に結合され、ソース領域３９がソーススイッ
チ５０に結合されている。ワード線２９はワード線に沿
う複数の他の素子まで延びている。記憶装置列４０のす
べての素子のソース領域は共通ノードに接続され、この
ノードをソーススイッチ５０により種々の電位に切換え
ることができるようになっている。

【００１５】Ｘデコーダ４３は、加えられるアドレスＡ
Ｘ０〜ＡＸｍの各々について記憶装置列４０から一つの
ワード線を選択する。Ｙデコーダは、ＹアドレスＡＹ０
〜ＡＹｎの各々について記憶装置列４０から１バイト
（８本のビット線）を選択し、記憶装置列４０からの８
本のビット線をセンス増幅器および出力バッファ５４に
結合させる。ソーススイッチ５０は、Ｙデコーダ４４に
より制御され、記憶装置列の素子のソース領域を、読取
り、書込み、および消去のための異なる電位に結合させ
る。

【００１６】次に図３を参照すると、本発明の記憶装置
列および制御手段を見ることができる。本発明の記憶装
置列は、主装置列４０および冗長行４８から構成されて
いる。Ｘデコーダ４３は、主装置列４０のワード線を選
択するアドレスＡＸ０〜ＡＸｍを復号する。Ｘデコーダ
４３からの復号されたアドレスはドライバ４５の１ワー
ド線ドライバに入力され、主装置列４０の所定のワード
線（たとえば、ワード線２９）を駆動する。Ｙデコーダ
４４は、主装置列４０および冗長行４８から１バイト
（８本のビット線）を選択するアドレスＡＹ０〜ＡＹｎ
を復号する。図２のソースＹデコーダ６０、ソーススイ
ッチ５０、およびセンス増幅器およびバッファ５４は明
瞭さを助けるため図３には図示していないことに注意さ
れたい。

【００１７】次に図４を参照すると、Ｘデコーダ４３の
簡略論理図を見ることができる。Ｘデコーダ４３は、記
憶装置アレイのワード線の一つを駆動する一つのドライ
バを選択するアドレスＡＸ０〜ＡＸｍを復号する複数の
デコーダ（図４には最初の８個のデコーダだけを示して
ある）から構成されているが、一連の複数入力ＡＮＤ論
理ゲートとして最も容易に理解することができる。ＡＮ
Ｄ論理ゲートは、当業者には周知のように、そのすべて
の入力信号が高いとき高出力信号を発生する。しかし、
インバータ（図４には図示してない）を適格に選択する
ことにより、ＡＮＤゲートは、可能な入力のどんな組合
わせに対しても高出力信号を発生することができる。た
とえば、ゼロ（すべての入力信号が低い）のアドレスに
関連するワード線を選択するのに特定のＡＮＤゲートを
使用しようとする場合には、各入力を単に最初にインバ
ータを通過させてすべての入力信号を高くするだけでよ
い。同様に、１のアドレス（高次の入力信号はすべて低
いが最下位ビットの入力信号は高い）の場合には、すべ
ての入力信号を高状態にするために、各高次入力を最初
にインバータを通過させ、一方最下位ビット入力信号を
直接ＡＮＤゲートに送る。このように続けることによ
り、アドレス入力信号の可能なすべての組合わせを、単
にインバータの異なる組合わせをＡＮＤゲートへの入力
に設けることにより、復号することができる。

【００１８】本発明の好適実施例では、２０４８本のワ
ード線がある。それだけで、Ｘデコーダ４３のデコーダ
は２０４８個の可能なワード線のアドレスの一つを復号
する。それ故、図４のＸデコーダ４３の各デコーダは、
再び前端インバータを適格に選択することにより２０４
８の組合わせから一つを選択することができる１１入力
（アドレスＡ０〜Ａ１０）のＡＮＤゲートにより表わす
ことができる。再び、Ｘデコーダ４３の全部で２０４８
個の１１入力ＡＮＤゲートの最初の８個だけを図４に示
してあることに注意されたい。多数の入力を有するＡＮ
Ｄゲートは、Ｘデコーダ４３のデコーダが２０４８個
（またはそれから選択しなければならないどんな他の数
の電位の組合わせ）から１個を選択できる方法を最も容
易に説明してくれるが、多数入力のＡＮＤゲートを使用
することはチップの大きさや所要電力の関係で実際的で
ない。代わりに、図５を参照してわかるようにＡＮＤゲ
ートの直列接続が使用されている。

【００１９】図５は、２０４８本のワード線から１本を
選択するように構成された、本発明の好適実施例に使用
されているような、２段Ｘ復号装置を示す。第１段、す
なわち予備復号段、はアドレス入力信号ＡＸ０〜ＡＸｍ
の群を取り、これをＡＮＤゲートの並列組合わせに入力
する。第２段、すなわち復号段、は第１段の出力を取
り、主装置列４０のワード線の一つを駆動するドライバ
４５の２０４８個のワード線ドライバから一つを選択す
る。予備復号段は４組のＡＮＤゲートから作られてい
る。第１の組は、その各々が入力として４個の低次の
（最下位の）アドレスビット（図５にＡ０〜Ａ３で示し
てあり、これは図２および図３のＡＸ０〜ＡＸ３に対応
する）を受取る１６個の４入力ＡＮＤゲートから構成さ
れている。第１の組の１６個の４入力ＡＮＤゲートの各
々は、再びその入力信号線に設置されたインバータの組
合わせが異なるため、異なる予備復号信号を出力する。
このようにして、予備復号段の第１の組の１６個の４入
力ＡＮＤゲートは、入力アドレスの低次４ビットから１
６個の可能な組合わせすべてを復号することができる。

【００２０】予備復号段の第２の組は、その各々が入力
として次の二つの低位アドレスビット（図５にＡ４〜Ａ
５と記してあり、これは図２および図３のＡＸ４〜ＡＸ
５に対応する）を受取る４個の２入力ＡＮＤゲートから
構成されている。第２の組の４個の２入力ＡＮＤゲート
の各々は、再びその入力信号線に設置されたインバータ
の組合わせが異なるため、異なる予備復号信号を出力す
る。このようにして、予備復号段の第２の組の４個の２
入力ＡＮＤゲートは、入力アドレスの次の二つの低位ビ
ットから４個の可能な組合わせのすべてを復号すること
ができる。予備復号段の第３の組もその各々が入力とし
て次の２個の低位アドレスビット（図５でＡ６〜Ａ７と
記してあり、これは図２および図３のＡＸ６〜ＡＸ７に
対応する）を受取る４個の２入力ＡＮＤゲートから構成
されている。第２の組の４個の２入力ＡＮＤゲートの各
々は、再びその入力信号線に設置されたインバータの組
合わせが異なるため、異なる予備復号信号を出力する。
このようにして、予備復号段の第３の組の４個の２入力
ＡＮＤゲートは、入力アドレスの次の二つの低位ビット
から４個の可能な組合わせすべてを復号することができ
る。予備復号段の第４の組は、その各々が入力として３
個の最上位ビット（図５にＡ８〜Ａ１０と記してあり、
これは図２および図３のＡＸ８〜ＡＸｍに対応する）を
受取る８個の３入力ＡＮＤゲートから構成されている。
第４の組の８個の３入力ＡＮＤゲートの各々は、再びそ
の入力信号線に設置されたインバータの組合わせが異な
るため、異なる予備復号信号を出力する。このようにし
て、予備復号段の第４の組の８個の３入力ＡＮＤゲート
は、入力アドレスの３個の最上位ビットから８個の可能
な組合わせすべてを復号することができる。Ｘデコーダ
４３の復号段は、その各々が入力として予備復号段から
の４個の出力の異なる組合わせを受取り、２０４８個の
可能なアドレス組合わせを復号する２０４８個の４入力
ＡＮＤゲートから作られている。復号段の２０４８個の
４入力ＡＮＤゲートの各々は、異なる行のドライバを選
択し、主装置列４０のワード線を選択する。

【００２１】図８を参照すれば、図５の２段復号装置の
更に詳細な図を見ることができる。図８において、予備
復号段（４組のＡＮＤゲートから成る）は、復号段（２
０４８個の４入力ＡＮＤゲートから成る）の水平入力と
異なる点で交差する垂直出力を有するように示してあ
る。予備復号段出力と復号段入力とのこれら交差点は予
備復号段から復号段への種々な入力を一層明瞭に示して
いる。図８でわかるように、行０のドライバに信号を送
る復号段の４入力ＡＮＤゲートへの入力は第１の入力信
号として予備復号段の第１の組の第１の４入力ＡＮＤゲ
ートからの出力を受取る。逆に、行１のドライバに信号
を送る復号段の４入力ＡＮＤゲートへの入力は第１の入
力信号として予備復号段の第１の組の第２の４入力ＡＮ
Ｄゲートからの出力を受取る。同様に、行１５のドライ
バに信号を送る復号段の４入力ＡＮＤゲートへの入力
は、第１の入力信号として予備復号段の第１の組の第１
６の４入力ＡＮＤゲートからの出力を受取る。しかし、
行１６のドライバに信号を送る復号段の４入力ＡＮＤゲ
ートへの入力は、第１の入力信号として、行０のドライ
バへ信号を送る４入力ＡＮＤゲートと全く同様に、予備
復号段の第１の組の第１の４入力ＡＮＤゲートからの出
力を受取る。ただし、１６より多くの変化するアドレス
を復号するために、行１６のドライバに信号を送る復号
段の４入力ＡＮＤゲートへの入力は、第２の入力信号と
して予備復号段の第２の組の第１の２入力ＡＮＤゲート
からの出力を受取る。Ｘデコーダ４３の復号段の残りの
ＡＮＤゲートへの入力は、予備復号段からの出力信号の
種々な組合わせをこのように漸進的に選択し続ける。こ
のようにして、上に述べたように、Ｘデコーダ４３の復
号段の４入力ＡＮＤゲートは（予備復号段の４組のＡＮ
Ｄゲートと共に）異なる入力アドレスの各々を復号する
ことができ、各々の場合に異なる行ドライバに信号を送
ることができる。

【００２２】再び図３の参照して、装置の製作に続いて
主装置４０を試験するとき不良ワード線が発見されれば
（たとえば、１本のワード線が他のワード線とショート
していることがわかれば）、製造業者は、ショートして
いるワード線のアドレスをＣＡＭＳ４６の内容アドレス
可能記憶装置（ＣＡＭＳ）の一つに設定することによ
り、冗長行４８にある代わりのワード線を選択すること
ができる（ＣＡＭ動作については下に一層詳細に説明す
る）。このようにして、主装置列４０の不良ワード線に
復旧ユーザがアドレスすると、そのアドレスに設定され
ているＣＡＭＳ４６のＣＡＭがドライバ４７の中の関連
ドライバを選択して、主装置列４０の不良ワード線の代
わりに冗長行４８の代わりのワード線を駆動する。

【００２３】今度は図６を参照すると、ＣＡＭＳ４６の
一つのＣＡＭを見ることができる。ＣＡＭは、その出力
が一つの多入力ＡＮＤゲートに送られる一組の比較ブロ
ック（入力アドレスのビットに一つづつ）として最も容
易に理解することができる。各比較ブロックは、１アド
レスビットに設定された記憶素子および比較を行う排他
的ＮＯＲ（ＸＮＯＲ）ゲートの両者を備えている。各ア
ドレスＡＸ０〜ＡＸｍ（好適実施例ではＡ０〜Ａ１０）
は各ＣＡＭに入力され、そこで各比較ブロックがその関
連ビットをチェックする。換言すれば、主装置列４０の
ワード線がアドレスされると、ＣＡＭＳ４６の各ＣＡＭ
が個々に、代わりの冗長行ワード線の一つに合っている
かをチェックする。入力アドレスの各ビットが記憶素子
に格納されているビットを入力アドレスの１ビットと比
較することにより各ＣＡＭの内部でチェックされる。比
較はＸＮＯＲゲートで行われる。ＸＮＯＲゲートは、当
業者が周知のように、その入力が二つとも同じ、両方と
も高いか両方とも低い、であるときだけ高信号を出力す
る。

【００２４】ＣＡＭのＡＮＤゲートは、入力として比較
ブロックの各ＸＮＯＲゲートの出力を受取る。ＡＮＤゲ
ートは、各比較ブロックが高信号を出力している場合だ
け高信号を出力する。すなわち、ＡＮＤゲートは、その
ＣＡＭの各比較ブロックがその格納アドレスビットと入
来アドレスビットとの間の合致を見つけた場合にだけそ
の関連冗長行に対するワード線ドライバを駆動する。こ
のようにして、主装置列４０の不良ワード線のアドレス
がＣＡＭＳ４６のＣＡＭの一つに設定されていると、そ
のアドレスが記憶素子に入力されたとき冗長行４８にあ
る代わりのワード線がそのＣＡＭにより選択される。勿
論、代わりのワード線を選択して駆動するだけでは主装
置４０の不良ワード線の使用は回避されない。その理由
は、Ｘデコーダ４３のデコーダがそのアドレスをなおも
復号し、したがって不良ワード線を駆動するからであ
る。それで、Ｙデコーダ４４により選択された８本のビ
ット線が主装置列４０と冗長行４８との双方の記憶素子
のすべてのドレインを接続するので、冗長行４８の代わ
りのワード線を駆動するだけでは主装置列４０の不良ワ
ード線に読み書きしようとすることは防止されない。そ
れ故別の論理回路を使用して主装置列４０を必要に応じ
て遮断する。しかし、主装置列４０を（冗長行４８と共
に）消去すると、主装置列４０全体および冗長行４８の
ワード線のすべてが消去される（再び、フラッシュ記憶
装置の性質のため）ので、各行を最初に予備調節しなけ
ればならない。予備調節とは消去する前に書込んで、装
置列全体を故障にする涸渇状態に導く可能性のある記憶
素子の消し過ぎを回避することである。

【００２５】今度は図７を参照して、ＣＡＭ１（参照番
号４６１）が入力アドレスＡＸ０〜ＡＸｍ格納アドレス
ビットの組合わせとの間の合致を見つけると、ＣＡＭ１
はＭＡＴＣＨ１信号線に高信号を出力する。この高信号
は、アドレスが読み書き動作に使用されているとき代わ
りの冗長行に対するワード線ドライバを駆動することを
目的としている。読み書き動作中（予備調節動作とは反
対に）インバータ７２０への入力は低信号であり、この
場合インバータ７２０の出力は高信号である。かくして
読み書き動作中ＡＮＤゲート７１０の二つの入力の信号
は共に高信号になり、それ故高信号を出力することにな
る。ＯＲゲート７４０は、ＡＮＤゲート７１０から高出
力を受取ると、このようにして、冗長行４８の代わりの
ワード線を駆動するドライバ４７のドライバへの信号線
であるＲＲＯに高信号を出力する。

【００２６】ＡＮＤゲート７１０の出力はＯＲゲート７
５０への入力でもあることに注目する必要がある。ＯＲ
ゲート７５０は、読み書き動作中ＡＮＤゲート７１０か
らの高入力信号を見るが、高信号を出力して主装置列４
０を遮断する。ＯＲゲート７５０から主装置列４０への
出力信号線の接続および機能を以下に更に完全に説明す
ることにする。かくして、読み書き動作中に、ＣＡＭ１
がその格納アドレスとその入力アドレスとの間の合致を
復号するとき、ＣＡＭ１はその関連ドライバに冗長行４
８にある代わりのワード線を駆動するよう指示するばか
りでなく、主装置列４０を遮断するようにも指示する。
このようにして、欠陥のある不良行の代わりに所要の代
わりの良好な行が選択されることになる。更に、ＯＲゲ
ート７５０への四つの入力によりわかるように、図７に
示すような４６１〜４６４の番号の付いた４個のＣＡＭ
Ｓのどれか一つが、読取りまたは書込みの動作中、その
格納アドレスとその入力アドレスとの間の合致を検出す
れば、ＯＲゲート７５０は主装置列４０を遮断するよう
指示する。

【００２７】消去動作を行うべき場合には、上に説明し
た理由により予備調節動作を先ず行うべきである。予備
調節動作を行うべきときは、インバータ７２０は高入力
信号を受取り、低出力信号を発生する。ＣＡＭ１（参照
番号４６１）は高ＭＡＴＣＨ１信号を出力することがで
きるが、ＡＮＤゲート７１０は、インバータ７２０から
の入力信号が低いため、低信号を出力する。それ故、合
致をＣＡＭ１により見つけることができるが、ＯＲゲー
ト７４０は、その入力信号がいずれも高くないため、冗
長行０（ＰＲ０）に対するドライバに高出力信号を供給
しない。その他に、合致はＣＡＭ１により見つけられて
いることがあるが、ＡＮＤゲート７１０からの出力信号
が低いため、ＯＲゲート７５０は主装置列４０を遮断す
る高信号を出力しない。換言すれば、ＣＡＭ１により合
致が見つかるが、ＣＡＭ１に設定されているアドレスに
関する予備調節動作中、冗長行が選択されることもな
く、主装置列４０が遮断されることもない。勿論、予備
調節動作中の目的は不良行（およびその不良隣接行）の
他に代わりの冗長行をも予備調節することである。これ
は、上述のように、記憶素子全体が消去される前に個々
の行のどれかが予備調節されていなければ、記憶装置列
全体が究極的に、消去前に予備調節されなかったワード
線に沿う一つ以上の記憶素子を消去し過ぎることから生
ずる洩れにさらされるからである。すべてのワード線、
良好のものと不良のものとの両者、を予備調節すること
がしたがって必要である。

【００２８】上述のように、ＣＡＭ１（参考番号４６
１）は、入力アドレスとのＣＡＭ１に格納されているア
ドレスとの間の合致が見つかると、高信号を出力する。
次に、消去動作前に、ＡＮＤゲート７７０および７８０
は、主装置列４０のどの行が予備調節のため選択される
かを判定するのに役立つ。換言すれば、ＣＡＭ１が高信
号を出力するとき、および予備調節動作が行われている
とき、ＣＡＭ１への入力アドレスの最下位ビットが高い
か低いかにより、ＡＮＤゲート７７０かまたはＡＮＤゲ
ート７８０が高信号を出力する。換言すれば、ＣＡＭ１
への入力アドレスの最下位ビットが低い（この場合には
入力アドレスは偶数アドレスである）場合には、インバ
ータ７６０は、ＡＮＤゲート７７０に高入力信号を供給
し、ＡＮＤゲート７７０はＯＲゲート７９０に高入力信
号を供給する。逆に、ＣＡＭ１への入力アドレスの最下
位ビットが高い（この場合には入力アドレスは奇数アド
レスである）場合には、ＣＡＭ１はＡＮＤゲート７８０
に高入力信号を供給し、ＡＮＤゲート７８０はＯＲゲー
ト７９５に高入力信号を供給する。このようにして、予
備調節動作中ＣＡＭ１への入力アドレスとＣＡＭ１に格
納されているアドレスとの間に合致が存在すれば、ＯＲ
ゲート７９０が高出力信号を発生する（したがって入力
アドレスが偶数であったことを示す）かまたはＯＲゲー
ト７９５が高出力信号を発生する（したがって入力アド
レスが奇数であったことを示す）。

【００２９】目的は記憶装置全体を消去する前に記憶装
置列の各行（不良の他に機能も）を予備調節することで
あることを想起して、ＣＡＭが予備調節動作中合致を見
出したとき主装置列４０のどの別のワード線を選択する
かを示すのに偶／奇アドレス信号線を使用する。また、
インバータ７２０が、予備調節動作中高信号を受けるこ
とにより、ＡＮＤゲート７１０が高信号をＯＲゲート７
５０およびＯＲゲート７４０に出力しないようにしてい
るので、冗長行ＰＲ０が選択されることもなく、主装置
列４０が遮断されることもない。それ故、予備調節動作
中、主装置列４０の不良行がアドレスされると、主装置
列４０のワード線が選択され、主装置列４０は遮断され
ない。更に、隣りの不良ワード線も、以下に説明するよ
うに、ＯＲゲート７９０および７９５からの偶／奇信号
線を使用することにより、選択される。

【００３０】主装置列４０のアドレスされたワード線お
よび隣接ワード線の双方を選択することにより不良ワー
ド線およびその隣接ワード線の予備調節動作が可能にな
る。隣接行ワード線間の電気ショートは行欠陥の主要形
態であるから、ショートしたワード線を予備調節する一
つの方法は共にショートしている二つのワード線を選択
して、これらを共に予備調節することであることがわか
っている。

【００３１】次に図９を参照すると、主装置列４０のＸ
デコーダ４３の予備復号段の一部（図５の第１の組）が
示されている。図７のＯＲゲート７５０からの装置列遮
断信号は図９の左下隅に見える。他に、図７のＯＲゲー
ト７９０からの偶数から奇数への信号線および図７のＯ
Ｒゲート７９５からの奇数から偶数への信号線が図９の
左下隅に見える。図９は、主装置列４０のＸデコーダ４
３の予備復号段の１６個の４入力ＡＮＤゲートから成る
第１の組を示す。ただし、図９は、４入力ＡＮＤゲート
の代わりに５入力ＡＮＤゲートを備えており、これでは
第５の入力は図７のＯＲゲート７５０からの反転装置列
遮断信号である。このようにして、図７のＯＲゲート７
５０が高い（読み書き動作中ＣＡＭＳ４６のＣＡＭＳの
一つの間の合致を示す）とき、図９に示すＸデコーダ４
３の予備復号段の第１の組の１６個の５入力ＡＮＤゲー
トのどれも高信号を出力せず、したがってＸデコーダ４
３の復号段の２０４８個の４入力ＡＮＤゲートのどれも
高信号を出力せず、それ故ドライバ４５のドライバのど
れも主装置列４０のワード線を駆動しない。

【００３２】逆に、ＣＡＭＳ４６のＣＡＭが予備調節動
作中合致を見つけると、ＯＲゲート７５０は低信号を出
力し、これは１６個の５入力ＡＮＤゲートに入力される
前に反転されると、主装置列４０全体が動作可能になる
（１６個の５入力ＡＮＤゲートの各々が高信号を得、装
置列を効果的にオンにするからである）。更に、予備調
節動作中ＣＡＭが合致を見つけると、偶数から奇数への
信号線が高くなる必要があるかまたは奇数から偶数への
信号線が高くなる必要がある。主装置列４０が動作可能
であるから、入力アドレスを復号してその関連ドライバ
を選択してしまっているＸデコーダ４３の一つのデコー
ダは主装置列４０の選択されたワード線を駆動させる。

【００３３】主装置列４０の被駆動ワード線が偶数アド
レワード線であれば、たとえば選択されたワード線のア
ドレスが行２に対応していれば、５入力ＡＮＤゲート３
（参照番号９０１）の出力はＯＲゲート９０３への高信
号となる。ＯＲゲート９３はＸデコーダ４３の復号段に
主装置列４０の行２を選択するよう指示する。他に、行
２は偶数アドレスであるから、偶数から奇数への信号線
は図７のＯＲゲート７９０により（上に説明したよう
に）高くされている。ＡＮＤゲート９０５は高信号を出
力する。ＡＮＤゲート９０５が高信号を出力すると、Ｏ
Ｒゲート９０７はＸデコーダ４３の復号段に高信号を出
力し、この信号はドライバ４５の行３のドライバに行３
に対するワード線を駆動させる。入力アドレスが奇数ア
ドレスになっている場合には奇数から偶数への信号線は
高くなっており、主装置列４０のアドレスされた奇数ワ
ード線への隣接行が選択されていることに注目のこと。

【００３４】このようにして、予備調節動作が行われ且
つ合致がＣＡＭにより見出されると、主装置列４０の入
力アドレス行ワード線および隣接する奇／偶アドレス行
ワード線が共に選択される。これにより主装置列４０の
ショートした双方のワード線にアドレスすることがで
き、記憶装置列全体を消去する前にそれらを予備調節す
ることが可能になる。冗長行を予備調節することに関し
ては、予備調節信号が冗長行４８の冗長行ＰＲ０を（上
に説明したように）選択されないようにしているので、
そのワード線を予備調節するためには他に何かを行わな
ければならない。その他、隣接する冗長ワード線（これ
は主装置列４０のショートした一対のワード線の２番目
のものに対する代わりの行のワード線である）も記憶装
置列全体を消去する前に予備調節しなければならない。
冗長行４８の二つの冗長行ＰＲ０およびＰＲ１にアドレ
スすることは、再び図７を参照して次のように行われ
る。

【００３５】図７において、予備調節動作が冗長行の対
の第２のアドレスに到達すると、ＣＡＭ２（参照番号４
６２）はその格納アドレスと入力アドレスとの間の合致
を確認する。それ故ＣＡＭ２はドライバ４７のドライバ
に高信号を出力して冗長行４８の第２の代わりのワード
線を駆動する。ＣＡＭ２がＰＲ２に高信号を出力する
と、ＯＲゲート７５０はこの高入力を確認して主装置列
４０に遮断するよう指示する。ＣＡＭ２からの高出力信
号はＡＮＤゲート７３０にも入力されるが、この信号は
高予備調節信号と共にＡＮＤゲート７３０にＯＲゲート
７４０に対して高信号を出力させる。ＯＲゲート７４０
は、ＡＮＤゲート７３０からの高入力信号を確認する
と、ドライバ４７のドライバに冗長行４８の第１の代わ
りのワード線を駆動するよう指示する。

【００３６】それ故、ＣＡＭ２が予備調節動作中合致を
見つけると、第１および第２の代わりのワード線が共に
冗長行４８の中から選択され、一方主装置列４０が遮断
される。このようにして、１対のショートしたワード線
の２番目のものが予備調節動作中にアドレスされると、
冗長行４８の二つの冗長ワード線が共に選択され、主装
置列４０が遮断される。ＣＡＭ３およびＣＡＭ４は、こ
れらが単に第２の組の冗長行ワード線を指示するだけな
ので実質上ＣＡＭ１およびＣＡＭ２と同様に動作するこ
とに注目されたい。複数対の冗長行をこの機構により支
持することができるが、二つの冗長行から成る二組だけ
を図示してある。

【００３７】図９に示すように、予備調節動作中に主装
置列４０の中のショートした行ワード線対を選択する、
Ｘデコーダ４３の予備復号段と復号段との間に設置され
る論理は、行０および行１、または行１および行２、ま
たは行２および行３、などを選択することができる。こ
の対選択は、上に説明したように、とりわけ、どの行が
共にショートしていると判断されたか、その対のワード
線を選択しているＸデコーダ４３、および予備調節動作
が行われているかによって決まる。しかし、本発明の好
適実施例では、行１５および行１６が共にショートして
おり、予備調節動作中に行１５および行１６を選択しよ
うとしていれば、行１６は選択されない。行１５および
行１６の双方が予備調節動作中に何故選択されないかを
理解するには先ずＸデコーダ４３が、（図５および図８
を参照して説明したように）入力アドレスビットを４組
のＡＮＤゲートに組分けすることにより２０４８個のワ
ード線アドレスから一つを復号するように（チップ空間
および所要電力に基づき）最適化されていることを想起
しなければならない。次に、主装置列４０の次の偶数
（または該当する場合奇数）行ワード線を選択する論理
はＸデコーダ４３の予備復号段の第１の組の１６個のＡ
ＮＤゲートと復号段の２０４８個のＡＮＤゲートとの間
に設置されているので、この論理の主装置列４０の各複
数の１６本の行ワード線内の対に対する分解能はこのよ
うに限定される。換言すれば、予備復号段の第１の組の
ＡＮＤゲートは各複数の１６個の行アドレス（再び、Ｘ
デコーダ４３を最適にするため）により共有されている
ので、対選択論理を予備復号段のこの組の出力にだけ設
置することは対選択を１６本の行ワード組から成る各群
内の対に必然的に限定することになる。

【００３８】この限定は、以下に説明するように別の実
施例により克服されるが、再び図８を参照することによ
り一層容易に説明することができる。図８からわかるよ
うに好適実施例のＸ復号装置はＸデコーダ４３の予備復
号段の第１の組の第１のＡＮＤゲートがＸデコーダ４３
の復号段の行０および行１６（および行３２、４８、６
４など）のＡＮＤゲートにより共有されていることを示
している。さらに説明すれば、行０および行１６のＡＮ
Ｄゲートへの入力の唯一の差異は予備復号段の第２の組
のＡＮＤゲートからの接続である。すなわち、２０４８
個のアドレスの一つを復号するため行０のＡＮＤゲート
はその４入力として、i ）予備復号段の第１の組の第１
のＡＮＤゲートの、ii）予備復号段の第２の組の第１の
ＡＮＤゲートの、iii ）予備復号段の第３の組の第１の
ＡＮＤゲートの、およびiv）予備復号段の第４の組の第
１のＡＮＤゲートの、出力を受取る。同様に、２０４８
個のアドレスの一つを復号するため行１６のＡＮＤゲー
トはその４入力として、i ）予備復号段の第１の組の第
１のＡＮＤゲートの、ii）予備復号段の第２の組の第２
のＡＮＤゲートの、iii ）予備復号段の第３の組の第１
のＡＮＤゲートの、およびiv）予備復号段の第４の組の
第１のＡＮＤゲートの、出力を受取る。

【００３９】それ故、ショートした行ワード線対を選択
する論理が（本発明の好適実施例でのように）予備復号
段の第１の組のＡＮＤゲートにのみ設置されているとき
は、この論理は、ＯＲゲート（図９のＯＲゲート９０７
のような）に行１６に対するドライバ信号を送るように
指示するＡＮＤゲート（図９のＡＮＤゲート９０５のよ
うな）が無いので、行１５の行ワード線対およびその次
の偶数隣接行（行１６）を選択することができない。行
３１と行３２との間、行４７と行４８との間などにも実
質上同じ状況が生ずることに注目されたい。

【００４０】勿論、ショートした行ワード線対を選択す
る論理を予備復号段の各組のＡＮＤゲートの出力に加え
ることは可能である。またショートした行ワード線対を
選択する論理もその対の第１の行ワード線を復号するこ
とに依存し、それ故実際に選択される唯一の対は適格な
第１行のワード線およびその次の、所要のショートした
行のワード線対である、偶数行または奇数行のワード線
になるから、一度に二つ以上の行のワード線対を誤って
選択するという心配はない。繰返すと、図９に予備復号
段の第１の組のＡＮＤゲートに接続して示してあるよう
に、（偶数のワード線に発生したか奇数のワード線に発
生したかには関係なく）ショートした行ワード線の第２
のものを選択する別の論理を予備復号段の第４の組のＡ
ＮＤゲートを通じて加えようとする場合には、ショート
した行ワード線対のどんな組合わせをも予備復号動作中
に、その対のショートした第１の行のワード線を復号し
選択するＸデコーダ４３によりおよび隣りの偶数の（ま
たは、特定の場合には奇数のこともある）行ワード線を
選択する別の論理により、選択することができる。

【００４１】本発明の好適実施例は、１６対ごとにショ
ートしたワード線を選択することができないが、そのた
め各装置は本発明の冗長行機構の好適実施例によってア
ドレスすることができない、行ワード線のショートに起
因する欠陥にさらされる機会が１６回中１回ある。代わ
りの実施例にはこの暴露が無いがそれを行うには別に論
理が必要である。この別の論理はチップ上に別に空間を
占有するのでダイの大きさが大きくなる可能性がある。
それ故、本発明の好適実施例では、チップ空間の問題
が、装置の製造中に１６番目の行ワード線対ごとに生ず
ることのあるショートの可能性の機会を６％より少なく
なるよう釣合を取っている。

【００４２】その他に、本発明の好適実施例では、図１
を参照して上に説明したような記憶素子の製作中に、金
属１の層を設けて記憶装置のビット線を形成している。
絶縁層を敷いてから金属２の層を独立の相互接続層とし
て設置する。金属２の層は、記憶装置のワード線に平行
な線を形成する。金属２の層は下層の平行ワード線に結
びつける（記憶装置列を横断して種々な点ですなわち間
隔を置いて電気的に接続する）ことができる。金属２の
線を下層の平行ワード線に結びつけると、並列抵抗器と
して働くことによりワード線の抵抗が下がる。このワー
ド線の抵抗の低下によりワード線に加えられる電圧が一
層急速に立上がることができるようになり、装置の性能
が向上する。たとえば、金属２の線を下層のワード線に
結びつけた状態でシミュレーションおよび装置の試験を
行うことにより、装置読取り時間がほぼ２０％（約１０
０ｎＳから約８０ｎＳへ）向上した。

【００４３】今までは、金属２の層を平行ワード線に結
びつけることは、隣接ワード線間の電気的ショートの可
能性を増大するため問題であった。金属２の線は製作工
程の後段で形成されるので、装置の平坦度が最初の層を
形成したときより小さいときに形成される。それだけで
は、金属２の線は典型的なチップ製作中に生じた丘や谷
を横断しなければならない。これら丘や谷を横断するこ
とは、典型的なフォトリソグラフィ工程の解像度がこの
一層不規則な表面により減らされるという点で一層困難
である。それ故、金属２の各線は、装置を横断しようと
するときに物理的分離を起こすか、または隣りの金属２
の線と電気的接触を生じやすい。隣接する金属２の線の
間で電気的ショートにさらされると、装置に行の冗長性
が取入れられていないときには金属２の線が下層のワー
ド線と危険な位置で結びつけられる。言いかえれば、金
属２の線を下層のワード線に結びつけると装置性能は向
上するが、装置欠陥の可能性も増大する。今までは、性
能増進はこの装置の歩留まりの減少を生ずるとは考えら
れていなかった。

【００４４】行の冗長性を設けることにより、金属２の
線を今度はワード線に結びつけることができ、金属２の
線およびワード線が隣りの金属２の線およびワード線と
ショートしていることが見つかれば、１対の冗長行をシ
ョート行の代わりに割当てることができる。このように
して、金属２の線をワード線に結びつけることにより得
られる性能の向上を装置の歩留まりに重大な影響を与え
ることなしに享受することができる。前述の明細書にお
いて、本発明をその現在のところ好適な実施例を参照し
て説明してきた。ただし、特許請求の範囲に示した本発
明の一層広範な精神および範囲から逸脱することなくこ
れに種々な修正および変更を行うことができることは明
かであろう。したがって、明細書および図面は限定では
なく例示の意味で見るものとする。

【図面の簡単な説明】

付図では類似参照数字は同様の要素を示す。

【図１】本発明の現在のところ好適な実施例に使用され
る従来技術の不揮発性浮動ゲート記憶装置または素子の
断面立面図である。

【図２】従来技術の記憶装置の配置のブロック図であ
る。

【図３】本発明の記憶装置の配置のブロック図である。

【図４】本発明の現在のところ好適な実施例に使用され
る従来技術のＸデコーダの論理図である。

【図５】２０４８個のアドレスから一つを選択するよう
構成された従来技術の２段Ｘ復号機構の論理図である。

【図６】１１ビットアドレスを支持するよう構成された
従来技術の内容アドレス可能記憶装置を示す。

【図７】ＣＡＭＳ、冗長行ドライバ、および主装置列の
間の接続を示す論理図である。

【図８】図５の２段Ｘ復号機構の一層詳細な論理図であ
る。

【図９】本発明の偶／奇ワード線対構成の論理図であ
る。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の電気的にプログラムでき且つ電気
   的に消去可能な記憶素子を備え、その各々がソース領
   域、ドレイン領域、浮動ゲート、および制御ゲートを有
   する記憶装置列であって、 縦列に配列され、各々がその縦列の記憶素子のドレイン
   領域に結合されている複数のビット線と、 第１の行を成し、第１の行の各素子の制御ゲートに結合
   されている第１のワード線と、 第２の行を成し、第２の行の各素子の制御ゲートに結合
   されている第２のワード線と、 第３の行を成し、第３の行の各素子の制御ゲートに結合
   されている第３のワード線と、 第４の行を成し、第４の行の各素子の制御ゲートに結合
   されている第４のワード線と、 読取り動作のため第１の行がアドレスされた場合および
   第１の行が正しく機能しない場合には第３のワード線を
   選択し、読取り動作のため第２の行がアドレスされた場
   合および第２の行が正しく機能しない場合には第４のワ
   ード線を選択するように、行アドレスを復号し且つワー
   ド線を選択する手段と、 複数のビット線を選択し、選択したビット線に結合され
   ている記憶素子のソース領域を、プログラム動作時に第
   １の電位に結合し、記憶素子のソース領域を、読取り動
   作時に第１の電位に結合し、記憶素子のソース領域を、
   消去動作時に第２の電位に結合する手段と、を有するこ
   とを特徴とする記憶装置。
2. 【請求項２】 複数の電気的にプログラムでき且つ電気
   的に消去可能な記憶素子を備え、その各々がソース領
   域、ドレイン領域、浮動ゲート、および制御ゲートを有
   する記憶装置列であって、 縦列に配列され、各々がその縦列の記憶素子のドレイン
   領域に結合されている複数のビット線と、 第１の行を成し、第１の行の各素子の制御ゲートに結合
   されている第１のワード線と、 第２の行を成し、第２の行の各素子の制御ゲートに結合
   されている第２のワード線と、 第１の行がアドレスされた場合および第１の行が正しく
   機能しない場合に第２のワード線を選択するように、行
   アドレスを復号し且つワード線を選択する手段と、 複数のビット線を選択し、選択されたビット線に結合さ
   れている記憶素子のソース領域を、プログラム動作時に
   第１の電位に結合し、記憶素子のソース領域を、読取り
   動作時に第１の電位に結合し、記憶素子のソース領域
   を、消去動作時に第２の電位に結合する手段と、を有す
   ることを特徴とする記憶装置。
3. 【請求項３】 各々がソース領域、ドレイン領域、浮動
   ゲート、および制御ゲートを有する複数の電気的にプロ
   グラムでき且つ電気的に消去可能な複数の記憶素子を備
   え、縦列の記憶素子のドレイン領域にそれぞれが結合さ
   れた縦列に配置された複数のビット線を有し、更に第１
   の行を成す各素子の制御ゲートに結合されている第１の
   ワード線と、第２の行を成す各素子の制御ゲートに結合
   されている第２のワード線と、第３の行を成す各素子の
   制御ゲートに結合されている第３のワード線と、第４の
   行を成す各素子の制御ゲートに結合されている第４のワ
   ード線と、を有している記憶装置列のワード線に交互に
   アドレスする方法であって、 読取り動作のため第１の行がアドレスされた場合および
   第１の行が正しく機能しない場合には第３のワード線を
   選択し、読取り動作のため第２の行がアドレスされた場
   合および第２の行が正しく機能しない場合には第４のワ
   ード線を選択する過程と、 複数のビット線を選択し、選択したビット線に結合され
   ている記憶素子のソース領域を、書込み動作時に第１の
   電位に結合し、読取り動作時に第１の電位に結合し、消
   去動作時に第２の電位に結合する過程と、を有すること
   を特徴とするアドレス方法。
4. 【請求項４】 各々がソース領域、ドレイン領域、浮動
   ゲート、および制御ゲートを有する複数の電気的にプロ
   グラムでき且つ電気的に消去可能な複数の記憶素子を備
   え、縦列の記憶素子のドレイン領域にそれぞれが結合さ
   れた縦列に配列された複数のビット線を有し、更に第１
   の行を成す各素子の制御ゲートに結合されている第１の
   ワード線と、第２の行を成す各素子の制御ゲートに結合
   されている第２のワード線と、を有する記憶装置列のワ
   ード線を予備調節する方法であって、 第１の行がアドレスされた場合および第１の行が正しく
   機能しない場合には第１のワード線および第２のワード
   線を選択する過程と、 複数のビット線を選択し、選択したビット線に結合され
   ている記憶素子のソース領域を第１の電位に結合する過
   程とを有することを特徴とする予備調節する方法。