JPH06289424A - 透過型表示装置 - Google Patents
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Landscapes
- Liquid Crystal (AREA)
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 安価なガラス基板上に高速な単結晶シリコン
製のＭＯＳ−ＦＥＴマトリクスを形成するアクティブマ
トリクス型液晶表示装置を製造する。 【構成】 表面にＦＥＴマトリクスとリセスが形成され
たシリコン基板を、ガラス基板に接着し、その後、シリ
コンウェハをラッピングにより薄板化し、かつリセス部
を光が通過できる開口部にし、露出した開口部の側面の
金属膜に画素電極を電気的に接続する一方、シリコンウ
ェハの裏面に金属製の補助容量電極を形成して液晶表示
装置のアクティブマトリクス基板とする。
製のＭＯＳ−ＦＥＴマトリクスを形成するアクティブマ
トリクス型液晶表示装置を製造する。 【構成】 表面にＦＥＴマトリクスとリセスが形成され
たシリコン基板を、ガラス基板に接着し、その後、シリ
コンウェハをラッピングにより薄板化し、かつリセス部
を光が通過できる開口部にし、露出した開口部の側面の
金属膜に画素電極を電気的に接続する一方、シリコンウ
ェハの裏面に金属製の補助容量電極を形成して液晶表示
装置のアクティブマトリクス基板とする。
Description
【０００１】
【産業上の利用分野】本発明は透過型表示装置に関し、
特に画素電極対応部に開口部を備えたｃ−Ｓｉ基板を用
いる液晶表示装置のＦＥＴの新規な構造に関する。
特に画素電極対応部に開口部を備えたｃ−Ｓｉ基板を用
いる液晶表示装置のＦＥＴの新規な構造に関する。
【０００２】
【従来の技術】表示装置の薄膜トランジスタは、ガラス
基板上にプラズマＣＶＤ装置によりシリコン薄膜を形成
した後、ガラス基板上のシリコン薄膜を加工して作成さ
れる。
基板上にプラズマＣＶＤ装置によりシリコン薄膜を形成
した後、ガラス基板上のシリコン薄膜を加工して作成さ
れる。
【０００３】このようなＣＶＤ装置を用いてシリコン薄
膜を形成する上述の薄膜トランジスタにおいて、薄膜形
成工程での塵埃等により断線、短絡等の欠陥が大量に発
生している。
膜を形成する上述の薄膜トランジスタにおいて、薄膜形
成工程での塵埃等により断線、短絡等の欠陥が大量に発
生している。
【０００４】さらに、ＣＶＤ装置により大面積基板上に
シリコン薄膜を作成する場合、表示装置の大きさの拡大
によって、ＣＶＤ装置等の製造装置の大型化及びそれに
伴うシリコン薄膜の特性分布の不均一の増大を招く。
シリコン薄膜を作成する場合、表示装置の大きさの拡大
によって、ＣＶＤ装置等の製造装置の大型化及びそれに
伴うシリコン薄膜の特性分布の不均一の増大を招く。
【０００５】このように、ＣＶＤ装置を用いてシリコン
層を形成しているため、 （１）欠陥の無い薄膜トランジスタマトリクスを得るこ
とが困難である。 （２）大面積化に伴い表示の不均一性が増大する。 （３）表示装置の大型化に伴い製造装置の大型化を招
く。 等の問題がある。
層を形成しているため、 （１）欠陥の無い薄膜トランジスタマトリクスを得るこ
とが困難である。 （２）大面積化に伴い表示の不均一性が増大する。 （３）表示装置の大型化に伴い製造装置の大型化を招
く。 等の問題がある。
【０００６】図５にプラズマＣＶＤ装置により作成され
たアモルファスシリコン（ａ−Ｓｉ）膜を用いた液晶表
示装置のアクティブマトリクス基板の断面図を示す。
たアモルファスシリコン（ａ−Ｓｉ）膜を用いた液晶表
示装置のアクティブマトリクス基板の断面図を示す。
【０００７】図５に示す如く、アクティブマトリクス型
液晶表示装置のガラス基板１上に薄膜トランジスタが設
けられており、図示していないが、その駆動回路は外付
けされている。
液晶表示装置のガラス基板１上に薄膜トランジスタが設
けられており、図示していないが、その駆動回路は外付
けされている。
【０００８】薄膜トランジスタはノンドープのａ−Ｓｉ
２と、高濃度層からなるドレイン３、ソース４及びゲー
ト５とから構成されている。
２と、高濃度層からなるドレイン３、ソース４及びゲー
ト５とから構成されている。
【０００９】ゲート５とａ−Ｓｉ２との間にはプラズマ
ＣＶＤにより作成された窒化シリコンによるゲート絶縁
膜１０が形成されている。
ＣＶＤにより作成された窒化シリコンによるゲート絶縁
膜１０が形成されている。
【００１０】ソース４は窒化シリコン膜に設けられたコ
ンタクトホールにより透明なＩＴＯ製の画素電極６に接
続されている。
ンタクトホールにより透明なＩＴＯ製の画素電極６に接
続されている。
【００１１】このように、アモルファスシリコンを動作
層に用いる場合、プラズマＣＶＤ工程等の塵埃に起因す
るシリコン膜の剥がれや絶縁膜、金属膜等による段差の
ために配線の断線、短絡が多発する。
層に用いる場合、プラズマＣＶＤ工程等の塵埃に起因す
るシリコン膜の剥がれや絶縁膜、金属膜等による段差の
ために配線の断線、短絡が多発する。
【００１２】このように点欠陥や線欠陥の無いアクティ
ブマトリクス基板を形成することは困難である。
ブマトリクス基板を形成することは困難である。
【００１３】一方、アクティブマトリクス型液晶表示装
置の基板材料として、単結晶シリコンが用いられた例は
Ｍ．Ｈｏｓｏｋａｗａ ｅｔ ａｌ：ＳＩＤ ’８１
Ｄｉｇｅｓｔ （１９８１） ｐｐ１１４．で報告され
ている。
置の基板材料として、単結晶シリコンが用いられた例は
Ｍ．Ｈｏｓｏｋａｗａ ｅｔ ａｌ：ＳＩＤ ’８１
Ｄｉｇｅｓｔ （１９８１） ｐｐ１１４．で報告され
ている。
【００１４】しかし、この報告の液晶表示装置は画素電
極下のシリコン基板の穴開けがなされていないため、反
射型の液晶表示装置しか構成できない。
極下のシリコン基板の穴開けがなされていないため、反
射型の液晶表示装置しか構成できない。
【００１５】
【発明が解決しようとする課題】本発明はあらかじめＦ
ＥＴマトリクスと駆動回路を形成したシリコン基板が形
成されているｃ−Ｓｉ基板をガラス基板に接着後、薄板
化し、画素電極を形成することによって、高い生産性の
透過型表示装置を提供するものである。
ＥＴマトリクスと駆動回路を形成したシリコン基板が形
成されているｃ−Ｓｉ基板をガラス基板に接着後、薄板
化し、画素電極を形成することによって、高い生産性の
透過型表示装置を提供するものである。
【００１６】尚、本発明のｃ−Ｓｉは従来の気相成長さ
せたシリコンに対して、液相成長させたシリコンを主と
して意味しているが、液相成長させた単結晶シリコンの
みならず、溶かした金属を型に流し込んで固めた多結晶
シリコン製のインゴットも意味している。
せたシリコンに対して、液相成長させたシリコンを主と
して意味しているが、液相成長させた単結晶シリコンの
みならず、溶かした金属を型に流し込んで固めた多結晶
シリコン製のインゴットも意味している。
【００１７】
【課題を解決するための手段】本発明の透過型表示装置
は、ソース電極及び画素電極をそれぞれｃ−Ｓｉ基板の
上面、下面に形成している。
は、ソース電極及び画素電極をそれぞれｃ−Ｓｉ基板の
上面、下面に形成している。
【００１８】表面が（１００）面のｃ−Ｓｉ基板は、異
方性エッチングすることにより、（１００）面に対して
３５°から８５°のテーパの開口を有している。
方性エッチングすることにより、（１００）面に対して
３５°から８５°のテーパの開口を有している。
【００１９】テーパ形成された開口部の側面にＦＥＴの
ソースと透過型表示装置の画素電極との間を接続する金
属を蒸着している。
ソースと透過型表示装置の画素電極との間を接続する金
属を蒸着している。
【００２０】また、高い開口率を得るためにドレインと
ドレインラインを一致させ、又補助容量はＦＥＴ形成部
の裏面に形成、更にドレインラインは埋込み型として段
差の少ない構造にしている。
ドレインラインを一致させ、又補助容量はＦＥＴ形成部
の裏面に形成、更にドレインラインは埋込み型として段
差の少ない構造にしている。
【００２１】加えて、ＦＥＴのソース、ドレインの形成
はセルフアライン（自己整合）で形成する。
はセルフアライン（自己整合）で形成する。
【００２２】
【作用】１．ソース形成後のシリコン基板をＫＯＨ溶液
による異方性エッチングを行うとシリコン基板側面が平
均約５４°の角度を有するリセス（凹部）が得られる。
による異方性エッチングを行うとシリコン基板側面が平
均約５４°の角度を有するリセス（凹部）が得られる。
【００２３】この角度を有する側面にソースと接続した
金属膜が形成される。
金属膜が形成される。
【００２４】このようにリセス形成されたシリコン基板
はＦＥＴ部の有る面をガラス基板に接着し、裏面からラ
ップ、ポリッシュして薄板化する。
はＦＥＴ部の有る面をガラス基板に接着し、裏面からラ
ップ、ポリッシュして薄板化する。
【００２５】裏面には絶縁膜を形成し、シリコン基板の
開口部側面の底面部を露出させた後、画素電極を形成す
る。
開口部側面の底面部を露出させた後、画素電極を形成す
る。
【００２６】このようにして、上面のソース電極は開口
部側面の金属膜を介して下面の画素電極に接続される。
部側面の金属膜を介して下面の画素電極に接続される。
【００２７】２．開口率を高める為にはＦＥＴ部の面積
を最小にすることが必要であるが、ドレインとドレイン
ラインを一致共有することにより面積の低減を図った。
を最小にすることが必要であるが、ドレインとドレイン
ラインを一致共有することにより面積の低減を図った。
【００２８】また、補助容量もＦＥＴ形成部の裏面に形
成し、補助容量電極による開口面積の減少を無くした。
成し、補助容量電極による開口面積の減少を無くした。
【００２９】３．アクティブマトリクス基板での断線、
短絡の大部分はドレインラインとゲートラインの交差
部、又はゲート電極部で発生している。
短絡の大部分はドレインラインとゲートラインの交差
部、又はゲート電極部で発生している。
【００３０】一つの要因は絶縁膜、金属膜の厚みに起因
する段差である。この段差をなくするためにドレインラ
インは拡散或るいはイオン注入によりソース、ドレイン
と同時に形成し、埋込み層とした。このことにより、交
差部の段差はなくなった。
する段差である。この段差をなくするためにドレインラ
インは拡散或るいはイオン注入によりソース、ドレイン
と同時に形成し、埋込み層とした。このことにより、交
差部の段差はなくなった。
【００３１】また、ゲートも多結晶シリコン（ｐｏｌｙ
−Ｓｉ）で形成し、熱的に酸化することによって、強固
な安定した絶縁膜を形成した。
−Ｓｉ）で形成し、熱的に酸化することによって、強固
な安定した絶縁膜を形成した。
【００３２】
【実施例】図１に本発明のＦＥＴマトリクスが形成され
たｃ−Ｓｉ基板をガラス基板に貼り付けたアクティブマ
トリクス基板の断面図を示す。
たｃ−Ｓｉ基板をガラス基板に貼り付けたアクティブマ
トリクス基板の断面図を示す。
【００３３】図１において、ガラス基板１上に、開口部
とＦＥＴを有する薄板化されたｃ−Ｓｉ７が、光透過率
の高い接着剤８により固定されている。
とＦＥＴを有する薄板化されたｃ−Ｓｉ７が、光透過率
の高い接着剤８により固定されている。
【００３４】ｃ−Ｓｉは透過型表示装置のブラックマト
リクスとして作用する一方、ｃ−Ｓｉの存在しない、開
口部は光の通過路となる。
リクスとして作用する一方、ｃ−Ｓｉの存在しない、開
口部は光の通過路となる。
【００３５】また、図示していないがｃ−Ｓｉ７の周辺
部にはＦＥＴマトリクス駆動用の周辺駆動回路が設けら
れている。
部にはＦＥＴマトリクス駆動用の周辺駆動回路が設けら
れている。
【００３６】さらに、液晶表示装置とする場合、ｃ−Ｓ
ｉが接着されたガラス基板と対向ガラス基板とは約１５
μｍのギャップをもって封着剤で封止され、その中に厚
さ約５μｍの液晶が封入される。
ｉが接着されたガラス基板と対向ガラス基板とは約１５
μｍのギャップをもって封着剤で封止され、その中に厚
さ約５μｍの液晶が封入される。
【００３７】図１で、ｃ−ＳｉからなるＦＥＴは、自己
整合的に形成された、厚さ１０μｍの不純物密度１０13
〜１０14ｃｍ-3のｎ型層に不純物Ｐ（リン）を高濃度に
添加した不純物密度１０18〜１０20ｃｍ-3のｎ+型層の
ドレイン３及びソース４と、開口部の側面に設けられた
Ａｕ製のソース電極９と、ｃ−Ｓｉの熱酸化により形成
された厚さ５００Åの二酸化シリコン製のゲート絶縁膜
１０と、更にゲート絶縁膜上に形成された厚さ０．４μ
ｍの面抵抗２０Ω／□のｎ+型の多結晶シリコン製のゲ
ート５とから構成されている。
整合的に形成された、厚さ１０μｍの不純物密度１０13
〜１０14ｃｍ-3のｎ型層に不純物Ｐ（リン）を高濃度に
添加した不純物密度１０18〜１０20ｃｍ-3のｎ+型層の
ドレイン３及びソース４と、開口部の側面に設けられた
Ａｕ製のソース電極９と、ｃ−Ｓｉの熱酸化により形成
された厚さ５００Åの二酸化シリコン製のゲート絶縁膜
１０と、更にゲート絶縁膜上に形成された厚さ０．４μ
ｍの面抵抗２０Ω／□のｎ+型の多結晶シリコン製のゲ
ート５とから構成されている。
【００３８】ＦＥＴの金属製のソース電極９はゲートの
有るｃ−Ｓｉ表面だけでなく、ｃ−Ｓｉの開口部の側面
にも形成され、ｃ−Ｓｉ裏面及び開口部を覆うＩＴＯ製
の画素電極に接続されている。
有るｃ−Ｓｉ表面だけでなく、ｃ−Ｓｉの開口部の側面
にも形成され、ｃ−Ｓｉ裏面及び開口部を覆うＩＴＯ製
の画素電極に接続されている。
【００３９】ｃ−Ｓｉの厚さは数１０μｍであるにも関
わらず、ソース電極が金属で構成されているとＦＥＴの
ソースと画素電極との間の抵抗が０．１Ω以下となり、
電圧損失がほとんど生じない。
わらず、ソース電極が金属で構成されているとＦＥＴの
ソースと画素電極との間の抵抗が０．１Ω以下となり、
電圧損失がほとんど生じない。
【００４０】ＦＥＴのドレインラインはｎ+型層のドレ
イン３と一体化されてｃ−Ｓｉ上に形成されている。
イン３と一体化されてｃ−Ｓｉ上に形成されている。
【００４１】そのため、アクティブマトリクス基板上に
占める画素電極面積を増やすことができるので光源の光
利用率が高まり、高輝度の液晶表示装置が得られる。
占める画素電極面積を増やすことができるので光源の光
利用率が高まり、高輝度の液晶表示装置が得られる。
【００４２】元々不透明なｃ−Ｓｉ７の裏面に補助容量
電極１１が形成されているので、開口部の画素電極６の
光透過率が減少することは無く、さらに補助容量電極を
不透明であっても抵抗の低い金属で構成することが可能
となる。
電極１１が形成されているので、開口部の画素電極６の
光透過率が減少することは無く、さらに補助容量電極を
不透明であっても抵抗の低い金属で構成することが可能
となる。
【００４３】開口部はｃ−Ｓｉ基板表面を約１５μｍ、
エッチングしてリセスを形成した後、それをガラス基板
に接着剤により接着し、裏面から機械的化学的に研磨し
てｃ−Ｓｉ基板の厚みを約１０μｍにすることによって
得られる。
エッチングしてリセスを形成した後、それをガラス基板
に接着剤により接着し、裏面から機械的化学的に研磨し
てｃ−Ｓｉ基板の厚みを約１０μｍにすることによって
得られる。
【００４４】開口部は透明なポリイミド樹脂よりなる接
着剤８により充填されているため、従来技術と異なり、
本発明は透過型表示装置を構成することができる。
着剤８により充填されているため、従来技術と異なり、
本発明は透過型表示装置を構成することができる。
【００４５】全面がソース電極９に被覆されたｃ−Ｓｉ
７の側面はテーパが形成されており、その結果、透明基
板であるガラス基板１及びｃ−Ｓｉ７と接着剤８との接
触面積が広くなり両者の結合をより堅固なものにしてい
る。
７の側面はテーパが形成されており、その結果、透明基
板であるガラス基板１及びｃ−Ｓｉ７と接着剤８との接
触面積が広くなり両者の結合をより堅固なものにしてい
る。
【００４６】図２は本発明のＦＥＴマトリクスが形成さ
れたｃ−Ｓｉ基板をガラス基板に貼り付けたアクティブ
マトリクス基板の平面図である。
れたｃ−Ｓｉ基板をガラス基板に貼り付けたアクティブ
マトリクス基板の平面図である。
【００４７】図２のＦＥＴの導電製の高いＡｕ製のソー
ス電極９は画素電極６の周囲に中空四角錐のような単連
結領域で画素電極に接続されるのでソースと画素電極と
の電気接触が円滑と成り、液晶表示装置特有な交流信号
の充放電の高速化が図れる。
ス電極９は画素電極６の周囲に中空四角錐のような単連
結領域で画素電極に接続されるのでソースと画素電極と
の電気接触が円滑と成り、液晶表示装置特有な交流信号
の充放電の高速化が図れる。
【００４８】画素電極が接続されるｃ−Ｓｉ面側にｃ−
Ｓｉの表面を略覆うようにＡｌ製の補助容量電極１１が
形成されている。
Ｓｉの表面を略覆うようにＡｌ製の補助容量電極１１が
形成されている。
【００４９】また、画素電極は延長されて、ｃ−Ｓｉ上
を覆うようにしているので、補助容量電極との間に液晶
への充電量を高める補助容量を形成する。
を覆うようにしているので、補助容量電極との間に液晶
への充電量を高める補助容量を形成する。
【００５０】図２はｃ−Ｓｉ基板として単結晶シリコン
基板を用い、その表面にＭＯＳ−ＦＥＴマトリクスを形
成した本発明の実施例の平面図を示す。
基板を用い、その表面にＭＯＳ−ＦＥＴマトリクスを形
成した本発明の実施例の平面図を示す。
【００５１】図２において、ドレインはドレインライン
に包含されており、Ａｕ製のドレイン電極１３を直上に
有している。
に包含されており、Ａｕ製のドレイン電極１３を直上に
有している。
【００５２】そして、ＦＥＴマトリクスの抵抗の低い金
属製のドレイン電極１３とソース電極９は同時に形成さ
れる。
属製のドレイン電極１３とソース電極９は同時に形成さ
れる。
【００５３】また、ソース電極９に囲まれた画素電極６
の内部が表示装置の一画素として作用する。
の内部が表示装置の一画素として作用する。
【００５４】ここで画素電極６はソース電極９上を覆う
のみならず、平面領域としてドレインライン上及び上下
位置として裏面のｃ−Ｓｉ上の補助容量電極上をも覆っ
ている。
のみならず、平面領域としてドレインライン上及び上下
位置として裏面のｃ−Ｓｉ上の補助容量電極上をも覆っ
ている。
【００５５】当然ながら、ドレインラインはｃ−Ｓｉ上
に形成されているから、ｃ−Ｓｉ上の補助容量電極と画
素電極との重畳面積は最大１画素分のＦＥＴ及びドレイ
ンラインの面積に渡って調整することができる。
に形成されているから、ｃ−Ｓｉ上の補助容量電極と画
素電極との重畳面積は最大１画素分のＦＥＴ及びドレイ
ンラインの面積に渡って調整することができる。
【００５６】図２で、画素寸法を５０μｍ×５０μｍ、
ゲートライン及びドレインラインの線幅を５μｍにする
と、開口率約７０％（従来法の約２倍）を有する液晶表
示装置用のアクティブマトリクス基板を構成することが
できる。
ゲートライン及びドレインラインの線幅を５μｍにする
と、開口率約７０％（従来法の約２倍）を有する液晶表
示装置用のアクティブマトリクス基板を構成することが
できる。
【００５７】図３は単結晶シリコン基板のウェハプロセ
スを説明する断面工程図であり、図４はそれを薄板化し
て開口部及び画素電極を形成する工程を説明する断面工
程図である。
スを説明する断面工程図であり、図４はそれを薄板化し
て開口部及び画素電極を形成する工程を説明する断面工
程図である。
【００５８】一番目に図３にシリコン基板上にＦＥＴマ
トリクスとリセスを設ける製造断面工程図を示す。
トリクスとリセスを設ける製造断面工程図を示す。
【００５９】まず、図３ａは、単結晶製の（１００）面
のシリコン基板１５上に１１００℃の湿式熱酸化によ
り、緻密なゲート絶縁膜１０が形成された状態を示して
いる。
のシリコン基板１５上に１１００℃の湿式熱酸化によ
り、緻密なゲート絶縁膜１０が形成された状態を示して
いる。
【００６０】次に、ゲート絶縁膜１０上に不純物が添加
されたｐｏｌｙ−Ｓｉ製のゲート５を形成する（図３
ｂ）。
されたｐｏｌｙ−Ｓｉ製のゲート５を形成する（図３
ｂ）。
【００６１】続いて、ゲートが形成されているシリコン
基板（またはｃ−Ｓｉ）を再び熱酸化して、絶縁膜を成
長させると共に活性化によりゲート抵抗を下げる（図３
ｃ）。 さらにＦＥＴを形成するため、ゲートの両側に
自己整合により、イオン注入して深さ５００Å程度のド
レイン３及びソース４を形成する（図３ｄ）。
基板（またはｃ−Ｓｉ）を再び熱酸化して、絶縁膜を成
長させると共に活性化によりゲート抵抗を下げる（図３
ｃ）。 さらにＦＥＴを形成するため、ゲートの両側に
自己整合により、イオン注入して深さ５００Å程度のド
レイン３及びソース４を形成する（図３ｄ）。
【００６２】そして、透過型表示装置とするため、ＦＥ
Ｔが形成されたｃ−Ｓｉ上にアルカリ水溶液を用いた異
方性エッチングにより、方形のリセス１６を形成する
（図３ｅ）。
Ｔが形成されたｃ−Ｓｉ上にアルカリ水溶液を用いた異
方性エッチングにより、方形のリセス１６を形成する
（図３ｅ）。
【００６３】ＦＥＴマトリクス作成後にリセスを形成す
る場合、エッチングに付随するアルカリ金属や無機不純
物のシリコン基板内への拡散が避けられるので有用であ
る。
る場合、エッチングに付随するアルカリ金属や無機不純
物のシリコン基板内への拡散が避けられるので有用であ
る。
【００６４】リセス１６はＦＥＴが形成されるシリコン
基板の表面に対して、順テーパに形成される。
基板の表面に対して、順テーパに形成される。
【００６５】加えて、シリコン基板の表面から裏面に画
素信号を伝達するため、熱酸化膜にコンタクトホールを
形成した後、Ａｕによりソース電極をソースからリセス
の側面まで覆うように形成する（図３ｆ）。
素信号を伝達するため、熱酸化膜にコンタクトホールを
形成した後、Ａｕによりソース電極をソースからリセス
の側面まで覆うように形成する（図３ｆ）。
【００６６】図３のＦＥＴマトリクス製造工程は半導体
基板上で行われるものであるから、サブミクロンまでの
微細加工が可能である。
基板上で行われるものであるから、サブミクロンまでの
微細加工が可能である。
【００６７】二番目に図４は単結晶シリコン基板上にＦ
ＥＴを設けた後、透明基板に貼り付けた本発明の液晶表
示装置における表示電極形成工程の断面工程図である。
ＥＴを設けた後、透明基板に貼り付けた本発明の液晶表
示装置における表示電極形成工程の断面工程図である。
【００６８】まず、図４ａは、加工されたシリコン基板
１５が透明な接着剤８によりガラス基板１に接着されて
いる状態を示す断面図である。
１５が透明な接着剤８によりガラス基板１に接着されて
いる状態を示す断面図である。
【００６９】熱硬化している接着剤８は透明なポリイミ
ド樹脂である。
ド樹脂である。
【００７０】あるいは、接着剤に代えて、ガラス基板と
シリコン基板は真空中で１０００Ｖ、３５０℃でガラス
基板を−、シリコン基板を＋にして静電溶着（陽極接
合）により固着される。
シリコン基板は真空中で１０００Ｖ、３５０℃でガラス
基板を−、シリコン基板を＋にして静電溶着（陽極接
合）により固着される。
【００７１】次に先に形成されたリセスを光の透過し得
る開口部とするため、ガラス基板１に接着されたシリコ
ン基板１５はゲートの反対側から機械的化学的に研磨さ
れ、１０μｍ程度に薄板化される（図４ｂ）。
る開口部とするため、ガラス基板１に接着されたシリコ
ン基板１５はゲートの反対側から機械的化学的に研磨さ
れ、１０μｍ程度に薄板化される（図４ｂ）。
【００７２】シリコン基板１５の凹部の底面が除去され
て、接着剤８に充填された開口部１７がＦＥＴのゲート
の有る面と反対側の表面に露出している。
て、接着剤８に充填された開口部１７がＦＥＴのゲート
の有る面と反対側の表面に露出している。
【００７３】続いて、全面に窒化シリコン（ＳｉＮｘ）
製の保護膜１８を設ける（図４ｃ）。
製の保護膜１８を設ける（図４ｃ）。
【００７４】それから、保護膜１８にコンタクトホール
を形成した後、ソース電極と接触性の良い金属をソース
電極上に形成する（図４ｄ）。
を形成した後、ソース電極と接触性の良い金属をソース
電極上に形成する（図４ｄ）。
【００７５】また、Ａｌのような金属製の補助容量電極
を保護膜上に形成する。形成された補助容量電極は光を
通しにくいゲートライン部の裏側を通って透過型表示装
置の外部に取り出されている。
を保護膜上に形成する。形成された補助容量電極は光を
通しにくいゲートライン部の裏側を通って透過型表示装
置の外部に取り出されている。
【００７６】最後に、再び保護膜を形成した後、ＦＥＴ
と反対側の表面に厚さ０．１μｍのＩＴＯを膜付けした
後、エッチングして透明な画素電極６をソース電極９と
電気的に接続されるように保護膜上に形成する（図４
ｅ）。
と反対側の表面に厚さ０．１μｍのＩＴＯを膜付けした
後、エッチングして透明な画素電極６をソース電極９と
電気的に接続されるように保護膜上に形成する（図４
ｅ）。
【００７７】このように形成されたアクティブマトリク
ス基板を通常の液晶表示装置の製造方法によってパネル
化することにより、駆動回路を一体化したアクティブマ
トリクス型液晶表示装置をほぼ無欠陥で得ることが出来
る。
ス基板を通常の液晶表示装置の製造方法によってパネル
化することにより、駆動回路を一体化したアクティブマ
トリクス型液晶表示装置をほぼ無欠陥で得ることが出来
る。
【００７８】
１．ガラス基板にＣＶＤ法等で薄膜半導体膜を形成して
から薄膜トランジスタを形成する方法ではなく、あらか
じめ固体（単結晶或るいは多結晶）半導体基板上にアク
ティブマトリクス及び周辺駆動回路を形成し、その後、
薄板化するために欠陥の無いアクティブマトリクスの形
成が可能となり、液晶表示装置の製造歩留まりは飛躍的
に向上する。
から薄膜トランジスタを形成する方法ではなく、あらか
じめ固体（単結晶或るいは多結晶）半導体基板上にアク
ティブマトリクス及び周辺駆動回路を形成し、その後、
薄板化するために欠陥の無いアクティブマトリクスの形
成が可能となり、液晶表示装置の製造歩留まりは飛躍的
に向上する。
【００７９】２．ＦＥＴが自己整合により形成され、、
ドレインがドレインラインに包含され、補助容量電極が
不透明なｃ−Ｓｉ上に形成されているので、開口率が高
くすることができる。
ドレインがドレインラインに包含され、補助容量電極が
不透明なｃ−Ｓｉ上に形成されているので、開口率が高
くすることができる。
【００８０】３．光電効果の大きなｃ−Ｓｉであって
も、金属膜により表面が覆われているので光を浴びる液
晶表示装置として困難は生じない。
も、金属膜により表面が覆われているので光を浴びる液
晶表示装置として困難は生じない。
【００８１】４．ガラス基板と液晶とは約１０μｍのポ
リイミド層を介して接することになり、ガラスからのア
ルカリイオンの影響はほとんど受けない。
リイミド層を介して接することになり、ガラスからのア
ルカリイオンの影響はほとんど受けない。
【００８２】この為、低価格の青板ガラスが使える利点
もある。
もある。
【００８３】５．２０００×２０００画素の超高精細デ
ィスプレイが実現可能となる。
ィスプレイが実現可能となる。
【００８４】このように本発明はアクティブマトリクス
型液晶表示装置の製造に大きく貢献するものである。
型液晶表示装置の製造に大きく貢献するものである。
【図１】本発明の液晶表示装置のアクティブマトリクス
基板の断面図である。
基板の断面図である。
【図２】本発明の液晶表示装置のアクティブマトリクス
基板の平面図である。
基板の平面図である。
【図３】半導体基板を利用した本発明のＦＥＴの製造工
程図である。
程図である。
【図４】本発明のＦＥＴのガラス基板への接着工程図で
ある。
ある。
【図５】従来のａ−ＳｉＴＦＴの断面図である。
１ ガラス基板 ２ ａ−Ｓｉ ３ ドレイン ４ ソース ５ ゲート ６ 画素電極 ７ ｃ−Ｓｉ ８ 接着剤 ９ ソース電極 １０ ゲート絶縁膜 １１ 補助容量電極 １２ ドレインライン １３ ドレイン電極 １４ ゲートライン １５ シリコン基板 １６ リセス １７ 開口部 １８ 保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (13)
- 【請求項１】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、ＦＥ
Ｔのソースが画素電極部に対応するｃ−Ｓｉ側面部の金
属膜で画素電極に接続されていることを特徴とする透過
型表示装置。 - 【請求項２】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、補助
容量がｃ−Ｓｉ基板の裏面に形成されていることを特徴
とする透過型表示装置。 - 【請求項３】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、ＦＥ
Ｔのドレイン電極部がドレインラインに包含されている
ことを特徴とする透過型表示装置。 - 【請求項４】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、開口
部がｃ−Ｓｉ基板の画素電極部に形成されていることを
特徴とする透過型表示装置。 - 【請求項５】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、（１
００）面のｃ−Ｓｉ基板にリセスが形成されていること
を特徴とする透過型表示装置。 - 【請求項６】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、開口
部が表面に対して順テーパに形成されていることを特徴
とする透過型表示装置。 - 【請求項７】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、開口
部がｃ−Ｓｉ基板の表面に対してテーパを有することを
特徴とする透過型表示装置。 - 【請求項８】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、ソー
ス電極が画素電極の周囲に環状に配置されていることを
特徴とする透過型表示装置。 - 【請求項９】 表面にあらかじめＦＥＴマトリクスが形
成され、且つ画素電極に対応する部分にリセスを有する
ｃ−Ｓｉ基板を用いた、透過型表示装置において、ソー
ス電極がｃ−Ｓｉ基板の表面から裏面に延長されている
ことを特徴とする透過型表示装置。 - 【請求項１０】 表面にあらかじめＦＥＴマトリクスが
形成され、且つ画素電極に対応する部分にリセスを有す
るｃ−Ｓｉ基板を用いた、透過型表示装置において、ド
レインラインがｃ−Ｓｉ基板の表面に埋め込まれている
ことを特徴とする透過型表示装置。 - 【請求項１１】 ｃ−Ｓｉ基板の表面にリセス及びＦＥ
Ｔマトリクスを形成する工程と、ソース電極をｃ−Ｓｉ
基板のＦＥＴのソースからｃ−Ｓｉ基板のリセスの斜面
まで形成する工程と、透明基板に透明接着剤を用いてｃ
−Ｓｉ基板の表面を貼る工程と、ｃ−Ｓｉ基板を裏面か
ら薄板化してｃ−Ｓｉ基板の表面のリセスを開口部とす
る工程と、ｃ−Ｓｉ基板の裏面に補助容量電極を形成す
る工程と、補助容量用絶縁膜をｃ−Ｓｉ基板の裏面に形
成する工程と、補助容量電極、ソース電極及び開口部を
覆うように画素電極を形成する工程と、画素電極上を配
向膜で覆う工程と、対向電極及び対向配向膜の有る対向
透明基板を透明基板に貼る工程と、対向透明基板と透明
基板との間に液晶を封入する工程とを備えたことを特徴
とする液晶表示装置の製造方法。 - 【請求項１２】 ｃ−Ｓｉ基板の表面にリセス及びＦＥ
Ｔマトリクスを形成する工程と、ソース電極をｃ−Ｓｉ
基板のＦＥＴのソースからｃ−Ｓｉ基板のリセスの斜面
まで形成する工程と、透明基板上に静電溶着によりｃ−
Ｓｉ基板の表面を固定する工程と、ｃ−Ｓｉ基板を裏面
から薄板化してｃ−Ｓｉ基板の表面のリセスを開口部と
する工程と、ｃ−Ｓｉ基板の裏面に補助容量電極を形成
する工程と、補助容量絶縁膜をｃ−Ｓｉ基板の裏面に形
成する工程と、画素電極が補助容量電極、ソース電極及
び開口部を覆うように形成する工程と、画素電極上を配
向膜で覆う工程と、対向電極及び対向配向膜の有る対向
透明基板を透明基板に貼る工程と、対向透明基板と透明
基板との間に液晶を封入する工程とを備えたことを特徴
とする液晶表示装置の製造方法。 - 【請求項１３】 リセス形成をＦＥＴマトリクス形成の
後の工程ですることを特徴とする請求項１１または請求
項１２の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7697293A JPH06289424A (ja) | 1993-04-02 | 1993-04-02 | 透過型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7697293A JPH06289424A (ja) | 1993-04-02 | 1993-04-02 | 透過型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06289424A true JPH06289424A (ja) | 1994-10-18 |
Family
ID=13620705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7697293A Pending JPH06289424A (ja) | 1993-04-02 | 1993-04-02 | 透過型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06289424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505672A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 支持体に接着される基板を有する半導体本体 |
| JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
| US7483091B1 (en) | 1995-03-18 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display devices |
-
1993
- 1993-04-02 JP JP7697293A patent/JPH06289424A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483091B1 (en) | 1995-03-18 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display devices |
| US8012782B2 (en) | 1995-03-18 | 2011-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| JPH11505672A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 支持体に接着される基板を有する半導体本体 |
| JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
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