JPH06290281A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH06290281A JPH06290281A JP5075926A JP7592693A JPH06290281A JP H06290281 A JPH06290281 A JP H06290281A JP 5075926 A JP5075926 A JP 5075926A JP 7592693 A JP7592693 A JP 7592693A JP H06290281 A JPH06290281 A JP H06290281A
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- 239000000284 extract Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract 1
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- 239000013078 crystal Substances 0.000 description 6
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Abstract
(57)【要約】 （修正有）
【目的】各可変電源電圧に対応する最大動作動作周波数
を適宜選択することにより、最大処理性能を発揮できる
マイクロプロセッサを提供する。 【構成】第１のクロック信号を入力し、それに位相同期
し、その整数倍の周波数の第２のクロック信号を出力す
るＰＬＬ回路１０３と、第２のクロック信号を受けて、
２分周して出力する２分周器１０９と、その分周比に応
じて出力するプログラマブル・分周器１１０と、この分
周比を設定するスタンバイ・コントロール・レジスタ１
１１と、同じくその周波数を、分周比に応じて出力する
プログラマブル・分周器１１２と、この分周器１１２の
分周比を設定するタイマ・クロック選択レジスタ１１３
と、ＰＬＬ回路１０３に含まれるプログラマブル・カウ
ンタ１０７に、所定の分周比を設定する発信周波数可変
レジスタ１０８とを少なくとも含むクロック・ジェネレ
ータを備える。
を適宜選択することにより、最大処理性能を発揮できる
マイクロプロセッサを提供する。 【構成】第１のクロック信号を入力し、それに位相同期
し、その整数倍の周波数の第２のクロック信号を出力す
るＰＬＬ回路１０３と、第２のクロック信号を受けて、
２分周して出力する２分周器１０９と、その分周比に応
じて出力するプログラマブル・分周器１１０と、この分
周比を設定するスタンバイ・コントロール・レジスタ１
１１と、同じくその周波数を、分周比に応じて出力する
プログラマブル・分周器１１２と、この分周器１１２の
分周比を設定するタイマ・クロック選択レジスタ１１３
と、ＰＬＬ回路１０３に含まれるプログラマブル・カウ
ンタ１０７に、所定の分周比を設定する発信周波数可変
レジスタ１０８とを少なくとも含むクロック・ジェネレ
ータを備える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に携帯用の情報処理装置として使用されるマイク
ロプロセッサに関する。
し、特に携帯用の情報処理装置として使用されるマイク
ロプロセッサに関する。
【０００２】
【従来の技術】従来の、この種のマイクロプロセッサの
例として、図３に示されるのは、日本電気（株）製のＶ
５０ＨＬの構成を示すブロック図である。図３に示され
るように、当該マイクロプロセッサ３０１は、ＣＰＵ３
０２と、クロック・ジェネレータ（ＣＧ）３０３と、Ｄ
ＭＡコントロール・ユニット（ＤＭＡＵ）３０４と、リ
フレッシュ・コントロール・ユニット（ＲＥＦＵ）３０
５と、バス・アービトレーション・ユニット（ＢＡＵ）
３０６と、ウェイト・コントロール・ユニット（ＷＣ
Ｕ）３０７と、バス・インタフェース・ユニット（ＢＩ
Ｕ）３０８と、シリアル・コントロール・ユニット（Ｓ
ＣＵ）３０９と、タイマ・カウンタ・ユニット（ＴＣ
Ｕ）３１０と、割込みコントロール・ユニット（ＩＣ
Ｕ）３１１とを備えて構成される。
例として、図３に示されるのは、日本電気（株）製のＶ
５０ＨＬの構成を示すブロック図である。図３に示され
るように、当該マイクロプロセッサ３０１は、ＣＰＵ３
０２と、クロック・ジェネレータ（ＣＧ）３０３と、Ｄ
ＭＡコントロール・ユニット（ＤＭＡＵ）３０４と、リ
フレッシュ・コントロール・ユニット（ＲＥＦＵ）３０
５と、バス・アービトレーション・ユニット（ＢＡＵ）
３０６と、ウェイト・コントロール・ユニット（ＷＣ
Ｕ）３０７と、バス・インタフェース・ユニット（ＢＩ
Ｕ）３０８と、シリアル・コントロール・ユニット（Ｓ
ＣＵ）３０９と、タイマ・カウンタ・ユニット（ＴＣ
Ｕ）３１０と、割込みコントロール・ユニット（ＩＣ
Ｕ）３１１とを備えて構成される。
【０００３】この従来のマイクロプロセッサ３１０の動
作は、内蔵されるクロック・ジェネレータ３０３におい
て発生され出力されるクロック信号により規定される。
図４は、従来のマイクロプロセッサに内蔵されているク
ロック・ジェネレータの構成を示すブロック図である。
図４に示されるように、当該クロック・ジェネレータ３
０３は、外付けされる振動子１１４およびコンデンサ１
１５、１１６に対応して、発振回路１０２と、発振回路
１０２より出力されるクロック信号を２分周する２分周
器１０９と、１乃至８の範囲内にある整数値により、２
分周器１０９の出力の周波数を可変分周するプログラマ
ブル分周器１１０と、当該プログラマブル分周器１１０
に分周値を設定するためのスタンバイ・コントロール・
レジスタ（以下、ＳＢＣＲと略記する）１１１と、２乃
至１６の範囲内にある整数値により、２分周器１０９の
出力の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（以下、ＴＣＫＳ
と略記する）１１３とを備えて構成される。以下、図３
および図４を参照して、本従来例の動作について説明す
る。
作は、内蔵されるクロック・ジェネレータ３０３におい
て発生され出力されるクロック信号により規定される。
図４は、従来のマイクロプロセッサに内蔵されているク
ロック・ジェネレータの構成を示すブロック図である。
図４に示されるように、当該クロック・ジェネレータ３
０３は、外付けされる振動子１１４およびコンデンサ１
１５、１１６に対応して、発振回路１０２と、発振回路
１０２より出力されるクロック信号を２分周する２分周
器１０９と、１乃至８の範囲内にある整数値により、２
分周器１０９の出力の周波数を可変分周するプログラマ
ブル分周器１１０と、当該プログラマブル分周器１１０
に分周値を設定するためのスタンバイ・コントロール・
レジスタ（以下、ＳＢＣＲと略記する）１１１と、２乃
至１６の範囲内にある整数値により、２分周器１０９の
出力の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（以下、ＴＣＫＳ
と略記する）１１３とを備えて構成される。以下、図３
および図４を参照して、本従来例の動作について説明す
る。
【０００４】マイクロプロセッサ３０１を動作させるた
めには、クロック・ジェネレータ３０３に対して、外付
けの水晶振動子またはセラミック発振子を接続する必要
がある。図４の従来例においては、水晶振動子１１４と
コンデンサ１１５および１１６が接続されている。この
場合、これらの水晶振動子１１４とコンデンサ１１５お
よび１１６が接続される発振回路１０２の発振周波数
は、水晶振動子１１４の発振周波数により決定される。
例えば、図３のＣＰＵ３０２の最大動作周波数が１６Ｍ
Ｈｚの場合には、３２ＭＨｚにおいて発振する水晶振動
子が接続される。発振回路１０２は、上述した適当なコ
ンデンサ１１５を接続することにより、例えば期待値で
ある３２ＭＨｚの発振が開始され、その出力のクロック
信号は、２分周回路１０９において１／２の周波数に分
周されて、１６ＭＨｚのクロック信号として出力され
る。この１６ＭＨｚのクロック信号は、１〜８分周のプ
ログラマブル分周器１１０および２〜１６分周のプログ
ラマブル分周器１１２に入力される。プログラマブル分
周器１１０においては、ＳＢＣＲ１１１により決定され
る分周比に応じて分周されたクロック信号が出力され、
ＣＰＵ３０２等に送出される。このクロック信号により
ＣＰＵ３０２の動作クロック信号が決定される。この場
合において、１分周が選択されたものとすると、ＣＰＵ
３０２の動作クロック信号の周波数は１６ＭＨｚとな
る。この周波数の値は、上述したように、ＣＰＵ３０２
の最大動作周波数である。この最大動作周波数は、電源
電圧を降下させるに従って低下してゆくが、この最大動
作周波数１６ＭＨｚは、電源電圧５Ｖ時の最大動作周波
数を表わしている。また、電源電圧が３Ｖの場合には、
その電源電圧に対応する最大動作周波数は８ＭＨｚとな
る。このように、電源電圧によって、マイクロプロセッ
サ３０１の最大動作周波数が変化することは、一般によ
く知られているところである。このことは、クロック・
ジェネレータ３０３にも当てはまる事実であり、この場
合に、電源電圧が５Ｖであれば３２ＭＨｚにて発振する
が、電源電圧が３Ｖの場合には、１６ＭＨｚまでしか発
振させることができない。
めには、クロック・ジェネレータ３０３に対して、外付
けの水晶振動子またはセラミック発振子を接続する必要
がある。図４の従来例においては、水晶振動子１１４と
コンデンサ１１５および１１６が接続されている。この
場合、これらの水晶振動子１１４とコンデンサ１１５お
よび１１６が接続される発振回路１０２の発振周波数
は、水晶振動子１１４の発振周波数により決定される。
例えば、図３のＣＰＵ３０２の最大動作周波数が１６Ｍ
Ｈｚの場合には、３２ＭＨｚにおいて発振する水晶振動
子が接続される。発振回路１０２は、上述した適当なコ
ンデンサ１１５を接続することにより、例えば期待値で
ある３２ＭＨｚの発振が開始され、その出力のクロック
信号は、２分周回路１０９において１／２の周波数に分
周されて、１６ＭＨｚのクロック信号として出力され
る。この１６ＭＨｚのクロック信号は、１〜８分周のプ
ログラマブル分周器１１０および２〜１６分周のプログ
ラマブル分周器１１２に入力される。プログラマブル分
周器１１０においては、ＳＢＣＲ１１１により決定され
る分周比に応じて分周されたクロック信号が出力され、
ＣＰＵ３０２等に送出される。このクロック信号により
ＣＰＵ３０２の動作クロック信号が決定される。この場
合において、１分周が選択されたものとすると、ＣＰＵ
３０２の動作クロック信号の周波数は１６ＭＨｚとな
る。この周波数の値は、上述したように、ＣＰＵ３０２
の最大動作周波数である。この最大動作周波数は、電源
電圧を降下させるに従って低下してゆくが、この最大動
作周波数１６ＭＨｚは、電源電圧５Ｖ時の最大動作周波
数を表わしている。また、電源電圧が３Ｖの場合には、
その電源電圧に対応する最大動作周波数は８ＭＨｚとな
る。このように、電源電圧によって、マイクロプロセッ
サ３０１の最大動作周波数が変化することは、一般によ
く知られているところである。このことは、クロック・
ジェネレータ３０３にも当てはまる事実であり、この場
合に、電源電圧が５Ｖであれば３２ＭＨｚにて発振する
が、電源電圧が３Ｖの場合には、１６ＭＨｚまでしか発
振させることができない。
【０００５】ここで、この従来のマイクロプロセッサ３
０１を用いて、特に携帯用のシステムを構築する場合に
ついて考えるものとする。この場合、当該システムの電
源として高い電圧と低い電圧の２系統の電源を持つもの
とし、特に高い電圧を５Ｖ、低い電圧を３Ｖとする。こ
のシステムにおいては、ＡＣ電源またはＤＣ電源がセッ
ト側にあれば特に低い電圧にすることはなく、高い電圧
で使用すればよい。しかしながら、携帯している場合に
は、システムに電源を内蔵する必要があり、一般に小型
の電池が当該システムの電源として用いられる。この電
池の電源容量は小さく、システムを長時間動作させるた
めには、低い電圧を使用することが有効である。このた
めに、上述したシステムにおいては、携帯時には電圧を
降下させて低い電圧で当該システムを動作させている。
０１を用いて、特に携帯用のシステムを構築する場合に
ついて考えるものとする。この場合、当該システムの電
源として高い電圧と低い電圧の２系統の電源を持つもの
とし、特に高い電圧を５Ｖ、低い電圧を３Ｖとする。こ
のシステムにおいては、ＡＣ電源またはＤＣ電源がセッ
ト側にあれば特に低い電圧にすることはなく、高い電圧
で使用すればよい。しかしながら、携帯している場合に
は、システムに電源を内蔵する必要があり、一般に小型
の電池が当該システムの電源として用いられる。この電
池の電源容量は小さく、システムを長時間動作させるた
めには、低い電圧を使用することが有効である。このた
めに、上述したシステムにおいては、携帯時には電圧を
降下させて低い電圧で当該システムを動作させている。
【０００６】この従来のマイクロプロセッサ３０１を、
上述した携帯用システムに使用する場合には、クロック
・ジェネレータ３０３における水晶振動子１１４として
は、より低い電圧で発振可能な振動子を選択して用いる
ことが必要となる。例えば、電源電圧が５Ｖにおいて
は、３２ＭＨｚ以下の振動子を接続することができる
が、電源電圧３Ｖでは１６ＭＨｚ以下の振動子に制限さ
れるために、電源電圧として３Ｖおよび５Ｖの両方の電
圧を選択して使用する場合には、３Ｖの時の発振周波数
に合わせた振動子を選択する必要がある。そして更に、
従来のマイクロプロセッサにおいては、その処理速度が
動作周波数に比例して速くなるということも周知の事実
である。このため、システムの処理速度自体も、低い電
源電圧の時の最大動作周波数により上限が制限される。
即ち、５Ｖ時の動作周波数１６ＭＨｚで動作可能なシス
テムが、３Ｖ、５Ｖの２電源を用いると８ＭＨｚの動作
周波数に制限され、従って処理速度も制限される。
上述した携帯用システムに使用する場合には、クロック
・ジェネレータ３０３における水晶振動子１１４として
は、より低い電圧で発振可能な振動子を選択して用いる
ことが必要となる。例えば、電源電圧が５Ｖにおいて
は、３２ＭＨｚ以下の振動子を接続することができる
が、電源電圧３Ｖでは１６ＭＨｚ以下の振動子に制限さ
れるために、電源電圧として３Ｖおよび５Ｖの両方の電
圧を選択して使用する場合には、３Ｖの時の発振周波数
に合わせた振動子を選択する必要がある。そして更に、
従来のマイクロプロセッサにおいては、その処理速度が
動作周波数に比例して速くなるということも周知の事実
である。このため、システムの処理速度自体も、低い電
源電圧の時の最大動作周波数により上限が制限される。
即ち、５Ｖ時の動作周波数１６ＭＨｚで動作可能なシス
テムが、３Ｖ、５Ｖの２電源を用いると８ＭＨｚの動作
周波数に制限され、従って処理速度も制限される。
【０００７】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサにおいては、当該マイクロプロセッサが、
電源電圧を下げて低消費電力化を必要とする携帯用のシ
ステムに使用される場合には、本来は、高い電源電圧を
供給されて、処理性能の高いシステムを実現することが
できるにもかかわらず、携帯時においては、その処理性
能が低電源電圧値により影響されて最大動作周波数の値
が低い値に制約され、このために本来の高性能処理機能
を、当該マイクロプロセッサを含んて形成されるシステ
ムの構築に生かすことができないという欠点がある。
ロプロセッサにおいては、当該マイクロプロセッサが、
電源電圧を下げて低消費電力化を必要とする携帯用のシ
ステムに使用される場合には、本来は、高い電源電圧を
供給されて、処理性能の高いシステムを実現することが
できるにもかかわらず、携帯時においては、その処理性
能が低電源電圧値により影響されて最大動作周波数の値
が低い値に制約され、このために本来の高性能処理機能
を、当該マイクロプロセッサを含んて形成されるシステ
ムの構築に生かすことができないという欠点がある。
【０００８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、所定のクロック発生手段より出力される第１の
クロック信号を入力して、当該第１のクロック信号に位
相同期し且つ当該第１のクロック信号の周波数と整数比
の関係にある周波数の第２のクロック信号を出力するＰ
ＬＬ（Phase Lock Loop)回路を含む第１の周波数逓倍手
段と、前記ＰＬＬ回路より出力される第２のクロック信
号を受けて、当該第２のクロック信号の周波数を逓倍し
て出力し、ＣＰＵ等に対する駆動用のクロック信号とし
て内部回路に供給する逓倍数可変の第２の周波数逓倍手
段と、を少なくとも備えて構成されるクロック・ジェネ
レータを含むことを特徴としている。
ッサは、所定のクロック発生手段より出力される第１の
クロック信号を入力して、当該第１のクロック信号に位
相同期し且つ当該第１のクロック信号の周波数と整数比
の関係にある周波数の第２のクロック信号を出力するＰ
ＬＬ（Phase Lock Loop)回路を含む第１の周波数逓倍手
段と、前記ＰＬＬ回路より出力される第２のクロック信
号を受けて、当該第２のクロック信号の周波数を逓倍し
て出力し、ＣＰＵ等に対する駆動用のクロック信号とし
て内部回路に供給する逓倍数可変の第２の周波数逓倍手
段と、を少なくとも備えて構成されるクロック・ジェネ
レータを含むことを特徴としている。
【０００９】なお、前記第１の周波数逓倍手段は、前記
第１のクロック信号を参照信号として入力し、前記ＰＬ
Ｌ回路における帰還信号との位相差を検出して出力する
位相差検出器と、前記位相差検出器より出力される位相
差信号を入力して、当該位相差信号の低域周波数成分を
抽出して出力するローパス・フィルタと、前記ローパス
・フィルタの出力電圧により発振周波数を制御され、発
振出力を前記第１のクロック信号として出力する電圧制
御発振器と、前記電圧制御発振器より出力される第１の
クロック信号を入力して、予め設定される周波数逓倍比
分だけ第１のクロック信号の周波数を逓倍し、前記帰還
信号として出力するプログラマブル・カウンタとを含む
前記ＰＬＬ回路と、前記プログラマブル・カウンタにお
ける周波数逓倍比を、書込み作用を介して予め設定する
ことのできる発振周波数可変レジスタとを備えて構成し
てもよい。
第１のクロック信号を参照信号として入力し、前記ＰＬ
Ｌ回路における帰還信号との位相差を検出して出力する
位相差検出器と、前記位相差検出器より出力される位相
差信号を入力して、当該位相差信号の低域周波数成分を
抽出して出力するローパス・フィルタと、前記ローパス
・フィルタの出力電圧により発振周波数を制御され、発
振出力を前記第１のクロック信号として出力する電圧制
御発振器と、前記電圧制御発振器より出力される第１の
クロック信号を入力して、予め設定される周波数逓倍比
分だけ第１のクロック信号の周波数を逓倍し、前記帰還
信号として出力するプログラマブル・カウンタとを含む
前記ＰＬＬ回路と、前記プログラマブル・カウンタにお
ける周波数逓倍比を、書込み作用を介して予め設定する
ことのできる発振周波数可変レジスタとを備えて構成し
てもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例に内蔵されるクロ
ック・ジェネレータの構成を示すブロック図である。図
１に示されるように、当該クロック・ジェネレータ１０
１は、外付けされる振動子１１４およびコンデンサ１１
５、１１６に対応して、発振回路１０２と、位相差検出
器１０４、ローパス・フィルタ１０５、電圧制御発振器
１０６およびプログラマブル・カウンタ１０７を含むＰ
ＬＬ回路１０３と、発振周波数可変レジスタ１０８と、
ＰＬＬ回路１０３より出力されるクロック信号を２分周
する２分周器１０９と、１乃至８の範囲内にある整数値
の分周比により、２分周器１０９より出力されるクロッ
ク信号の周波数を可変分周するプログラマブル分周器１
１０と、当該プログラマブル分周器１１０に分周値を設
定するためのスタンバイ・コントロール・レジスタ（Ｓ
ＢＣＲ）１１１と、２乃至１６の範囲内にある整数値の
分周比により、２分周器１０９より出力されるクロック
信号の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（ＴＣＫＳ）１１
３とを備えて構成される。本実施例と従来例との相違点
は、図４との対比により明らかなように、本実施例にお
いては、発振回路１０２と２分周回路１０９との間にＰ
ＬＬ回路が挿入されており、また当該ＰＬＬ回路１０３
に含まれるプログラマブル・カウンタ１０７には、発振
周波数可変レジスタ１０８が接続されていることであ
る。以下、図１を参照して、当該クロック・ジェネレー
タの動作について説明する。
ック・ジェネレータの構成を示すブロック図である。図
１に示されるように、当該クロック・ジェネレータ１０
１は、外付けされる振動子１１４およびコンデンサ１１
５、１１６に対応して、発振回路１０２と、位相差検出
器１０４、ローパス・フィルタ１０５、電圧制御発振器
１０６およびプログラマブル・カウンタ１０７を含むＰ
ＬＬ回路１０３と、発振周波数可変レジスタ１０８と、
ＰＬＬ回路１０３より出力されるクロック信号を２分周
する２分周器１０９と、１乃至８の範囲内にある整数値
の分周比により、２分周器１０９より出力されるクロッ
ク信号の周波数を可変分周するプログラマブル分周器１
１０と、当該プログラマブル分周器１１０に分周値を設
定するためのスタンバイ・コントロール・レジスタ（Ｓ
ＢＣＲ）１１１と、２乃至１６の範囲内にある整数値の
分周比により、２分周器１０９より出力されるクロック
信号の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（ＴＣＫＳ）１１
３とを備えて構成される。本実施例と従来例との相違点
は、図４との対比により明らかなように、本実施例にお
いては、発振回路１０２と２分周回路１０９との間にＰ
ＬＬ回路が挿入されており、また当該ＰＬＬ回路１０３
に含まれるプログラマブル・カウンタ１０７には、発振
周波数可変レジスタ１０８が接続されていることであ
る。以下、図１を参照して、当該クロック・ジェネレー
タの動作について説明する。
【００１２】図１において、発振回路１０２は、前述の
従来例の場合と同様に、振動子１１４および適当なコン
デンサ１１５を接続することにより、例えば期待値であ
る１６ＭＨｚの発振が開始され、１６ＭＨｚのクロック
信号として出力されて、ＰＬＬ回路１０３に含まれる位
相差検出器１０４に入力される。この位相差検出器１０
４には、発振周波数が３２ＭＨｚの電圧制御発振器１０
６の発振出力が、プログラマブル・カウンタ１０７を介
して２分周された１６ＨＭｚの信号も入力されており、
これらの１６ＭＨｚの両信号の位相差が検出されて、当
該位相差信号はローパス・フィルタ１０５を経由して、
前述の電圧制御発振器１０６に対する周波数制御信号と
して入力される。当該ＰＬＬ回路１０３は、よく知られ
ているように発振回路１０２の発振出力信号を参照信号
とする位相同期系を形成しており、当該位相同期系にお
ける位相同期状態においては、電圧制御発振器１０６の
発振出力は、発振回路１０２の発振出力信号の周波数の
２倍の周波数の信号として出力される。なお、上記の説
明においては、発振回路１０２の発振出力信号の周波数
を１６ＭＨｚとし、電圧制御発振器１０６の発振出力信
号の周波数を３２ＭＨｚとしているが、この場合には、
発振周波数可変レジスタ１０８による制御作用を介し
て、プログラマブル・カウンタ１０７は２分周器として
作用し、電圧制御発振器１０６の３２ＭＨｚの発振出力
信号の周波数を１６ＭＨｚの信号として出力して、位相
差検出器１０４に送出している。従って、一般的には、
発振周波数可変レジスタ１０８による周波数制御作用を
介して、プログラマブル・カウンタ１０７の周波数逓分
数または周波数逓倍数を任意に設定することにより、当
該ＰＬＬ回路１０３による周波数逓倍数または周波数逓
分数を任意に調整することができる。
従来例の場合と同様に、振動子１１４および適当なコン
デンサ１１５を接続することにより、例えば期待値であ
る１６ＭＨｚの発振が開始され、１６ＭＨｚのクロック
信号として出力されて、ＰＬＬ回路１０３に含まれる位
相差検出器１０４に入力される。この位相差検出器１０
４には、発振周波数が３２ＭＨｚの電圧制御発振器１０
６の発振出力が、プログラマブル・カウンタ１０７を介
して２分周された１６ＨＭｚの信号も入力されており、
これらの１６ＭＨｚの両信号の位相差が検出されて、当
該位相差信号はローパス・フィルタ１０５を経由して、
前述の電圧制御発振器１０６に対する周波数制御信号と
して入力される。当該ＰＬＬ回路１０３は、よく知られ
ているように発振回路１０２の発振出力信号を参照信号
とする位相同期系を形成しており、当該位相同期系にお
ける位相同期状態においては、電圧制御発振器１０６の
発振出力は、発振回路１０２の発振出力信号の周波数の
２倍の周波数の信号として出力される。なお、上記の説
明においては、発振回路１０２の発振出力信号の周波数
を１６ＭＨｚとし、電圧制御発振器１０６の発振出力信
号の周波数を３２ＭＨｚとしているが、この場合には、
発振周波数可変レジスタ１０８による制御作用を介し
て、プログラマブル・カウンタ１０７は２分周器として
作用し、電圧制御発振器１０６の３２ＭＨｚの発振出力
信号の周波数を１６ＭＨｚの信号として出力して、位相
差検出器１０４に送出している。従って、一般的には、
発振周波数可変レジスタ１０８による周波数制御作用を
介して、プログラマブル・カウンタ１０７の周波数逓分
数または周波数逓倍数を任意に設定することにより、当
該ＰＬＬ回路１０３による周波数逓倍数または周波数逓
分数を任意に調整することができる。
【００１３】なお、ＰＬＬ回路１０３より出力される３
２ＭＨｚのクロック信号が、２分周器１０９において２
分周されて出力される以降の動作については、前述の従
来例の場合と同一であり、その説明は省略する。
２ＭＨｚのクロック信号が、２分周器１０９において２
分周されて出力される以降の動作については、前述の従
来例の場合と同一であり、その説明は省略する。
【００１４】図２に示されるのは、本実施例を使用して
形成されるシステムの一例であり、ハンディ端末を想定
したシステム例である。図２に示されるように、本シス
テムは、水晶振動子１１４が外部接続されるクロック・
ジェネレータ（ＣＧ）１０１ならびにＣＰＵ、タイマ・
カウント・ユニット（ＴＣＵ）、割込みコントロール・
ユニット（ＩＣＵ）、シリアル・コントロール・ユニッ
ト（ＳＣＵ）、ＤＭＡコントロール・ユニット（ＤＭＡ
Ｕ）等を含む本実施例のマイクロプロセッサ２０１と、
当該システムを制御するプログラムが格納されているＲ
ＯＭ２０２および２０３と、ＳＲＡＭ２０４と、ＤＲＡ
Ｍ２０５および２０６と、時計回路２０７と、電源電圧
５Ｖで動作するデバイスと電源電圧３Ｖで動作するデバ
イスとを接続するためのレベル変換回路２０８と、シリ
アル・コントローラ２０９と、ドライバ２１０と、ＬＣ
Ｄコントローラ２１１と、グラフィック用ＲＡＭ２１２
と、ＬＣＤパネルに出力される文字が格納されているＲ
ＯＭ２１３と、ポート用ＬＳＩ２１４と、キー・ボード
２１５と、スピーカ２１６とを備えて構成される。
形成されるシステムの一例であり、ハンディ端末を想定
したシステム例である。図２に示されるように、本シス
テムは、水晶振動子１１４が外部接続されるクロック・
ジェネレータ（ＣＧ）１０１ならびにＣＰＵ、タイマ・
カウント・ユニット（ＴＣＵ）、割込みコントロール・
ユニット（ＩＣＵ）、シリアル・コントロール・ユニッ
ト（ＳＣＵ）、ＤＭＡコントロール・ユニット（ＤＭＡ
Ｕ）等を含む本実施例のマイクロプロセッサ２０１と、
当該システムを制御するプログラムが格納されているＲ
ＯＭ２０２および２０３と、ＳＲＡＭ２０４と、ＤＲＡ
Ｍ２０５および２０６と、時計回路２０７と、電源電圧
５Ｖで動作するデバイスと電源電圧３Ｖで動作するデバ
イスとを接続するためのレベル変換回路２０８と、シリ
アル・コントローラ２０９と、ドライバ２１０と、ＬＣ
Ｄコントローラ２１１と、グラフィック用ＲＡＭ２１２
と、ＬＣＤパネルに出力される文字が格納されているＲ
ＯＭ２１３と、ポート用ＬＳＩ２１４と、キー・ボード
２１５と、スピーカ２１６とを備えて構成される。
【００１５】図２に示されるシステムにおいては、マイ
クロプロセッサ２０１、ＲＯＭ２０２および２０３、Ｓ
ＲＡＭ２０４、ＤＲＡＭ２０５および２０６、時計回路
２０７を含むデバイスは、電源電圧として３Ｖおよび５
Ｖの両方の電源電圧で動作可能であり、また、シリアル
・コントローラ２０９、ドライバ２１０、ＬＣＤコント
ローラ２１１、グラフィック用ＲＡＭ２１２、ＲＯＭ２
１３、ポート用ＬＳＩ２１４およびキー・ボード２１５
等を含むデバイスは、電源電圧として５Ｖのみで動作す
る。本例においては、本発明のマイクロプロセッサ２０
１内のクロック・ジェネレータ１０１（図１参照）に含
まれるプログラマブル・カウンタ１０７の分周比は、発
振周波数可変レジスタ１０８により２分周に設定され
る。従って、図１においてＰＬＬ回路１０３が位相同期
（位相ロック）の状態にある時には、発振回路１０２よ
り出力されるクロック信号の周波数が１６ＭＨｚの場合
においては、電圧制御発振器１０６より出力される発振
出力は、周波数が３２ＭＨｚのクロック信号として出力
されて２分周器１０９に入力される。そして、この場合
において、ＳＢＣＲ１１１により、プログラマブル分周
器１１０が１分周に設定されるものとすると、当該プロ
グラマブル分周器１１０より出力されるクロック信号の
周波数は１６ＭＨｚとなり、マイクロプロセッサ２０１
は、最大動作周波数１６ＭＨｚで動作することになる。
クロプロセッサ２０１、ＲＯＭ２０２および２０３、Ｓ
ＲＡＭ２０４、ＤＲＡＭ２０５および２０６、時計回路
２０７を含むデバイスは、電源電圧として３Ｖおよび５
Ｖの両方の電源電圧で動作可能であり、また、シリアル
・コントローラ２０９、ドライバ２１０、ＬＣＤコント
ローラ２１１、グラフィック用ＲＡＭ２１２、ＲＯＭ２
１３、ポート用ＬＳＩ２１４およびキー・ボード２１５
等を含むデバイスは、電源電圧として５Ｖのみで動作す
る。本例においては、本発明のマイクロプロセッサ２０
１内のクロック・ジェネレータ１０１（図１参照）に含
まれるプログラマブル・カウンタ１０７の分周比は、発
振周波数可変レジスタ１０８により２分周に設定され
る。従って、図１においてＰＬＬ回路１０３が位相同期
（位相ロック）の状態にある時には、発振回路１０２よ
り出力されるクロック信号の周波数が１６ＭＨｚの場合
においては、電圧制御発振器１０６より出力される発振
出力は、周波数が３２ＭＨｚのクロック信号として出力
されて２分周器１０９に入力される。そして、この場合
において、ＳＢＣＲ１１１により、プログラマブル分周
器１１０が１分周に設定されるものとすると、当該プロ
グラマブル分周器１１０より出力されるクロック信号の
周波数は１６ＭＨｚとなり、マイクロプロセッサ２０１
は、最大動作周波数１６ＭＨｚで動作することになる。
【００１６】また、電源として電池を用いてシステムを
動作させる場合には、上記のマイクロプロセッサ２０
１、ＲＯＭ２０２および２０３、ＳＲＡＭ２０４、ＤＲ
ＡＭ２０５および２０６、時計回路２０７を含む、電源
電圧として３Ｖおよび５Ｖで動作するデバイス部分につ
いては、電源電圧を一律に３Ｖとして、システム全体お
の消費電力を削減する。この場合、本発明のマイクロプ
ロセッサ２０１のプログラマブル・カウンタ１０８は１
分周に設定され、またスタンバイ・コントロール・レジ
スタ（ＳＢＣＲ）１１１も前と同様に１分周に設定され
る。上記の場合と同様に、発振回路１０２からは１６Ｍ
Ｈｚのクロック信号が出力され、プログラマブル・カウ
ンタ１０７の分周比は１に設定されるため、ＰＬＬ回路
１０３より出力される位相同期信号は、１６ＭＨｚのク
ロック信号として出力されて、２分周器１０９に入力さ
れる。従って、この２分周器１０９からは８ＭＨｚのク
ロック信号が出力され、スタンバイ・コントロール・レ
ジスタ（ＳＢＣＲ）１１１により１分周に設定されてい
るプログラマブル・分周器１１０を介してＣＰＵ等に出
力される。この場合には、マイクロプロセッサの最大動
作周波数は８ＭＨｚとなる。
動作させる場合には、上記のマイクロプロセッサ２０
１、ＲＯＭ２０２および２０３、ＳＲＡＭ２０４、ＤＲ
ＡＭ２０５および２０６、時計回路２０７を含む、電源
電圧として３Ｖおよび５Ｖで動作するデバイス部分につ
いては、電源電圧を一律に３Ｖとして、システム全体お
の消費電力を削減する。この場合、本発明のマイクロプ
ロセッサ２０１のプログラマブル・カウンタ１０８は１
分周に設定され、またスタンバイ・コントロール・レジ
スタ（ＳＢＣＲ）１１１も前と同様に１分周に設定され
る。上記の場合と同様に、発振回路１０２からは１６Ｍ
Ｈｚのクロック信号が出力され、プログラマブル・カウ
ンタ１０７の分周比は１に設定されるため、ＰＬＬ回路
１０３より出力される位相同期信号は、１６ＭＨｚのク
ロック信号として出力されて、２分周器１０９に入力さ
れる。従って、この２分周器１０９からは８ＭＨｚのク
ロック信号が出力され、スタンバイ・コントロール・レ
ジスタ（ＳＢＣＲ）１１１により１分周に設定されてい
るプログラマブル・分周器１１０を介してＣＰＵ等に出
力される。この場合には、マイクロプロセッサの最大動
作周波数は８ＭＨｚとなる。
【００１７】以上の説明により明らかなように、従来例
においては、電源電圧が５Ｖおよび３Ｖの場合の両方と
もに８ＭＨｚの動作周波数しか選択することができなか
ったが、本発明によれば、各電源電圧に対応する最大動
作周波数を任意に選択することが可能となる。なお、本
実施例においては、一例として、振動子１１４の発振周
波数が１６ＭＨｚの場合について動作説明を行っている
が、この振動子１１４の発振周波数は、この周波数に限
定されるものではない。また、プログラム・カウンタ１
０７における分周比も１／１および１／２の値に限定さ
れるものではなく、適用されるシステムに対して最適の
値を選択すればよい。
においては、電源電圧が５Ｖおよび３Ｖの場合の両方と
もに８ＭＨｚの動作周波数しか選択することができなか
ったが、本発明によれば、各電源電圧に対応する最大動
作周波数を任意に選択することが可能となる。なお、本
実施例においては、一例として、振動子１１４の発振周
波数が１６ＭＨｚの場合について動作説明を行っている
が、この振動子１１４の発振周波数は、この周波数に限
定されるものではない。また、プログラム・カウンタ１
０７における分周比も１／１および１／２の値に限定さ
れるものではなく、適用されるシステムに対して最適の
値を選択すればよい。
【００１８】
【発明の効果】以上説明したように、本発明は、動作ク
ロック信号発生手段を内蔵し、且つ可変電源電圧を用い
て運用されるマイクロプロセッサに適用されて、前記動
作クロック信号発生手段より出力されるクロック信号
を、ＰＬＬ回路を含む周波数シンセサイザ機能を介して
可変周波数クロック信号として出力することにより、電
源電圧の変化に対応して、当該電源電圧に応じた最大動
作周波数を任意に選択することができ、且つ、これによ
り、本発明のマイクロプロセッサを含む、より高い処理
機能を有するシステムを構築することができるという効
果がある。
ロック信号発生手段を内蔵し、且つ可変電源電圧を用い
て運用されるマイクロプロセッサに適用されて、前記動
作クロック信号発生手段より出力されるクロック信号
を、ＰＬＬ回路を含む周波数シンセサイザ機能を介して
可変周波数クロック信号として出力することにより、電
源電圧の変化に対応して、当該電源電圧に応じた最大動
作周波数を任意に選択することができ、且つ、これによ
り、本発明のマイクロプロセッサを含む、より高い処理
機能を有するシステムを構築することができるという効
果がある。
【図１】本発明の一実施例に含まれるクロック・ジェネ
レータのブロック図である。
レータのブロック図である。
【図２】前記一実施例を含んで形成されるシステム構成
例のブロック図である。
例のブロック図である。
【図３】従来例の構成を示すブロック図である。
【図４】従来例に含まれるクロック・ジェネレータのブ
ロック図である。
ロック図である。
１０１、３０３ クロック・ジェネレータ（ＣＧ） １０２ 発振回路 １０３ ＰＬＬ回路 １０４ 位相差検出回路 １０５ ローパス・フィルタ １０６ 電圧制御発振器 １０７ プログラマブル・カウンタ １０８ 発振周波数可変レジスタ １０９ ２分周器 １１０、１１２ プログラマブル分周器 １１１ スタンバイ・コントロール・レジスタ（ＳＢ
ＣＲ） １１３ タイマ・クロック選択レジスタ（ＴＣＫＳ） １１４ 振動子 １１５、１１６ コンデンサ ２０１、３０１ マイクロプロセッサ ２０２、２０３、２１３ ＲＯＭ ２０４ ＳＲＡＭ ２０５、２０６ ＤＲＡＭ ２０７ 時計回路 ２０８ レベル変換回路 ２０９ シリアル・コントローラ ２１０ ドライバ ２１１ ＬＣＤコントローラ ２１２ ブラフィック用ＲＡＭ ２１４ ポート用ＬＳＩ ２１５ キー・ボード ２１６ スピーカ ３０２ ＣＰＵ ３０４ ＤＭＡコントロール・ユニット（ＤＭＡＵ） ３０５ リフレッシュ・コントロール・ユニット（Ｒ
ＥＦＵ） ３０６ バス・アービトレーション・ユニット（ＢＡ
Ｕ） ３０７ ウェイト・コントロール・ユニット（ＷＣ
Ｕ） ３０８ バス・インタフェース・ユニット（ＢＩＵ） ３０９ シリル・コントロール・ユニット（ＳＣＵ） ３１０ タイム・カウント・ユニット（ＴＣＵ） ３１１ 割込みコントロール・ユニット
ＣＲ） １１３ タイマ・クロック選択レジスタ（ＴＣＫＳ） １１４ 振動子 １１５、１１６ コンデンサ ２０１、３０１ マイクロプロセッサ ２０２、２０３、２１３ ＲＯＭ ２０４ ＳＲＡＭ ２０５、２０６ ＤＲＡＭ ２０７ 時計回路 ２０８ レベル変換回路 ２０９ シリアル・コントローラ ２１０ ドライバ ２１１ ＬＣＤコントローラ ２１２ ブラフィック用ＲＡＭ ２１４ ポート用ＬＳＩ ２１５ キー・ボード ２１６ スピーカ ３０２ ＣＰＵ ３０４ ＤＭＡコントロール・ユニット（ＤＭＡＵ） ３０５ リフレッシュ・コントロール・ユニット（Ｒ
ＥＦＵ） ３０６ バス・アービトレーション・ユニット（ＢＡ
Ｕ） ３０７ ウェイト・コントロール・ユニット（ＷＣ
Ｕ） ３０８ バス・インタフェース・ユニット（ＢＩＵ） ３０９ シリル・コントロール・ユニット（ＳＣＵ） ３１０ タイム・カウント・ユニット（ＴＣＵ） ３１１ 割込みコントロール・ユニット
Claims (2)
- 【請求項１】 所定のクロック発生手段より出力される
第１のクロック信号を入力して、当該第１のクロック信
号に位相同期し且つ当該第１のクロック信号の周波数と
整数比の関係にある周波数の第２のクロック信号を出力
するＰＬＬ（Phase Lock Loop)回路を含む第１の周波数
逓倍手段と、 前記ＰＬＬ回路より出力される第２のクロック信号を受
けて、当該第２のクロック信号の周波数を逓倍して出力
し、ＣＰＵ等に対する駆動用のクロック信号として内部
回路に供給する逓倍数可変の第２の周波数逓倍手段と、 を少なくとも備えて構成されるクロック・ジェネレータ
を含むことを特徴とするマイクロプロセッサ。 - 【請求項２】 前記第１の周波数逓倍手段が、前記第１
のクロック信号を参照信号として入力し、前記ＰＬＬ回
路における帰還信号との位相差を検出して出力する位相
差検出器と、 前記位相差検出器より出力される位相差信号を入力し
て、当該位相差信号の低域周波数成分を抽出して出力す
るローパス・フィルタと、 前記ローパス・フィルタの出力電圧により発振周波数を
制御され、発振出力を前記第１のクロック信号として出
力する電圧制御発振器と、 前記電圧制御発振器より出力される第１のクロック信号
を入力して、予め設定される周波数逓倍比分だけ第１の
クロック信号の周波数を逓倍し、前記帰還信号として出
力するプログラマブル・カウンタと、 を含む前記ＰＬＬ回路と、 前記プログラマブル・カウンタにおける周波数逓倍比
を、書込み作用を介して予め設定することのできる発振
周波数可変レジスタと、 を備えることを特徴とする請求項１記載のマイクロプロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075926A JPH06290281A (ja) | 1993-04-01 | 1993-04-01 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075926A JPH06290281A (ja) | 1993-04-01 | 1993-04-01 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290281A true JPH06290281A (ja) | 1994-10-18 |
Family
ID=13590385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075926A Withdrawn JPH06290281A (ja) | 1993-04-01 | 1993-04-01 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290281A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020407A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit and microcomputer |
| US6255882B1 (en) * | 1998-04-28 | 2001-07-03 | Nec Corporation | Method and system of switching clock signal |
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
-
1993
- 1993-04-01 JP JP5075926A patent/JPH06290281A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020407A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit and microcomputer |
| US6255882B1 (en) * | 1998-04-28 | 2001-07-03 | Nec Corporation | Method and system of switching clock signal |
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |