JPH08272478A - クロック制御装置 - Google Patents
クロック制御装置Info
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- JPH08272478A JPH08272478A JP7069936A JP6993695A JPH08272478A JP H08272478 A JPH08272478 A JP H08272478A JP 7069936 A JP7069936 A JP 7069936A JP 6993695 A JP6993695 A JP 6993695A JP H08272478 A JPH08272478 A JP H08272478A
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- signal
- clock signal
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Abstract
(57)【要約】
【目的】複数系統の発振回路を持ち、システムの動作条
件に応じてそれらを適宜選択して使用することで、発振
回路自体の消費電流の低減を図る。 【構成】低速用の発振回路１１と高速用の発振回路１２
を有する。クロック制御回路１６はシステムの動作条件
に応じて発振回路１１、１２をオン／オフ制御する。こ
れにより、低速時には発振回路１１から発振されるクロ
ック信号（ＣＬＫ１）がセレクタ１３を介してシステム
クロック信号（ＳＹＳＣＬＫ）としてＣＰＵ１４および
ＣＰＵ周辺回路１５に供給される。このとき、非選択の
発振回路１２はクロック制御回路１６の発振制御信号
（ＣＬＫ２ＢＥＮ０）により停止状態にある。
件に応じてそれらを適宜選択して使用することで、発振
回路自体の消費電流の低減を図る。 【構成】低速用の発振回路１１と高速用の発振回路１２
を有する。クロック制御回路１６はシステムの動作条件
に応じて発振回路１１、１２をオン／オフ制御する。こ
れにより、低速時には発振回路１１から発振されるクロ
ック信号（ＣＬＫ１）がセレクタ１３を介してシステム
クロック信号（ＳＹＳＣＬＫ）としてＣＰＵ１４および
ＣＰＵ周辺回路１５に供給される。このとき、非選択の
発振回路１２はクロック制御回路１６の発振制御信号
（ＣＬＫ２ＢＥＮ０）により停止状態にある。
Description
【０００１】
【産業上の利用分野】本発明は、例えばワードプロセッ
サ、パーソナルコンピュータ、個人情報機器等の低消費
電力化が要求される情報処理装置に適用されるクロック
制御装置に関する。
サ、パーソナルコンピュータ、個人情報機器等の低消費
電力化が要求される情報処理装置に適用されるクロック
制御装置に関する。
【０００２】
【従来の技術】携帯型機器においては、パワーマネジメ
ントのためにシステムのクロック信号を動作条件に合わ
せて切り替えるのが通例である。この場合の動作条件と
は、大きく分けると、（１）文字認識処理や音声処理の
ようにＣＰＵのパワーを大きく必要とする場合（ＣＰＵ
の負荷が大きい場合）と、（２）Ｉ／Ｏコントローラに
データを送り出す処理のようにＣＰＵのパワーをそれ程
必要としない場合（ＣＰＵの負荷が小さい場合）であ
る。
ントのためにシステムのクロック信号を動作条件に合わ
せて切り替えるのが通例である。この場合の動作条件と
は、大きく分けると、（１）文字認識処理や音声処理の
ようにＣＰＵのパワーを大きく必要とする場合（ＣＰＵ
の負荷が大きい場合）と、（２）Ｉ／Ｏコントローラに
データを送り出す処理のようにＣＰＵのパワーをそれ程
必要としない場合（ＣＰＵの負荷が小さい場合）であ
る。
【０００３】上記（１）のようにＣＰＵのパワーを大き
く必要とする場合（ＣＰＵの負荷が大きい場合）には、
高速クロック信号が必要となる。一方、上記（２）のよ
うにＣＰＵのパワーをそれ程必要としない場合（ＣＰＵ
の負荷が小さい場合）には、低速クロック信号が必要と
なる。
く必要とする場合（ＣＰＵの負荷が大きい場合）には、
高速クロック信号が必要となる。一方、上記（２）のよ
うにＣＰＵのパワーをそれ程必要としない場合（ＣＰＵ
の負荷が小さい場合）には、低速クロック信号が必要と
なる。
【０００４】ところで、クロック信号の切り替え方とし
ては、基本クロック信号の分周比の切り替えによる方法
が一般的である。すなわち、基本クロック信号を発振す
るための発振回路を１つ持ち、その発振回路の出力信号
を必要に応じて分周し、その分周信号をＣＰＵおよびＣ
ＰＵ周辺回路に供給する方法である。この場合、原発振
としてのクロック信号は高速用に設定されており、上記
（２）のような場合には、分周によって、その周波数を
低くすることになる。
ては、基本クロック信号の分周比の切り替えによる方法
が一般的である。すなわち、基本クロック信号を発振す
るための発振回路を１つ持ち、その発振回路の出力信号
を必要に応じて分周し、その分周信号をＣＰＵおよびＣ
ＰＵ周辺回路に供給する方法である。この場合、原発振
としてのクロック信号は高速用に設定されており、上記
（２）のような場合には、分周によって、その周波数を
低くすることになる。
【０００５】
【発明が解決しようとする課題】上記したように、従
来、クロック信号の切り替えを分周比の切り替えによっ
て実現していた。しかしながら、この方法では、原発振
のクロック信号は一定であり、しかも、そのクロック信
号は高速用に合わせてあるため、低速時にあっても発振
回路自体の消費電流を低下させることはできない。
来、クロック信号の切り替えを分周比の切り替えによっ
て実現していた。しかしながら、この方法では、原発振
のクロック信号は一定であり、しかも、そのクロック信
号は高速用に合わせてあるため、低速時にあっても発振
回路自体の消費電流を低下させることはできない。
【０００６】この場合、大型機器では、機器全体として
の消費電流が大きいため、発振回路の消費電流はそれ程
問題にならない。しかし、例えばＰＤＡ(Personal Digi
talAssistans)などのように、電池での動作寿命が機器
の差別化につながるような携帯型機器にあっては、機器
全体の消費電流が１００ｍＷ程度と非常に低いため、発
振回路の消費電流がたとえ数ｍＡでも無視できないレベ
ルとなる。
の消費電流が大きいため、発振回路の消費電流はそれ程
問題にならない。しかし、例えばＰＤＡ(Personal Digi
talAssistans)などのように、電池での動作寿命が機器
の差別化につながるような携帯型機器にあっては、機器
全体の消費電流が１００ｍＷ程度と非常に低いため、発
振回路の消費電流がたとえ数ｍＡでも無視できないレベ
ルとなる。
【０００７】なお、ＰＬＬ(Phase Locked Loop) による
発振周波数の切り替えもシステムクロック信号を切り替
える１つの方法であるが、水晶振動子での発振回路に比
べ消費電流が大きくなってしまうデメリットがある。
発振周波数の切り替えもシステムクロック信号を切り替
える１つの方法であるが、水晶振動子での発振回路に比
べ消費電流が大きくなってしまうデメリットがある。
【０００８】本発明は上記のような点に鑑みなされたも
ので、複数系統の発振回路を持ち、システムの動作条件
に応じてそれらを適宜選択して使用することで、発振回
路自体の消費電流の低減を図るようにしたクロック制御
装置を提供することを目的とする。
ので、複数系統の発振回路を持ち、システムの動作条件
に応じてそれらを適宜選択して使用することで、発振回
路自体の消費電流の低減を図るようにしたクロック制御
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のクロック制御装
置は、周波数の異なるクロック信号を発振するための複
数の発振手段と、この各発振手段のうちの１つをシステ
ムの動作条件に応じて選択する選択手段と、この選択手
段によって選択された発振手段以外の動作を停止させる
発振制御手段とを具備してなる。
置は、周波数の異なるクロック信号を発振するための複
数の発振手段と、この各発振手段のうちの１つをシステ
ムの動作条件に応じて選択する選択手段と、この選択手
段によって選択された発振手段以外の動作を停止させる
発振制御手段とを具備してなる。
【００１０】
【作用】上記の構成によれば、各発振手段のオン／オフ
制御によってクロック信号の切り替えが行われる。した
がって、システムの動作条件に応じて各発振手段を選択
的に使用し、また、非選択の発振手段の動作を停止させ
ることで、低速時での消費電流を低減できる。
制御によってクロック信号の切り替えが行われる。した
がって、システムの動作条件に応じて各発振手段を選択
的に使用し、また、非選択の発振手段の動作を停止させ
ることで、低速時での消費電流を低減できる。
【００１１】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係るクロック制御装
置の構成を示すブロック図である。本装置は、２つの発
振回路１１および発振回路１２を有する。発振回路１１
は、低速用として用いられるものであり、ここでは３
２．７６８ＫＨｚのクロック信号（ＣＬＫ１）を発振す
る。発振回路１２は、高速用として用いられるものであ
り、ここでは１０ＭＨｚのクロック信号（ＣＬＫ２）を
発振する。
明する。図１は本発明の一実施例に係るクロック制御装
置の構成を示すブロック図である。本装置は、２つの発
振回路１１および発振回路１２を有する。発振回路１１
は、低速用として用いられるものであり、ここでは３
２．７６８ＫＨｚのクロック信号（ＣＬＫ１）を発振す
る。発振回路１２は、高速用として用いられるものであ
り、ここでは１０ＭＨｚのクロック信号（ＣＬＫ２）を
発振する。
【００１２】セレクタ１３は、クロック制御回路１６か
ら出力されるクロック選択信号（ＣＬＫＳＥＬ）に従っ
て発振回路１１または発振回路１２のクロック信号を選
択する。また、このセレクタ１３は、選択した方のクロ
ック信号（ＣＬＫ１またはＣＬＫ２）をシステムクロッ
ク信号（ＳＹＳＣＬＫ）としてＣＰＵ１４およびＣＰＵ
周辺回路１５に供給する。
ら出力されるクロック選択信号（ＣＬＫＳＥＬ）に従っ
て発振回路１１または発振回路１２のクロック信号を選
択する。また、このセレクタ１３は、選択した方のクロ
ック信号（ＣＬＫ１またはＣＬＫ２）をシステムクロッ
ク信号（ＳＹＳＣＬＫ）としてＣＰＵ１４およびＣＰＵ
周辺回路１５に供給する。
【００１３】ＣＰＵ周辺回路１５としては、例えばメモ
リコントローラ、Ｉ／Ｏコントローラ、表示コントロー
ラである。なお、このＣＰＵ周辺回路１５は、セレクタ
１３から供給されたシステムクロック信号（ＳＹＳＣＬ
Ｋ）を内部的に自身の回路用に分周する機能を備えてい
るものとする。
リコントローラ、Ｉ／Ｏコントローラ、表示コントロー
ラである。なお、このＣＰＵ周辺回路１５は、セレクタ
１３から供給されたシステムクロック信号（ＳＹＳＣＬ
Ｋ）を内部的に自身の回路用に分周する機能を備えてい
るものとする。
【００１４】クロック制御回路１６は、発振回路１１、
１２の選択を行うためのタイミング制御を行う回路であ
り、ここではＣＰＵ１４からの動作条件信号を受け、そ
の動作条件信号に基づいて発振回路１１または発振回路
１２を選択するためのクロック選択信号（ＣＬＫＳＥ
Ｌ）をセレクタ１３に出力する。
１２の選択を行うためのタイミング制御を行う回路であ
り、ここではＣＰＵ１４からの動作条件信号を受け、そ
の動作条件信号に基づいて発振回路１１または発振回路
１２を選択するためのクロック選択信号（ＣＬＫＳＥ
Ｌ）をセレクタ１３に出力する。
【００１５】また、このクロック制御回路１６は、非選
択の発振回路の動作を停止させるように、発振回路１１
に対しては発振制御信号（ＣＫＬ１ＢＥＮ０）、発振回
路１２に対しては発振制御信号（ＣＫＬ２ＢＥＮ０）を
出力する。
択の発振回路の動作を停止させるように、発振回路１１
に対しては発振制御信号（ＣＫＬ１ＢＥＮ０）、発振回
路１２に対しては発振制御信号（ＣＫＬ２ＢＥＮ０）を
出力する。
【００１６】図２は図１の発振回路１１、１２とセレク
タ１３の具体的な回路構成を示す図である。発振回路１
１は、ＮＯＲゲート２１、水晶振動子２２、抵抗２３、
コンデンサ２４、２５によって構成され、低速（３２．
７６８ＫＨｚ）のクロック信号（ＣＬＫ１）を生成す
る。ＮＯＲゲート２１の片側に入力されている発振制御
信号（ＣＬＫ１ＢＥＮ０）は、この発振回路１１をオン
／オフ制御する信号である。この発振制御信号（ＣＬＫ
１ＢＥＮ０）が「Ｌ」レベルのときに発振が許可され、
「Ｈ」レベルのときに発振が禁止される。
タ１３の具体的な回路構成を示す図である。発振回路１
１は、ＮＯＲゲート２１、水晶振動子２２、抵抗２３、
コンデンサ２４、２５によって構成され、低速（３２．
７６８ＫＨｚ）のクロック信号（ＣＬＫ１）を生成す
る。ＮＯＲゲート２１の片側に入力されている発振制御
信号（ＣＬＫ１ＢＥＮ０）は、この発振回路１１をオン
／オフ制御する信号である。この発振制御信号（ＣＬＫ
１ＢＥＮ０）が「Ｌ」レベルのときに発振が許可され、
「Ｈ」レベルのときに発振が禁止される。
【００１７】発振回路１２は、ＮＯＲゲート２６、水晶
振動子２７、抵抗２８、コンデンサ２９、３０によって
構成され、高速（１０ＭＨｚ）のクロック信号（ＣＬＫ
２）を生成する。ＮＯＲゲート２６の片側に入力されて
いる発振制御信号（ＣＬＫ２ＢＥＮ０）は、この発振回
路１２をオン／オフ制御する信号である。この発振制御
信号（ＣＬＫ２ＢＥＮ０）が「Ｌ」レベルのときに発振
が許可され、「Ｈ」レベルのときに発振が禁止される。
振動子２７、抵抗２８、コンデンサ２９、３０によって
構成され、高速（１０ＭＨｚ）のクロック信号（ＣＬＫ
２）を生成する。ＮＯＲゲート２６の片側に入力されて
いる発振制御信号（ＣＬＫ２ＢＥＮ０）は、この発振回
路１２をオン／オフ制御する信号である。この発振制御
信号（ＣＬＫ２ＢＥＮ０）が「Ｌ」レベルのときに発振
が許可され、「Ｈ」レベルのときに発振が禁止される。
【００１８】また、セレクタ１３は、ＡＮＤゲート３
１、インバータ３２、ＡＮＤゲート３３、ＯＲゲート３
４によって構成される。ＡＮＤゲート３１とインバータ
３２の入力となっているクロック選択信号（ＣＬＫＳＥ
Ｌ）は、２つのクロック信号（ＣＫＬ１、ＣＫＬ２）の
うちの１つを選択するための信号である。このクロック
選択信号（ＣＬＫＳＥＬ）が「Ｈ」レベルのときに１０
ＭＨｚのクロック信号（ＣＬＫ１）が選択され、「Ｌ」
レベルのときに３２．７６８ＫＨｚのクロック信号（Ｃ
ＬＫ２）が選択される。
１、インバータ３２、ＡＮＤゲート３３、ＯＲゲート３
４によって構成される。ＡＮＤゲート３１とインバータ
３２の入力となっているクロック選択信号（ＣＬＫＳＥ
Ｌ）は、２つのクロック信号（ＣＫＬ１、ＣＫＬ２）の
うちの１つを選択するための信号である。このクロック
選択信号（ＣＬＫＳＥＬ）が「Ｈ」レベルのときに１０
ＭＨｚのクロック信号（ＣＬＫ１）が選択され、「Ｌ」
レベルのときに３２．７６８ＫＨｚのクロック信号（Ｃ
ＬＫ２）が選択される。
【００１９】図３および図４はクロック制御回路１６か
ら出力される各信号のタイミングチャートである。クロ
ック制御回路１６はシーケンサ回路であり、クロック選
択信号（ＣＬＫＳＥＬ）と発振制御信号（ＣＬＫ１ＢＥ
Ｎ０、ＣＬＫ２ＢＥＮ０）を所定のタイミングにて切り
替える。この部分は、１チップのマイクロプロセッサな
どで構成することも可能である。
ら出力される各信号のタイミングチャートである。クロ
ック制御回路１６はシーケンサ回路であり、クロック選
択信号（ＣＬＫＳＥＬ）と発振制御信号（ＣＬＫ１ＢＥ
Ｎ０、ＣＬＫ２ＢＥＮ０）を所定のタイミングにて切り
替える。この部分は、１チップのマイクロプロセッサな
どで構成することも可能である。
【００２０】図３はシステムクロックをＣＬＫ１（３
２．７６８ＫＨｚ）からＣＬＫ２（１０ＭＨｚ）に切り
替える場合を示している。図中ｔａは安定期間、ｔｂは
切り替え後のホールド期間を示している。
２．７６８ＫＨｚ）からＣＬＫ２（１０ＭＨｚ）に切り
替える場合を示している。図中ｔａは安定期間、ｔｂは
切り替え後のホールド期間を示している。
【００２１】図４はシステムクロックをＣＬＫ（１０Ｍ
Ｈｚ）からＣＬＫ１（３２．７６８ＫＨｚ）に切り替え
る場合を示している。図中ｔｃは安定期間、ｔｄは切り
替え後のホールド期間を示している。
Ｈｚ）からＣＬＫ１（３２．７６８ＫＨｚ）に切り替え
る場合を示している。図中ｔｃは安定期間、ｔｄは切り
替え後のホールド期間を示している。
【００２２】次に、同実施例の動作を説明する。ここで
は、（ａ）低速から高速に切り替える場合、（ｂ）高速
から低速に切り替える場合を想定して説明する。
は、（ａ）低速から高速に切り替える場合、（ｂ）高速
から低速に切り替える場合を想定して説明する。
【００２３】（ａ）低速から高速に切り替える場合 クロック制御回路１６は、ＣＰＵ１４からの動作条件信
号を受け、システムが低速から高速への切り替えを必要
としていることを確認すると、次のような手順でクロッ
ク信号の切り替えを行う。
号を受け、システムが低速から高速への切り替えを必要
としていることを確認すると、次のような手順でクロッ
ク信号の切り替えを行う。
【００２４】すなわち、図３のタイミングチャートに示
すように、低速（３２．７６８ＫＨｚ）のクロック信号
（ＣＬＫ１）が発振状態にある場合において、クロック
制御回路１６は、まず、高速（１０ＭＨｚ）のクロック
信号（ＣＬＫ２）をイネーブル状態にするため、発振回
路１２に対する発振制御信号（ＣＫ２ＢＥＮ０）を
「Ｌ」レベルにする。この状態で、発振回路１２が安定
発振状態になるまで期間ｔａの間待つ。
すように、低速（３２．７６８ＫＨｚ）のクロック信号
（ＣＬＫ１）が発振状態にある場合において、クロック
制御回路１６は、まず、高速（１０ＭＨｚ）のクロック
信号（ＣＬＫ２）をイネーブル状態にするため、発振回
路１２に対する発振制御信号（ＣＫ２ＢＥＮ０）を
「Ｌ」レベルにする。この状態で、発振回路１２が安定
発振状態になるまで期間ｔａの間待つ。
【００２５】期間ｔａの経過後、クロック制御回路１６
はセレクタ１３に対する選択信号（ＣＬＫＳＥＬ信号）
を「Ｈ」レベルにする。そして、さらに期間ｔｂが経過
したら、クロック制御回路１６は発振回路１１に対する
発振制御信号（ＣＫ１ＢＥＮ０）を「Ｈ」レベルにす
る。これにより、セレクタ１３を介してＣＰＵ１４およ
びＣＰＵ周辺回路１５に１０ＭＨｚのシステムクロック
信号（ＳＹＳＣＬＫ）が供給されることになる。
はセレクタ１３に対する選択信号（ＣＬＫＳＥＬ信号）
を「Ｈ」レベルにする。そして、さらに期間ｔｂが経過
したら、クロック制御回路１６は発振回路１１に対する
発振制御信号（ＣＫ１ＢＥＮ０）を「Ｈ」レベルにす
る。これにより、セレクタ１３を介してＣＰＵ１４およ
びＣＰＵ周辺回路１５に１０ＭＨｚのシステムクロック
信号（ＳＹＳＣＬＫ）が供給されることになる。
【００２６】（ｂ）高速から低速に切り替える場合 クロック制御回路１６は、ＣＰＵ１４からの動作条件信
号を受け、システムが高速から低速への切り替えを必要
としていることを確認すると、次のような手順でクロッ
ク信号の切り替えを行う。
号を受け、システムが高速から低速への切り替えを必要
としていることを確認すると、次のような手順でクロッ
ク信号の切り替えを行う。
【００２７】すなわち、図４のタイミングチャートに示
すように、高速（１０ＭＨｚ）のクロック信号（ＣＬＫ
２）が発振状態にある場合において、クロック制御回路
１６は、まず、低速（３２．７６８ＫＨｚ）のクロック
信号（ＣＬＫ１）をイネーブル状態にするため、発振回
路１１に対する発振制御信号（ＣＫ１ＢＥＮ０）を
「Ｌ」レベルにする。この状態で、発振回路１１が安定
発振状態になるまで期間ｃの間待つ。
すように、高速（１０ＭＨｚ）のクロック信号（ＣＬＫ
２）が発振状態にある場合において、クロック制御回路
１６は、まず、低速（３２．７６８ＫＨｚ）のクロック
信号（ＣＬＫ１）をイネーブル状態にするため、発振回
路１１に対する発振制御信号（ＣＫ１ＢＥＮ０）を
「Ｌ」レベルにする。この状態で、発振回路１１が安定
発振状態になるまで期間ｃの間待つ。
【００２８】期間ｔｃの経過後、クロック制御回路１６
はセレクタ１３に対する選択信号（ＣＬＫＳＥＬ信号）
を「Ｌ」レベルにする。そして、さらに期間ｔｄが経過
したら、クロック制御回路１６は発振回路１２に対する
発振制御信号（ＣＫ２ＢＥＮ０）を「Ｈ」レベルにす
る。これにより、セレクタ１３を介してＣＰＵ１４およ
びＣＰＵ周辺回路１５に３２．７６８ＫＨｚのシステム
クロック信号（ＳＹＳＣＬＫ）が供給されることにな
る。
はセレクタ１３に対する選択信号（ＣＬＫＳＥＬ信号）
を「Ｌ」レベルにする。そして、さらに期間ｔｄが経過
したら、クロック制御回路１６は発振回路１２に対する
発振制御信号（ＣＫ２ＢＥＮ０）を「Ｈ」レベルにす
る。これにより、セレクタ１３を介してＣＰＵ１４およ
びＣＰＵ周辺回路１５に３２．７６８ＫＨｚのシステム
クロック信号（ＳＹＳＣＬＫ）が供給されることにな
る。
【００２９】このように、システムの動作条件に応じ
て、低速（３２．７６８ＫＨｚ）と高速（１０ＭＨｚ）
の２つのクロック信号を切り替える。この場合、従来の
方式では、高速用に合わせて発振回路を用意しておき、
分周回路を介して必要周波数ののクロック信号を得てい
たため、いくら分周で周波数を低くしても常に高速用と
しての消費電流がかかっていた。しかし、本方式では、
低速時にはそれ専用の発振回路によってクロック信号を
得るようにし、しかも、その間は他の発振回路の動作を
停止させるようにしているため、その間の消費電流を低
減させることができる。
て、低速（３２．７６８ＫＨｚ）と高速（１０ＭＨｚ）
の２つのクロック信号を切り替える。この場合、従来の
方式では、高速用に合わせて発振回路を用意しておき、
分周回路を介して必要周波数ののクロック信号を得てい
たため、いくら分周で周波数を低くしても常に高速用と
しての消費電流がかかっていた。しかし、本方式では、
低速時にはそれ専用の発振回路によってクロック信号を
得るようにし、しかも、その間は他の発振回路の動作を
停止させるようにしているため、その間の消費電流を低
減させることができる。
【００３０】なお、上記実施例では、低速と高速の２つ
の発振回路を用いたが、例えば低速、中速、高速といっ
たように、さらに複数系統の発振回路を用いて構成する
ことも可能である。
の発振回路を用いたが、例えば低速、中速、高速といっ
たように、さらに複数系統の発振回路を用いて構成する
ことも可能である。
【００３１】
【発明の効果】以上のように本発明によれば、複数系統
の発振回路を持ち、システムの動作条件に応じてそれら
を適宜選択して使用するようにしたため、分周によって
必要周波数のクロック信号を得る方式に比べて消費電流
を抑えることができる。これにより、例えば電池での動
作寿命が問題となる携帯型機器に本発明のクロック制御
装置を適用することで、その動作寿命を延ばすことがで
きる等の効果が得られるものである。
の発振回路を持ち、システムの動作条件に応じてそれら
を適宜選択して使用するようにしたため、分周によって
必要周波数のクロック信号を得る方式に比べて消費電流
を抑えることができる。これにより、例えば電池での動
作寿命が問題となる携帯型機器に本発明のクロック制御
装置を適用することで、その動作寿命を延ばすことがで
きる等の効果が得られるものである。
【図１】本発明の一実施例に係るクロック制御装置の構
成を示すブロック図。
成を示すブロック図。
【図２】図１の主要部分の回路構成を示す図。
【図３】同実施例における高速から低速の切り替え動作
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
【図４】同実施例における低速から高速の切り替え動作
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
１１…低速用の発振回路、１２…高速用の発振回路、１
３…セレクタ、１４…ＣＰＵ、１５…ＣＰＵ周辺回路、
１６…クロック制御回路。
３…セレクタ、１４…ＣＰＵ、１５…ＣＰＵ周辺回路、
１６…クロック制御回路。
Claims (3)
- 【請求項１】 周波数の異なるクロック信号を発振する
ための複数の発振手段と、 この各発振手段のうちの１つをシステムの動作条件に応
じて選択する選択手段と、 この選択手段によって選択された発振手段以外の動作を
停止させる発振制御手段とを具備したことを特徴とする
クロック制御装置 - 【請求項２】 上記各発振手段は、少なくとも高速用と
低速用のクロック信号をそれぞれ発振することを特徴と
する請求項１記載のクロック制御装置。 - 【請求項３】 上記発振制御手段は、上記選択手段によ
り新たに選択された発振手段が安定発振状態になってか
ら、それまで選択されていた発振手段の動作を停止させ
ることを特徴とする請求項１記載のクロック制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069936A JPH08272478A (ja) | 1995-03-28 | 1995-03-28 | クロック制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069936A JPH08272478A (ja) | 1995-03-28 | 1995-03-28 | クロック制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272478A true JPH08272478A (ja) | 1996-10-18 |
Family
ID=13417055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069936A Pending JPH08272478A (ja) | 1995-03-28 | 1995-03-28 | クロック制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272478A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123330A (ja) * | 2000-08-31 | 2002-04-26 | Samsung Electronics Co Ltd | プロセッサクロック発生回路及びクロック発生方法 |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| KR100714574B1 (ko) * | 1999-01-21 | 2007-05-07 | 가부시키가이샤 소니 컴퓨터 엔터테인먼트 | 소비 전력의 절약 방법, 및 이 방법을 이용하는 휴대용전자장치 및 엔터테인먼트 시스템 |
| US7585741B2 (en) | 2004-07-19 | 2009-09-08 | Micron Technology, Inc. | Methods of forming capacitors |
| US8669820B2 (en) | 2011-01-12 | 2014-03-11 | Mitsumi Electric Co., Ltd. | Oscillator circuit |
-
1995
- 1995-03-28 JP JP7069936A patent/JPH08272478A/ja active Pending
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