JPH06290583A - 同期型半導体メモリ - Google Patents
同期型半導体メモリInfo
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- JPH06290583A JPH06290583A JP5077237A JP7723793A JPH06290583A JP H06290583 A JPH06290583 A JP H06290583A JP 5077237 A JP5077237 A JP 5077237A JP 7723793 A JP7723793 A JP 7723793A JP H06290583 A JPH06290583 A JP H06290583A
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- circuit
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- output signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】同期型半導体メモリのＣＫＥピンによるＣＬＫ
制御回路を提供し、ＣＬＫのマスク及びＣＫＥによる初
段回路のパワーダウンモードの実現をはかる。 【構成】図１に示す様に、２つの初段回路と、２つのワ
ンショット信号発生回路より成る第１の制御回路と、Ｄ
型フリップフロップ及びＤ型ラッチ回路とにより構成さ
れる第２の制御回路と、インバータ及びＮＡＮＤ回路よ
り成る第３の制御回路とから構成される同期型半導体メ
モリのクロック制御回路であり、信号φ5のワンショッ
ト信号を内部主信号として用い、同一タイミングで発生
するワンショット信号φ3 を第２の制御回路の同期クロ
ックとして用い、さらに第２の制御回路の出力信号φ4
を主信号φ5 のイネーブル信号とし、信号φ2 ，φ4 及
びφ6 を第３の制御回路の入力信号としてこの出力信号
φ7 を他入力ピンのイネーブル信号として用いる構成と
している。
制御回路を提供し、ＣＬＫのマスク及びＣＫＥによる初
段回路のパワーダウンモードの実現をはかる。 【構成】図１に示す様に、２つの初段回路と、２つのワ
ンショット信号発生回路より成る第１の制御回路と、Ｄ
型フリップフロップ及びＤ型ラッチ回路とにより構成さ
れる第２の制御回路と、インバータ及びＮＡＮＤ回路よ
り成る第３の制御回路とから構成される同期型半導体メ
モリのクロック制御回路であり、信号φ5のワンショッ
ト信号を内部主信号として用い、同一タイミングで発生
するワンショット信号φ3 を第２の制御回路の同期クロ
ックとして用い、さらに第２の制御回路の出力信号φ4
を主信号φ5 のイネーブル信号とし、信号φ2 ，φ4 及
びφ6 を第３の制御回路の入力信号としてこの出力信号
φ7 を他入力ピンのイネーブル信号として用いる構成と
している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に、同期型半導体メモリの、外部入力信号ＣＬＫの処
理に関する。
特に、同期型半導体メモリの、外部入力信号ＣＬＫの処
理に関する。
【０００２】
【従来の技術】従来の半導体メモリは、他の中央演算装
置ＣＰＵや、ゲートアレイ、等が、システムクロックに
同期した動作を行っていたのに対し、非同期で動作し、
他のＩＣ，ＬＳＩの動作の著しく異なる制御を必要とし
ていた。すなわち、電源端子，接地端子，アドレスｐｉ
ｎ群，入出力ｐｉｎ群の他に、制御ｐｉｎとしてのＲＡ
Ｓ（ロウアドレスストローブ信号）、ＣＡＳ（カラムア
ドレスストローブ信号）、ＷＥ（ライトイネーブル信
号）、ＯＥ（アウトプットイネーブル信号）等を有し、
これらのｐｉｎの状態、つまり、ロウレベルであるか、
ハイレベルであるかによって、内部状態を規定する、レ
ベル入力判定素子であった。
置ＣＰＵや、ゲートアレイ、等が、システムクロックに
同期した動作を行っていたのに対し、非同期で動作し、
他のＩＣ，ＬＳＩの動作の著しく異なる制御を必要とし
ていた。すなわち、電源端子，接地端子，アドレスｐｉ
ｎ群，入出力ｐｉｎ群の他に、制御ｐｉｎとしてのＲＡ
Ｓ（ロウアドレスストローブ信号）、ＣＡＳ（カラムア
ドレスストローブ信号）、ＷＥ（ライトイネーブル信
号）、ＯＥ（アウトプットイネーブル信号）等を有し、
これらのｐｉｎの状態、つまり、ロウレベルであるか、
ハイレベルであるかによって、内部状態を規定する、レ
ベル入力判定素子であった。
【０００３】一方、ＣＰＵの高速化、その他周辺回路用
ＬＳＩの高速化に伴い、メモリの高速化、とりわけ、デ
ータ転送速度の高速化が求められる様になり、種々の高
速半導体メモリが提案され、一部試作されている。この
中の１つが、同期型半導体メモリであるシンクロナスＤ
ＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤｙｎａｍｉｃＲａ
ｎｄｕｍｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）＝ＳＤＲＡ
Ｍであり、装置のシステムクロックに同期した制御命令
入力を行い、データの入出力もシステムクロックに同期
して行なうものである。つまり、従来から存在するＲＡ
Ｓ，ＣＡＳ，ＷＥ、等の制御信号を、システムのクロッ
クであるＣＬＫ ｐｉｎ入力の立ち上りエッジに同期し
て入力し、これらの入力ｐｉｎのＨｉｇｈレベル、Ｌｏ
ｗレベルの組み合わせによって、制御命令（コマンド）
を意味づけ決定し、アドレスや、入力データも、このＣ
ＬＫの立ち上りエッジに同期して入力するパルス入力型
素子である。
ＬＳＩの高速化に伴い、メモリの高速化、とりわけ、デ
ータ転送速度の高速化が求められる様になり、種々の高
速半導体メモリが提案され、一部試作されている。この
中の１つが、同期型半導体メモリであるシンクロナスＤ
ＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤｙｎａｍｉｃＲａ
ｎｄｕｍｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）＝ＳＤＲＡ
Ｍであり、装置のシステムクロックに同期した制御命令
入力を行い、データの入出力もシステムクロックに同期
して行なうものである。つまり、従来から存在するＲＡ
Ｓ，ＣＡＳ，ＷＥ、等の制御信号を、システムのクロッ
クであるＣＬＫ ｐｉｎ入力の立ち上りエッジに同期し
て入力し、これらの入力ｐｉｎのＨｉｇｈレベル、Ｌｏ
ｗレベルの組み合わせによって、制御命令（コマンド）
を意味づけ決定し、アドレスや、入力データも、このＣ
ＬＫの立ち上りエッジに同期して入力するパルス入力型
素子である。
【０００４】この様な同期型メモリを実現することによ
り、メモリに対するデータの入出力転送速度が大幅に向
上し、従来のＦａｓｔ ＰａｇｅモードＤＲＡＭの４倍
程度にパフォーマンスが向上することになる。本発明で
は、何故転送速度が向上するかについては、言及しない
が、同期型半導体メモリの使い易さの向上をはかるため
外部入力信号ＣＫＥ ｐｉｎ（クロックイネーブル信
号）と、システムクロックＣＬＫ ｐｉｎの信号処理に
ついて、述べる。
り、メモリに対するデータの入出力転送速度が大幅に向
上し、従来のＦａｓｔ ＰａｇｅモードＤＲＡＭの４倍
程度にパフォーマンスが向上することになる。本発明で
は、何故転送速度が向上するかについては、言及しない
が、同期型半導体メモリの使い易さの向上をはかるため
外部入力信号ＣＫＥ ｐｉｎ（クロックイネーブル信
号）と、システムクロックＣＬＫ ｐｉｎの信号処理に
ついて、述べる。
【０００５】
【発明が解決しようとする課題】この従来のＦａｓｔ
Ｐａｇｅ型非同期、レベル判定型半導体メモリに対し、
パフォーマンスの数段向上する同期型パルス入力半導体
メモリを実現するに当り、従来の半導体メモリには無い
ＣＬＫｐｉｎ入力の処理を、システム上使いやすく、か
つ、半導体メモリ内では、大きなオーバーヘッドなしに
行なわなければならない。すなわち、従来の半導体メモ
リにおいて、外部入力信号ｐｉｎ ＲＡＳが果していた
役割である内部の他入力回路初段のイネーブル動作や、
外部入力信号ｐｉｎ ＣＡＳとのタイミング設定により
決定されるリフレッシュ動作について、規定しなければ
ならない。すなわち従来のＲＡＳ ｐｉｎ入力のロウレ
ベル化が内部において、ロウアドレスの取り込みと、選
択ワード線上のセルのリフレッシュ及び、カラム側アド
レス確定に到る以前のカラム側動作のスタートが行なわ
れており、同期型パルス入力半導体メモリにおいては、
アクティブコマンドが、それに相当する機能となる。
又、従来のＲＡＳ ｐｉｎ入力のハイレベル化は、内部
においては、ワード線の非活性化、ディジット線のプリ
チャージさらに、出力データ以外のカラム系動作の終了
という動作を行なっていたが、これは、同期型パルス入
力半導体メモリにおいては、プリチャージコマンドに相
当する。同様にＣＡＳ ｐｉｎロウレベル化に引き続き
ＲＡＳ ｐｉｎロウレベル化というＣＢＲ（カスビフォ
アラスリフレッシュ）命令は、リフレッシュコマンド
に、ＲＡＳ ｐｉｎロウレベル化に引きＣＡＳ ｐｉｎ
ロウレベル化が実行される場合には、リードコマンド、
さらにＷＥ ｐｉｎがロウレベルになる場合には、ライ
トコマンドが、それぞれ相当する。ここで、これらのコ
マンドが、従来のレベル入力型非同期ＤＲＡＭの各々の
レベル変化の意味する所の命令を実現する様に、回路を
実現すれば良いのであるが、ＲＡＳ，ＣＡＳ，ＷＥの入
力レベルの組み合わせにより、制御命令が決定されるの
であるから、各々の入力ピンを、ＣＬＫ入力により、Ｌ
ａｔｃｈし、これをデコードする事により、実現すれば
良いことになる。ここで問題となるのは、これらの制御
命令を、いかに実現するかではなく、ＣＬＫ同期化に伴
い、これらの入力ピンのセットアップ及びホールド時間
が、他のデバイスと同様に、従来のＳｅｔｕｐ０ｎＳ，
Ｈｏｌｄ＋１０ｎＳ程度というものではなく、Ｓｅｔｕ
ｐ ２ｎＳ，Ｈｏｌｄ２ｎＳという様に、ウインドウが
狭くなり、かつ、ウインドウそのものが、時間的に前に
来ているということになっている。さらに、ウインドウ
の狭さや、時間的に前に来ているという仕様を満足する
ためには、カレントミラー型入力初段の採用等を考えれ
ば、回路的に困難であるとは、いいがたいが、この際に
は、従来の様に、ＲＡＳ ｐｉｎやＣＡＳ ｐｉｎの活
性化の後に、Ａｄｄｒｅｓｓｐｉｎや、Ｄａｔａ Ｉｎ
ｐｉｎの入力初段の活性化を行なうということが困難
になって来る。すなわち、従来の様に、Ａｃｔｉｖｅコ
マンド（ＲＡＳ活性化に相当）が入力された後に各Ａｄ
ｄｒｅｓｓ、ＤIN等の入力初段の活性化を行った場合に
は、アクセスや、サイクルが長くなり、又、ウインドウ
そのものも、さらに狭くなるということになりかねな
い。高速で、サイクルタイム１０ｎＳを実現しようとい
うＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ等では、この様
な、ハフォーマンスの低下は極力さけなければならな
い。従って、同期型半導体メモリにおいて、セットアッ
プタイム２ｎＳを実現するためには、制御命令にかかわ
らず、常に、ＡｄｄｒｅｓｓやＤIN入力の初段回路は、
活性化状態にしておかなかればならない。ところで、こ
れらのＡｄｄｒｅｓｓ入力ｐｉｎや、ＤIN入力ｐｉｎの
数は、メモリのｂｉｔ数や、ｂｉｔ構成により異なる
が、十数ｐｉｎから数十ｐｉｎとなることがあり、各々
の初段回路における消費電流は、総計数ｍＡから、十数
ｍＡに及ぶという問題点がある。
Ｐａｇｅ型非同期、レベル判定型半導体メモリに対し、
パフォーマンスの数段向上する同期型パルス入力半導体
メモリを実現するに当り、従来の半導体メモリには無い
ＣＬＫｐｉｎ入力の処理を、システム上使いやすく、か
つ、半導体メモリ内では、大きなオーバーヘッドなしに
行なわなければならない。すなわち、従来の半導体メモ
リにおいて、外部入力信号ｐｉｎ ＲＡＳが果していた
役割である内部の他入力回路初段のイネーブル動作や、
外部入力信号ｐｉｎ ＣＡＳとのタイミング設定により
決定されるリフレッシュ動作について、規定しなければ
ならない。すなわち従来のＲＡＳ ｐｉｎ入力のロウレ
ベル化が内部において、ロウアドレスの取り込みと、選
択ワード線上のセルのリフレッシュ及び、カラム側アド
レス確定に到る以前のカラム側動作のスタートが行なわ
れており、同期型パルス入力半導体メモリにおいては、
アクティブコマンドが、それに相当する機能となる。
又、従来のＲＡＳ ｐｉｎ入力のハイレベル化は、内部
においては、ワード線の非活性化、ディジット線のプリ
チャージさらに、出力データ以外のカラム系動作の終了
という動作を行なっていたが、これは、同期型パルス入
力半導体メモリにおいては、プリチャージコマンドに相
当する。同様にＣＡＳ ｐｉｎロウレベル化に引き続き
ＲＡＳ ｐｉｎロウレベル化というＣＢＲ（カスビフォ
アラスリフレッシュ）命令は、リフレッシュコマンド
に、ＲＡＳ ｐｉｎロウレベル化に引きＣＡＳ ｐｉｎ
ロウレベル化が実行される場合には、リードコマンド、
さらにＷＥ ｐｉｎがロウレベルになる場合には、ライ
トコマンドが、それぞれ相当する。ここで、これらのコ
マンドが、従来のレベル入力型非同期ＤＲＡＭの各々の
レベル変化の意味する所の命令を実現する様に、回路を
実現すれば良いのであるが、ＲＡＳ，ＣＡＳ，ＷＥの入
力レベルの組み合わせにより、制御命令が決定されるの
であるから、各々の入力ピンを、ＣＬＫ入力により、Ｌ
ａｔｃｈし、これをデコードする事により、実現すれば
良いことになる。ここで問題となるのは、これらの制御
命令を、いかに実現するかではなく、ＣＬＫ同期化に伴
い、これらの入力ピンのセットアップ及びホールド時間
が、他のデバイスと同様に、従来のＳｅｔｕｐ０ｎＳ，
Ｈｏｌｄ＋１０ｎＳ程度というものではなく、Ｓｅｔｕ
ｐ ２ｎＳ，Ｈｏｌｄ２ｎＳという様に、ウインドウが
狭くなり、かつ、ウインドウそのものが、時間的に前に
来ているということになっている。さらに、ウインドウ
の狭さや、時間的に前に来ているという仕様を満足する
ためには、カレントミラー型入力初段の採用等を考えれ
ば、回路的に困難であるとは、いいがたいが、この際に
は、従来の様に、ＲＡＳ ｐｉｎやＣＡＳ ｐｉｎの活
性化の後に、Ａｄｄｒｅｓｓｐｉｎや、Ｄａｔａ Ｉｎ
ｐｉｎの入力初段の活性化を行なうということが困難
になって来る。すなわち、従来の様に、Ａｃｔｉｖｅコ
マンド（ＲＡＳ活性化に相当）が入力された後に各Ａｄ
ｄｒｅｓｓ、ＤIN等の入力初段の活性化を行った場合に
は、アクセスや、サイクルが長くなり、又、ウインドウ
そのものも、さらに狭くなるということになりかねな
い。高速で、サイクルタイム１０ｎＳを実現しようとい
うＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ等では、この様
な、ハフォーマンスの低下は極力さけなければならな
い。従って、同期型半導体メモリにおいて、セットアッ
プタイム２ｎＳを実現するためには、制御命令にかかわ
らず、常に、ＡｄｄｒｅｓｓやＤIN入力の初段回路は、
活性化状態にしておかなかればならない。ところで、こ
れらのＡｄｄｒｅｓｓ入力ｐｉｎや、ＤIN入力ｐｉｎの
数は、メモリのｂｉｔ数や、ｂｉｔ構成により異なる
が、十数ｐｉｎから数十ｐｉｎとなることがあり、各々
の初段回路における消費電流は、総計数ｍＡから、十数
ｍＡに及ぶという問題点がある。
【０００６】又、同期型メモリの特徴である、バースト
動作中においても、ＣＬＫの周期を、変更することが容
易でなければ、出力データの有効期間も、ＣＬＫの高速
化につれて短くなり、外部回路でのラッチも、高速に行
なわなくてはならないという問題点が存在する。
動作中においても、ＣＬＫの周期を、変更することが容
易でなければ、出力データの有効期間も、ＣＬＫの高速
化につれて短くなり、外部回路でのラッチも、高速に行
なわなくてはならないという問題点が存在する。
【０００７】
【課題を解決するための手段】本発明の同期型半導体メ
モリは、第１の外部入力基準信号ＣＬＫ（クロック）
と、前記第１の外部入力基準信号ＣＬＫを制御する第２
の外部入力信号ＣＫＥ（クロックイネーブル）と、第３
の外部入力信号ＲＡＳ（ロウアドレスストローブ信号）
と、第４の外部入力信号ＣＡＳ（カラムアドレスストロ
ーブ信号）と、第５の外部入力信号ＷＥ（ライトイネー
ブル信号）と、第６の外部入力信号ＣＳ（チップセレク
ト信号）と、第７の外部入力信号群Ａ0 〜ＡN （アドレ
ス入力信号群）と、第８の外部入出力信号群ＤＱ0 〜Ｄ
ＱM （入出力データ信号群）と、電源端子，接地端子と
を有し、前記第１の外部入力基準信号ＣＬＫの立ち上り
エッジに同期して、前記第３，第４及び第５の外部入力
信号であるＲＡＳ，ＣＡＳ，ＷＥを入力して、各々のハ
イレベル、又はロウレベルの組み合わせにより、制御命
令を決定し、前記第６の外部入力信号ＣＳのレベルによ
り、前記制御命令の有効，無効を決定し、前記制御命令
の入力時に、必要に応じて前記第７の外部入力信号群Ａ
0 〜ＡN および前記第８の外部入出力信号群ＤＱ0 〜Ｄ
ＱM を前記制御命令入力と同様に前記第１の外部入力基
準信号ＣＬＫの立ち上りエッジに同期して入力する同期
型のランダムアクセスメモリにおいて、前記第１の外部
入力基準信号ＣＬＫを入力信号とする第１の初段回路
と、前記第２の外部入力信号ＣＫＥを入力信号とする第
２の初段回路と、前記第１の初段回路の出力信号φ
1 と、前記第２の初段回路の出力信号φ2 と、前記第１
の出力信号φ1 を入力信号の１つとする第１の制御回路
と、前記第２の出力信号φ2 を入力信号の１つとする第
２の制御回路とを有し、前記第１の制御回路の一部を、
前記第１の外部入力基準信号ＣＬＫの立ち上りエッジに
よって発生するワンショット信号発生回路とし、前記第
１の制御回路として、入力信号を前記第１の出力信号φ
1 を用い、前記第１の外部入力基準信号ＣＬＫの立ち上
りエッジによって発生する第１及び第２のワンショット
信号発生回路により構成される回路とし、第１のワンシ
ョット信号発生回路の出力信号φ3 を前記第２の制御回
路の制御信号として用い、前記第２のワンショット信号
発生回路の入力信号として、前記第２のワンショット信
号発生回路の制御信号として、前記第２の制御回路の第
４の出力信号φ4 を用いて、前記第４の出力信号φ4 の
ハイレベル，ロウレベルによって、第２のワンショット
信号発生回路の第５の出力信号φ5 を発生させるか否か
を決定し、さらに、前記第１のワンショット信号発生回
路の第３の出力信号φ3 と、前記第２のワンショット信
号発生回路の第５の出力信号φ5 とを、第５の出力信号
φ5 を発生させる場合には、同時に発生させ、第３の出
力信号φ3 と、前記第５の出力信号φ5 のワンショット
幅を同一にすることを特徴とし、さらに、前記第２の制
御回路として、入力信号を前記第２の初段回路の第２の
出力信号φ2 とし、クロック信号及びゲート信号として
前記第１のワンショット信号発生回路の第３の出力信号
φ3 を用いる第１のＤ型フリップフロップ回路と、第１
のＤ型ラッチ回路のシリアル接続として構成し、前記第
１のＤ型ラッチ回路の出力信号を前記第２の制御回路の
第４の出力信号φ4 として用い、前記第１の制御回路の
第２のワンショット信号発生回路の制御信号として用
い、前記第２の初段回路の出力信号φ2 、前記第２の制
御回路の出力信号である前記第４の出力信号φ4 及び前
記第２の制御回路中、前記第１のＤ型フリップフロップ
回路の第６の出力信号φ6 とを入力信号とし、前記外部
入力信号であるＲＡＳ，ＣＡＳ，ＷＥ，ＣＳ，Ａ0 〜Ａ
N 、及びＤＱ0 〜ＤＱM を入力信号とする各々の初段回
路の活性化信号φ7 を出力信号とする第３の制御回路を
有する。
モリは、第１の外部入力基準信号ＣＬＫ（クロック）
と、前記第１の外部入力基準信号ＣＬＫを制御する第２
の外部入力信号ＣＫＥ（クロックイネーブル）と、第３
の外部入力信号ＲＡＳ（ロウアドレスストローブ信号）
と、第４の外部入力信号ＣＡＳ（カラムアドレスストロ
ーブ信号）と、第５の外部入力信号ＷＥ（ライトイネー
ブル信号）と、第６の外部入力信号ＣＳ（チップセレク
ト信号）と、第７の外部入力信号群Ａ0 〜ＡN （アドレ
ス入力信号群）と、第８の外部入出力信号群ＤＱ0 〜Ｄ
ＱM （入出力データ信号群）と、電源端子，接地端子と
を有し、前記第１の外部入力基準信号ＣＬＫの立ち上り
エッジに同期して、前記第３，第４及び第５の外部入力
信号であるＲＡＳ，ＣＡＳ，ＷＥを入力して、各々のハ
イレベル、又はロウレベルの組み合わせにより、制御命
令を決定し、前記第６の外部入力信号ＣＳのレベルによ
り、前記制御命令の有効，無効を決定し、前記制御命令
の入力時に、必要に応じて前記第７の外部入力信号群Ａ
0 〜ＡN および前記第８の外部入出力信号群ＤＱ0 〜Ｄ
ＱM を前記制御命令入力と同様に前記第１の外部入力基
準信号ＣＬＫの立ち上りエッジに同期して入力する同期
型のランダムアクセスメモリにおいて、前記第１の外部
入力基準信号ＣＬＫを入力信号とする第１の初段回路
と、前記第２の外部入力信号ＣＫＥを入力信号とする第
２の初段回路と、前記第１の初段回路の出力信号φ
1 と、前記第２の初段回路の出力信号φ2 と、前記第１
の出力信号φ1 を入力信号の１つとする第１の制御回路
と、前記第２の出力信号φ2 を入力信号の１つとする第
２の制御回路とを有し、前記第１の制御回路の一部を、
前記第１の外部入力基準信号ＣＬＫの立ち上りエッジに
よって発生するワンショット信号発生回路とし、前記第
１の制御回路として、入力信号を前記第１の出力信号φ
1 を用い、前記第１の外部入力基準信号ＣＬＫの立ち上
りエッジによって発生する第１及び第２のワンショット
信号発生回路により構成される回路とし、第１のワンシ
ョット信号発生回路の出力信号φ3 を前記第２の制御回
路の制御信号として用い、前記第２のワンショット信号
発生回路の入力信号として、前記第２のワンショット信
号発生回路の制御信号として、前記第２の制御回路の第
４の出力信号φ4 を用いて、前記第４の出力信号φ4 の
ハイレベル，ロウレベルによって、第２のワンショット
信号発生回路の第５の出力信号φ5 を発生させるか否か
を決定し、さらに、前記第１のワンショット信号発生回
路の第３の出力信号φ3 と、前記第２のワンショット信
号発生回路の第５の出力信号φ5 とを、第５の出力信号
φ5 を発生させる場合には、同時に発生させ、第３の出
力信号φ3 と、前記第５の出力信号φ5 のワンショット
幅を同一にすることを特徴とし、さらに、前記第２の制
御回路として、入力信号を前記第２の初段回路の第２の
出力信号φ2 とし、クロック信号及びゲート信号として
前記第１のワンショット信号発生回路の第３の出力信号
φ3 を用いる第１のＤ型フリップフロップ回路と、第１
のＤ型ラッチ回路のシリアル接続として構成し、前記第
１のＤ型ラッチ回路の出力信号を前記第２の制御回路の
第４の出力信号φ4 として用い、前記第１の制御回路の
第２のワンショット信号発生回路の制御信号として用
い、前記第２の初段回路の出力信号φ2 、前記第２の制
御回路の出力信号である前記第４の出力信号φ4 及び前
記第２の制御回路中、前記第１のＤ型フリップフロップ
回路の第６の出力信号φ6 とを入力信号とし、前記外部
入力信号であるＲＡＳ，ＣＡＳ，ＷＥ，ＣＳ，Ａ0 〜Ａ
N 、及びＤＱ0 〜ＤＱM を入力信号とする各々の初段回
路の活性化信号φ7 を出力信号とする第３の制御回路を
有する。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の同期型半導体メモリのＣ
ＬＫ制御部を示すブロックダイヤグラムである。第１及
び第２の初段回路と、第１及び第２のワンショット信号
発生回路より成る第１の制御回路と、第１のＤ型フリッ
プフロップ及び第１のＤ型ラッチ回路より成る第２の制
御回路と、第３の制御回路より構成されている。第１及
び第２の初段回路の実施例の１つを図２に示す。この回
路は、イネーブル信号φe 付きのカレントミラー型の入
力初段回路である。イネーブル信号φe が“Ｈ”レベル
のとき、この入力初段回路は、オフ状態である。すなわ
ち、ｐ−ｃｈ型トランジスタＱ1 及びＱ2 はＯＦＦ、Ｎ
−ｃｈトランジスタＱ9 はＯＮ状態であり、出力信号φ
out は、“Ｈ”レベルとなっている。逆に、イネーブル
信号φe が“Ｌ”レベルのときは、トランジスタＱ1 ，
Ｑ2 はＯＮ状態、トランジスタＱ9 はＯＦＦ状態となっ
ており、カレトミラー型入力初段回路はイネーブル状態
となる。ここで、Ｎ−ｃｈトランジスタＱ7 及びＱ
8 は、入力信号φinと、電源ＶCCレベルとのレベル差に
より、生じる可能性のあるトランジスタ耐圧破壊を防止
するトランジスタであり、レファレンス入力信号φr 側
にも、対象性を保持するために付加している。トランジ
スタＱ3 ，及びＱ4 及びＱ5 ，Ｑ6 により構成されるの
は、ごく一般的なカレントミラー型のスタティックアン
プであり、レファレンス入力φr と、入力信号φINレベ
ルとの比較により、出力信号φout のレベルが決定され
る。すなわち、φr よりφINのレベルが低い場合には、
出力信号φout レベルは、“Ｌ”レベル、高い場合に
は、“Ｈ”レベルとなる。次に、第１及び第２のワンシ
ョット信号発生回路より成る第１の制御回路の実施例の
１つを図３に示す。
る。図１は本発明の一実施例の同期型半導体メモリのＣ
ＬＫ制御部を示すブロックダイヤグラムである。第１及
び第２の初段回路と、第１及び第２のワンショット信号
発生回路より成る第１の制御回路と、第１のＤ型フリッ
プフロップ及び第１のＤ型ラッチ回路より成る第２の制
御回路と、第３の制御回路より構成されている。第１及
び第２の初段回路の実施例の１つを図２に示す。この回
路は、イネーブル信号φe 付きのカレントミラー型の入
力初段回路である。イネーブル信号φe が“Ｈ”レベル
のとき、この入力初段回路は、オフ状態である。すなわ
ち、ｐ−ｃｈ型トランジスタＱ1 及びＱ2 はＯＦＦ、Ｎ
−ｃｈトランジスタＱ9 はＯＮ状態であり、出力信号φ
out は、“Ｈ”レベルとなっている。逆に、イネーブル
信号φe が“Ｌ”レベルのときは、トランジスタＱ1 ，
Ｑ2 はＯＮ状態、トランジスタＱ9 はＯＦＦ状態となっ
ており、カレトミラー型入力初段回路はイネーブル状態
となる。ここで、Ｎ−ｃｈトランジスタＱ7 及びＱ
8 は、入力信号φinと、電源ＶCCレベルとのレベル差に
より、生じる可能性のあるトランジスタ耐圧破壊を防止
するトランジスタであり、レファレンス入力信号φr 側
にも、対象性を保持するために付加している。トランジ
スタＱ3 ，及びＱ4 及びＱ5 ，Ｑ6 により構成されるの
は、ごく一般的なカレントミラー型のスタティックアン
プであり、レファレンス入力φr と、入力信号φINレベ
ルとの比較により、出力信号φout のレベルが決定され
る。すなわち、φr よりφINのレベルが低い場合には、
出力信号φout レベルは、“Ｌ”レベル、高い場合に
は、“Ｈ”レベルとなる。次に、第１及び第２のワンシ
ョット信号発生回路より成る第１の制御回路の実施例の
１つを図３に示す。
【０００９】本回路に示す、ワンショット信号発生回路
は基本的には、奇数段のインバータにより構成されるデ
ィレイ回路と、Ｎａｎｄ回路により構成される一般的な
ものであり、ＮＯＲ回路と、他のインバータ回路と、デ
ィレイ回路とによっても容易に構成可能である。さら
に、第２のワンショット信号発生回路においては、第１
のワンショット信号発生回路において、奇数段のインバ
ータにより構成されていたディレイ回路の最終段をＮＯ
Ｒ回路としたものであり、ＮＯＲ回路を含めたディレイ
回路の段数等、ディレイ値、論理を構成するトランジス
タサイズ等の最適化を行ない、出力信号φ3 及びφ5 の
出力タイミング、及びワンショット幅は、同じ値にして
おく必要がある。図３中のＮＯＲ１は、出力信号φ5 を
発生させるか否かのイネーブル信号φ4 との論理ゲート
となっており、イネーブル信号φ4が“Ｈ”レベル時
は、ＮＯＲ１の出力は“Ｌ”レベル固定であり、従っ
て、このＮＯＲ１出力を入力信号とするＮａｎｄ２の出
力φ5 は“Ｈ”レベル固定となる。この出力信号φ
5 は、本制御回路の入力信号φ1 すなわち、ＣＬＫ入力
ピン信号の立ち上り時に、イネーブル信号φ4 が、
“Ｌ”レベルにあるとき、ワンショット“Ｌ”の信号と
なる。また、ワンショット幅は、ＮＯＲ１回路も含めた
ディレイ回路のディレイ値により、決定される。又、出
力信号φ3 は、入力信号φ1すなわちＣＬＫ入力ピン信
号の立ち上り時に、つねに発生するワンショット“Ｌ”
の信号となりワンショット幅及び発生時のタイミング
は、出力信号φ5 と同一となる。これにより、出力信号
φ5 は、次に説明するＣＫＥ入力論理をとった出力信号
φ4 によりコントロールされるＣＬＫ信号のワンショッ
ト化信号となり、同期型半導体メモリ内部のメインのコ
ントロール信号として用いることができる。又、常時外
部入力ｐｉｎ ＣＬＫの立ち上りエッジに同期して発生
する出力信号φ3 は、ＣＫＥ入力ｐｉｎの状態を、取り
込み、内部主要信号となるφ5 に、ＣＫＥ論理を取り込
むためのものであり、当然のことながら、出力信号φ5
を用いること、又は、ＣＫＥの論理を取ることは不可能
である。ここで、イネーブル信号φ4 を入力するＮＯＲ
回路は、ハザード防止のため、極力ディレイ回路の最終
段としておく必要がある。次に、第１のＤ型フリップフ
ロップと、第１のＤ型ラッチ回路によって構成される第
２の制御回路について述べる。図４に、第２の制御回路
の１実施例を示す。本実施例において、入力信号は、第
２の初段回路の出力信号φ2 及び、第１の制御回路の出
力信号φ3 である。信号φ2 は、外部入力ｐｉｎ ＣＫ
Ｅを入力信号とする図２に示すところの初段回路の出力
信号である。第１のＤ型フリップフロップは、入力信号
を、信号φ2 のインバート信号を入力信号Ｄ、クロック
信号Ｃを信号φ3 のインバート信号とする回路であり、
φ3 信号の立ち下り時に、前回φ3 信号の立ち上り時に
取り込んだφ2 信号のインバート信号φ6 を出力する半
サイクルディレイ回路となる。又、第１のＤ型ラッチ回
路は、入力信号を、第１のＤ型フリップフロップ回路の
出力信号φ6 とし、ゲート入力信号をφ3 とする回路で
あり、この出力信号は、第２の制御回路の入力信号であ
るφ2 の１クロック（サイクル）ディレイ回路となり、
出力信号φ4は、入力信号φ2 の１クロック（サイク
ル）ディレイの逆相信号となる。ここで変化点は、クロ
ック信号及びゲート信号である信号φ3 の立ち上りポイ
ントとなる。 以上の第１及び第２の初段回路と、第１
及び第２の制御回路により、同期型半導体メモリにおけ
る外部入力基準信号ＣＬＫと、外部入力信号ＣＫＥの入
力より、この２つの入力信号の論理をとった、内部の主
信号であるφ5 が実現できることになる。以後、図７に
示す様な、本発明の同期型半導体メモリにおけるクロッ
ク制御部のタイミング図によって説明する。本タイミン
グ図中、外部入力基準信号であるＣＬＫ信号は、時刻ｔ
1 において立ち上り、時刻ｔ2 において立ち下がる。以
後、時刻ｔ3 ，ｔ5 ，ｔ7 …というｔ奇数において立ち
上り、時刻ｔ4 ，ｔ6 ，ｔ8 …というｔ偶数において立
ち下っている。時刻ｔ1 において立ち上るＣＬＫ信号に
対し、外部入力信号ＣＫＥは、このとき“Ｌ”レベルで
あり、すなわち、内部主信号であるφ５は、ディセーブ
ル状態であり、発生しないことになる。ここで、ＣＬＫ
信号の立ち上りエッジに同期して発生する第１の初段回
路の出力信号φ1 は、図７に示す様に、ＣＬＫに同期し
た同様の波形が、回路の遅延時間分だけ遅く発生してい
る。又、第１のワンショット信号発生回路の出力信号φ
3 ，φ1 信号に対し、回路の遅延時間分だけ遅くなり発
生するイニシャル値“Ｈ”レベルのワンショット信号と
なる。さらに、ＣＫＥ信号を入力信号とする第２の初段
回路の出力信号φ2 は、図に示す通り、回路による遅延
時間分だけ遅い、ＣＫＥと同様な波形となる。
は基本的には、奇数段のインバータにより構成されるデ
ィレイ回路と、Ｎａｎｄ回路により構成される一般的な
ものであり、ＮＯＲ回路と、他のインバータ回路と、デ
ィレイ回路とによっても容易に構成可能である。さら
に、第２のワンショット信号発生回路においては、第１
のワンショット信号発生回路において、奇数段のインバ
ータにより構成されていたディレイ回路の最終段をＮＯ
Ｒ回路としたものであり、ＮＯＲ回路を含めたディレイ
回路の段数等、ディレイ値、論理を構成するトランジス
タサイズ等の最適化を行ない、出力信号φ3 及びφ5 の
出力タイミング、及びワンショット幅は、同じ値にして
おく必要がある。図３中のＮＯＲ１は、出力信号φ5 を
発生させるか否かのイネーブル信号φ4 との論理ゲート
となっており、イネーブル信号φ4が“Ｈ”レベル時
は、ＮＯＲ１の出力は“Ｌ”レベル固定であり、従っ
て、このＮＯＲ１出力を入力信号とするＮａｎｄ２の出
力φ5 は“Ｈ”レベル固定となる。この出力信号φ
5 は、本制御回路の入力信号φ1 すなわち、ＣＬＫ入力
ピン信号の立ち上り時に、イネーブル信号φ4 が、
“Ｌ”レベルにあるとき、ワンショット“Ｌ”の信号と
なる。また、ワンショット幅は、ＮＯＲ１回路も含めた
ディレイ回路のディレイ値により、決定される。又、出
力信号φ3 は、入力信号φ1すなわちＣＬＫ入力ピン信
号の立ち上り時に、つねに発生するワンショット“Ｌ”
の信号となりワンショット幅及び発生時のタイミング
は、出力信号φ5 と同一となる。これにより、出力信号
φ5 は、次に説明するＣＫＥ入力論理をとった出力信号
φ4 によりコントロールされるＣＬＫ信号のワンショッ
ト化信号となり、同期型半導体メモリ内部のメインのコ
ントロール信号として用いることができる。又、常時外
部入力ｐｉｎ ＣＬＫの立ち上りエッジに同期して発生
する出力信号φ3 は、ＣＫＥ入力ｐｉｎの状態を、取り
込み、内部主要信号となるφ5 に、ＣＫＥ論理を取り込
むためのものであり、当然のことながら、出力信号φ5
を用いること、又は、ＣＫＥの論理を取ることは不可能
である。ここで、イネーブル信号φ4 を入力するＮＯＲ
回路は、ハザード防止のため、極力ディレイ回路の最終
段としておく必要がある。次に、第１のＤ型フリップフ
ロップと、第１のＤ型ラッチ回路によって構成される第
２の制御回路について述べる。図４に、第２の制御回路
の１実施例を示す。本実施例において、入力信号は、第
２の初段回路の出力信号φ2 及び、第１の制御回路の出
力信号φ3 である。信号φ2 は、外部入力ｐｉｎ ＣＫ
Ｅを入力信号とする図２に示すところの初段回路の出力
信号である。第１のＤ型フリップフロップは、入力信号
を、信号φ2 のインバート信号を入力信号Ｄ、クロック
信号Ｃを信号φ3 のインバート信号とする回路であり、
φ3 信号の立ち下り時に、前回φ3 信号の立ち上り時に
取り込んだφ2 信号のインバート信号φ6 を出力する半
サイクルディレイ回路となる。又、第１のＤ型ラッチ回
路は、入力信号を、第１のＤ型フリップフロップ回路の
出力信号φ6 とし、ゲート入力信号をφ3 とする回路で
あり、この出力信号は、第２の制御回路の入力信号であ
るφ2 の１クロック（サイクル）ディレイ回路となり、
出力信号φ4は、入力信号φ2 の１クロック（サイク
ル）ディレイの逆相信号となる。ここで変化点は、クロ
ック信号及びゲート信号である信号φ3 の立ち上りポイ
ントとなる。 以上の第１及び第２の初段回路と、第１
及び第２の制御回路により、同期型半導体メモリにおけ
る外部入力基準信号ＣＬＫと、外部入力信号ＣＫＥの入
力より、この２つの入力信号の論理をとった、内部の主
信号であるφ5 が実現できることになる。以後、図７に
示す様な、本発明の同期型半導体メモリにおけるクロッ
ク制御部のタイミング図によって説明する。本タイミン
グ図中、外部入力基準信号であるＣＬＫ信号は、時刻ｔ
1 において立ち上り、時刻ｔ2 において立ち下がる。以
後、時刻ｔ3 ，ｔ5 ，ｔ7 …というｔ奇数において立ち
上り、時刻ｔ4 ，ｔ6 ，ｔ8 …というｔ偶数において立
ち下っている。時刻ｔ1 において立ち上るＣＬＫ信号に
対し、外部入力信号ＣＫＥは、このとき“Ｌ”レベルで
あり、すなわち、内部主信号であるφ５は、ディセーブ
ル状態であり、発生しないことになる。ここで、ＣＬＫ
信号の立ち上りエッジに同期して発生する第１の初段回
路の出力信号φ1 は、図７に示す様に、ＣＬＫに同期し
た同様の波形が、回路の遅延時間分だけ遅く発生してい
る。又、第１のワンショット信号発生回路の出力信号φ
3 ，φ1 信号に対し、回路の遅延時間分だけ遅くなり発
生するイニシャル値“Ｈ”レベルのワンショット信号と
なる。さらに、ＣＫＥ信号を入力信号とする第２の初段
回路の出力信号φ2 は、図に示す通り、回路による遅延
時間分だけ遅い、ＣＫＥと同様な波形となる。
【００１０】次に、第２の制御回路の出力信号であるφ
6 信号は、前述した通りに、変化点が信号φ3 の立ち下
りエッジである入力φ2 信号の逆相信号となり、もう一
つの第２の制御回路の出力信号であるφ4 信号は、変化
点が信号φ3 の立ち上りエッジである入力φ2 信号の逆
相信号となる。このφ4 信号は、例えば、時刻ｔ1 にお
ける外部信号ＣＫＥのレベル“Ｌ”（ディセーブル）
を、時刻ｔ1 時のＣＬＫ立ち上りにより発生するφ3 ワ
ンショットロウ信号によりラッチし、出力を、本、φ3
信号の立ち上り時以降として、次サイクルの時刻ｔ3 の
ＣＬＫ立ち上りにより発生するφ3 及びφ5 のワンショ
ットロウ信号の発生タイミングに備え、第２のワンショ
ット信号発生回路のイネーブル信号φ4 を、ディセーブ
ル状態の“Ｈ”状態にするものであり、従って、時刻ｔ
3 において、ＣＬＫが、立ち上る際に発生するワンショ
ット信号は、φ3 のみとなり、φ5 信号は、ｔ3 時にお
いて、イネーブル信号φ4 が、本来発生するであろうタ
イミングより十分前に“Ｈ”状態となり、さらに、φ5
信号が発生し終り、“Ｈ”レベルに戻ったであろうタイ
ミング（φ3 信号の“Ｈ”レベルへ戻るタイミング）よ
り後まで“Ｈ”状態を保持しているため、ワンショット
信号を発生せず、“Ｈ”レベルを保つことになる。これ
は、φ4 信号の変化ポイントが、本来包括しなければな
らないφ3 信号の立ち上りタイミングによって変化する
ためであり、ハザード防止の目的によるものである。さ
らに、時刻ｔ3 におけるＣＬＫ信号の立ち上り時には、
ＣＫＥ信号レベルは、“Ｈ”であるが、（イネーブル）
“Ｈ”のレベルを時刻ｔ3 のＣＬＫ立ち上りエッジによ
り発生するワンショット信号により、第２の制御回路内
でラッチし、このワンショット信号の立ち上りエッジに
より、変化させ“Ｌ”レベルにする。これにより、時刻
ｔ5 におけるＣＬＫの立ち上りエッジにより発生するワ
ンショット信号は、φ3 及びφ5 の２つとなる。この場
合にも、第１の制御回路の第２のワンショット信号発生
回路のイネーブル信号φ4 の変化は、常に、ワンショッ
ト信号φ3 の立ち上りエッジであるため注目の時刻ｔ5
のＣＬＫ立ち上りエッジにより発生するワンショット信
号の立ち下りより十分前の時刻ｔ3 におけるＣＬＫ立ち
上りエッジにより発生するワンショット信号φ3 の立ち
上りエッジにより準備し、時刻ｔ5 におけるＣＬＫ立ち
上りエッジにより発生するワンショット信号φ3 の立ち
上りエッジまでレベルを保持するため、ハザードは発生
しない。
6 信号は、前述した通りに、変化点が信号φ3 の立ち下
りエッジである入力φ2 信号の逆相信号となり、もう一
つの第２の制御回路の出力信号であるφ4 信号は、変化
点が信号φ3 の立ち上りエッジである入力φ2 信号の逆
相信号となる。このφ4 信号は、例えば、時刻ｔ1 にお
ける外部信号ＣＫＥのレベル“Ｌ”（ディセーブル）
を、時刻ｔ1 時のＣＬＫ立ち上りにより発生するφ3 ワ
ンショットロウ信号によりラッチし、出力を、本、φ3
信号の立ち上り時以降として、次サイクルの時刻ｔ3 の
ＣＬＫ立ち上りにより発生するφ3 及びφ5 のワンショ
ットロウ信号の発生タイミングに備え、第２のワンショ
ット信号発生回路のイネーブル信号φ4 を、ディセーブ
ル状態の“Ｈ”状態にするものであり、従って、時刻ｔ
3 において、ＣＬＫが、立ち上る際に発生するワンショ
ット信号は、φ3 のみとなり、φ5 信号は、ｔ3 時にお
いて、イネーブル信号φ4 が、本来発生するであろうタ
イミングより十分前に“Ｈ”状態となり、さらに、φ5
信号が発生し終り、“Ｈ”レベルに戻ったであろうタイ
ミング（φ3 信号の“Ｈ”レベルへ戻るタイミング）よ
り後まで“Ｈ”状態を保持しているため、ワンショット
信号を発生せず、“Ｈ”レベルを保つことになる。これ
は、φ4 信号の変化ポイントが、本来包括しなければな
らないφ3 信号の立ち上りタイミングによって変化する
ためであり、ハザード防止の目的によるものである。さ
らに、時刻ｔ3 におけるＣＬＫ信号の立ち上り時には、
ＣＫＥ信号レベルは、“Ｈ”であるが、（イネーブル）
“Ｈ”のレベルを時刻ｔ3 のＣＬＫ立ち上りエッジによ
り発生するワンショット信号により、第２の制御回路内
でラッチし、このワンショット信号の立ち上りエッジに
より、変化させ“Ｌ”レベルにする。これにより、時刻
ｔ5 におけるＣＬＫの立ち上りエッジにより発生するワ
ンショット信号は、φ3 及びφ5 の２つとなる。この場
合にも、第１の制御回路の第２のワンショット信号発生
回路のイネーブル信号φ4 の変化は、常に、ワンショッ
ト信号φ3 の立ち上りエッジであるため注目の時刻ｔ5
のＣＬＫ立ち上りエッジにより発生するワンショット信
号の立ち下りより十分前の時刻ｔ3 におけるＣＬＫ立ち
上りエッジにより発生するワンショット信号φ3 の立ち
上りエッジにより準備し、時刻ｔ5 におけるＣＬＫ立ち
上りエッジにより発生するワンショット信号φ3 の立ち
上りエッジまでレベルを保持するため、ハザードは発生
しない。
【００１１】ここで、ハザード防止のためには前述の様
な条件により、ワンショット信号発生回路においては、
その出力信号であるφ3 信号とφ5 信号は、同一タイミ
ングで発生し、ワンショット幅も同一でなければならな
いこととなる。又、本同期型半導体メモリにおける主信
号であるφ5 信号は、外部入力基準信号であるＣＬＫの
周期が可変であり、又、ＣＬＫ信号の“Ｈ”レベル幅、
“Ｌ”レベル幅も一定になっていない条件において、Ｃ
ＬＫ信号の“Ｈ”レベル幅が、第２のワンショット信号
発生回路のワンショット幅を決定するディレイ回路の遅
延時間よりも短い場合を除き、常に一定の“Ｈ”レベル
幅をもつ、信号とすることが出来るため、外部入力基準
信号ＣＬＫの“Ｈ”レベル幅、“Ｌ”レベル幅の長さや
比率に依存することのない信号とすることが可能であ
り、評価が容易となるという効果及び、前述の信号φ5
発生時のイネーブル信号φ4 のセットアップ側でのハザ
ード発生防止マージンは、外部入力基準信号ＣＬＫの
“Ｈ”レベル幅に依存せずに、ＣＬＫ入力のサイクルか
ら、ワンショット信号のワンショット“Ｌ”幅をひいた
値となるため、十分なマージンが存在することとなる。
な条件により、ワンショット信号発生回路においては、
その出力信号であるφ3 信号とφ5 信号は、同一タイミ
ングで発生し、ワンショット幅も同一でなければならな
いこととなる。又、本同期型半導体メモリにおける主信
号であるφ5 信号は、外部入力基準信号であるＣＬＫの
周期が可変であり、又、ＣＬＫ信号の“Ｈ”レベル幅、
“Ｌ”レベル幅も一定になっていない条件において、Ｃ
ＬＫ信号の“Ｈ”レベル幅が、第２のワンショット信号
発生回路のワンショット幅を決定するディレイ回路の遅
延時間よりも短い場合を除き、常に一定の“Ｈ”レベル
幅をもつ、信号とすることが出来るため、外部入力基準
信号ＣＬＫの“Ｈ”レベル幅、“Ｌ”レベル幅の長さや
比率に依存することのない信号とすることが可能であ
り、評価が容易となるという効果及び、前述の信号φ5
発生時のイネーブル信号φ4 のセットアップ側でのハザ
ード発生防止マージンは、外部入力基準信号ＣＬＫの
“Ｈ”レベル幅に依存せずに、ＣＬＫ入力のサイクルか
ら、ワンショット信号のワンショット“Ｌ”幅をひいた
値となるため、十分なマージンが存在することとなる。
【００１２】ここで、同期型半導体メモリにおいては、
外部入力基準信号であるＣＬＫに対し、これを内部で使
用する際に内部主信号φ5 を発生させるか否かを制御す
る外部入力信号ＣＫＥの効力は、時刻ｔ1 におけるＣＫ
Ｅレベルが、時刻ｔ3 に有効となり、又、時刻ｔ3 にお
けるＣＫＥレベルが、時刻ｔ5 において有効となってい
る様に、ＣＬＫの１サイクル後に発揮されることにな
る。本来、最もＣＫＥ信号の効力を発揮させ得るのは、
時刻ｔ1 におけるＣＫＥ信号状態を時刻ｔ1 における、
内部主信号φ5 に反映させるというものであるが、これ
を実現させるためにはメモリ内部での同期信号が存在せ
ず、（前サイクルにて発生させた主信号を使用すれば、
可能であるが、入力ＣＬＫ信号の周波数は可変であり、
次のＣＬＫ立ち上りがいつ入力されるか不明かつ、フェ
ーズロック回路を使用しても、タイムラグが発生するた
め、不可となる）自分自身で、発生する信号により、制
御することが困難であることは自明であるため、非同期
回路を使用せざるを得なくなるが、これを実現した場合
でも、数ｎＳの動作サイクルの悪化や、アクセス遅れを
招くことになってしまう。従って、同期型でかつ、確実
に、メモリ内部の主信号であるφ5 信号を発生させるた
め、１サイクル遅れでの効力発揮という仕様が、妥当で
あり、本発明は、この仕様を容易に、かつ安全に満たす
ものである。
外部入力基準信号であるＣＬＫに対し、これを内部で使
用する際に内部主信号φ5 を発生させるか否かを制御す
る外部入力信号ＣＫＥの効力は、時刻ｔ1 におけるＣＫ
Ｅレベルが、時刻ｔ3 に有効となり、又、時刻ｔ3 にお
けるＣＫＥレベルが、時刻ｔ5 において有効となってい
る様に、ＣＬＫの１サイクル後に発揮されることにな
る。本来、最もＣＫＥ信号の効力を発揮させ得るのは、
時刻ｔ1 におけるＣＫＥ信号状態を時刻ｔ1 における、
内部主信号φ5 に反映させるというものであるが、これ
を実現させるためにはメモリ内部での同期信号が存在せ
ず、（前サイクルにて発生させた主信号を使用すれば、
可能であるが、入力ＣＬＫ信号の周波数は可変であり、
次のＣＬＫ立ち上りがいつ入力されるか不明かつ、フェ
ーズロック回路を使用しても、タイムラグが発生するた
め、不可となる）自分自身で、発生する信号により、制
御することが困難であることは自明であるため、非同期
回路を使用せざるを得なくなるが、これを実現した場合
でも、数ｎＳの動作サイクルの悪化や、アクセス遅れを
招くことになってしまう。従って、同期型でかつ、確実
に、メモリ内部の主信号であるφ5 信号を発生させるた
め、１サイクル遅れでの効力発揮という仕様が、妥当で
あり、本発明は、この仕様を容易に、かつ安全に満たす
ものである。
【００１３】次に、図５に示す第３の制御回路について
説明する。本制御回路は、２つのインバータ及び３入力
Ｎａｎｄ回路により構成されている。ここではこの様な
構成をとっているが、いうまでもなく、他の制御回路、
初段回路も含め、他の構成により、同一の機能回路が実
現でき、本発明の実施例回路については、本発明の利用
範囲を限定するものではない。
説明する。本制御回路は、２つのインバータ及び３入力
Ｎａｎｄ回路により構成されている。ここではこの様な
構成をとっているが、いうまでもなく、他の制御回路、
初段回路も含め、他の構成により、同一の機能回路が実
現でき、本発明の実施例回路については、本発明の利用
範囲を限定するものではない。
【００１４】ここで、第３の制御回路の入力信号は、第
１の初段回路の出力信号φ2 と、第１のＤ型フリップフ
ロップ回路の出力信号φ6 と、第２の制御回路の出力信
号φ4 であり、論理的には、φ6 ・φ4 ・φ2 となる。
すなわち、この第３の制御回路の出力信号φ7 は、図７
のタイミング図に示す通りφ2 信号のインバート信号の
“Ｌ”又は、φ4 信号の“Ｌ”又はφ6 信号の“Ｌ”レ
ベルのいずれかにより、“Ｌ”レベル出力となるもので
ある。ここで、信号φ2 ，φ4 ，φ6 は、すべて、外部
信号ＣＫＥにより生成される信号であり、信号φ2 は、
ＣＫＥに同期し、外部入力基準信号ＣＬＫには非同期の
信号であり、信号φ4 ，φ6 は、いずれも、ＣＫＥによ
り生成されるが、そのレベル変化は、ＣＬＫ信号の立ち
上りエッジにより発生するワンショット信号φ3 により
タイミングが決定される同期信号となっている。本制御
回路の出力信号φ7 は、図２に示す初段回路の入力信号
φinをＩ／Ｏ（ＤＱ）ｐｉｎとしたデータインｐｉｎ初
段回路等のイネーブル信号φe として用いる。すなわ
ち、前述の様に、図２に示す初段回路は、イネーブル信
号φe が“Ｌ”レベルの時に、活性化状態となり入力信
号φinのレベルを出力信号φout に伝達するが、イネー
ブル信号φe が“Ｈ”レベルの時は、ｐ−ｃｈトランジ
スタＱ1 及びＱ2 がＯＦＦ状態、Ｎ−ｃｈトランジスタ
Ｑ9 がＯＮ状態となり出力信号φout を、“Ｈ”レベル
固定とするとともに、トランジスタＱ1，Ｑ3 ，Ｑ5 及
び、トランジスタＱ2 ，Ｑ4 ，Ｑ6 を通して流れる貫通
電流をカットし、消費電流の低減をはかることができ
る。ここで、φ7 信号を、初段回路のイネーブル信号と
して用いる場合には、変化タイミングが重要なポイント
となる。すなわち、この様な初段回路の活性化のために
は、イネーブル信号φe が“Ｌ”レベルに変化してか
ら、インバータＩｎｖ１のゲート信号接点が、カレント
ミラー回路の動作点になるまでには、数ｎＳの時間を要
するため、十分早く、φe を“Ｌ”レベルに変化させな
ければならない。また、本イネーブル信号φe の“Ｈ”
レベル化は、非活性化タイミングとなるが、本同期型半
導体メモリにおける主信号であるワンショット信号φ5
の活性化期間である“Ｌ”レベル期間中では、誤動作の
可能性があるため、実施できない。
１の初段回路の出力信号φ2 と、第１のＤ型フリップフ
ロップ回路の出力信号φ6 と、第２の制御回路の出力信
号φ4 であり、論理的には、φ6 ・φ4 ・φ2 となる。
すなわち、この第３の制御回路の出力信号φ7 は、図７
のタイミング図に示す通りφ2 信号のインバート信号の
“Ｌ”又は、φ4 信号の“Ｌ”又はφ6 信号の“Ｌ”レ
ベルのいずれかにより、“Ｌ”レベル出力となるもので
ある。ここで、信号φ2 ，φ4 ，φ6 は、すべて、外部
信号ＣＫＥにより生成される信号であり、信号φ2 は、
ＣＫＥに同期し、外部入力基準信号ＣＬＫには非同期の
信号であり、信号φ4 ，φ6 は、いずれも、ＣＫＥによ
り生成されるが、そのレベル変化は、ＣＬＫ信号の立ち
上りエッジにより発生するワンショット信号φ3 により
タイミングが決定される同期信号となっている。本制御
回路の出力信号φ7 は、図２に示す初段回路の入力信号
φinをＩ／Ｏ（ＤＱ）ｐｉｎとしたデータインｐｉｎ初
段回路等のイネーブル信号φe として用いる。すなわ
ち、前述の様に、図２に示す初段回路は、イネーブル信
号φe が“Ｌ”レベルの時に、活性化状態となり入力信
号φinのレベルを出力信号φout に伝達するが、イネー
ブル信号φe が“Ｈ”レベルの時は、ｐ−ｃｈトランジ
スタＱ1 及びＱ2 がＯＦＦ状態、Ｎ−ｃｈトランジスタ
Ｑ9 がＯＮ状態となり出力信号φout を、“Ｈ”レベル
固定とするとともに、トランジスタＱ1，Ｑ3 ，Ｑ5 及
び、トランジスタＱ2 ，Ｑ4 ，Ｑ6 を通して流れる貫通
電流をカットし、消費電流の低減をはかることができ
る。ここで、φ7 信号を、初段回路のイネーブル信号と
して用いる場合には、変化タイミングが重要なポイント
となる。すなわち、この様な初段回路の活性化のために
は、イネーブル信号φe が“Ｌ”レベルに変化してか
ら、インバータＩｎｖ１のゲート信号接点が、カレント
ミラー回路の動作点になるまでには、数ｎＳの時間を要
するため、十分早く、φe を“Ｌ”レベルに変化させな
ければならない。また、本イネーブル信号φe の“Ｈ”
レベル化は、非活性化タイミングとなるが、本同期型半
導体メモリにおける主信号であるワンショット信号φ5
の活性化期間である“Ｌ”レベル期間中では、誤動作の
可能性があるため、実施できない。
【００１５】当然のことながら、外部入力信号ＣＫＥに
よる初段活性化及び、非活性化は、外部入力基準信号Ｃ
ＬＫでいうところの１サイクル後に有効となるため、φ
7 信号の“Ｈ”化すなわち、データ入力ｐｉｎの初段回
路の非活性化は内部主信号φ5 と同時に変化するφ3 信
号の立ち上りエッジにて行なえば良い。つまり、第３の
制御信号の入力信号中、φ4 信号の立ち上りタイミング
が、このφ7 信号の“Ｈ”化タイミングの要求事項と一
致しているため非活性化を決定する信号として、用いて
いる。一方、イネーブル信号φ7 の活性化タイミング
は、十分な時間的余裕が必要であり、信号φ6 の“Ｌ”
化のタイミングでは十分でない可能性がある。ここで
は、各入力初段回路の活性化の時間マージンを十分とる
ため、非同期信号であるφ2 信号を用いる。すなわち、
時刻ｔ1 から時刻ｔ3 までが、１サイクルであると規定
した場合には、有効なデータ入力ｐｉｎの入力があるサ
イクルにおいて、入力初段回路の活性化は、ＣＬＫの立
ち上りである時刻ｔ3 までに行なえば良いわけではな
く、データ入力ｐｉｎのＣＬＫに対するセットアップ時
間までには行なわなければならず、前サイクルｔ1 によ
り発生するワンショット信号φ3 の立ち下りエッジよ
り、発生する信号により論理を構成した場合には、マー
ジンがなく、特に、高周波数における動作は保障できな
くなってしまうためである。信号φ2 を、初段回路の活
性化を決定するタイミングとして用いれば、ＣＫＥ信号
の活性化すなわち、“Ｈ”化に同期して、初段回路の活
性化が行なえることとなり、少くとも、ＣＫＥ信号のＣ
ＬＫ信号に対するセットアップ時間だけ、初段活性化タ
イミングに余裕ができることになる。
よる初段活性化及び、非活性化は、外部入力基準信号Ｃ
ＬＫでいうところの１サイクル後に有効となるため、φ
7 信号の“Ｈ”化すなわち、データ入力ｐｉｎの初段回
路の非活性化は内部主信号φ5 と同時に変化するφ3 信
号の立ち上りエッジにて行なえば良い。つまり、第３の
制御信号の入力信号中、φ4 信号の立ち上りタイミング
が、このφ7 信号の“Ｈ”化タイミングの要求事項と一
致しているため非活性化を決定する信号として、用いて
いる。一方、イネーブル信号φ7 の活性化タイミング
は、十分な時間的余裕が必要であり、信号φ6 の“Ｌ”
化のタイミングでは十分でない可能性がある。ここで
は、各入力初段回路の活性化の時間マージンを十分とる
ため、非同期信号であるφ2 信号を用いる。すなわち、
時刻ｔ1 から時刻ｔ3 までが、１サイクルであると規定
した場合には、有効なデータ入力ｐｉｎの入力があるサ
イクルにおいて、入力初段回路の活性化は、ＣＬＫの立
ち上りである時刻ｔ3 までに行なえば良いわけではな
く、データ入力ｐｉｎのＣＬＫに対するセットアップ時
間までには行なわなければならず、前サイクルｔ1 によ
り発生するワンショット信号φ3 の立ち下りエッジよ
り、発生する信号により論理を構成した場合には、マー
ジンがなく、特に、高周波数における動作は保障できな
くなってしまうためである。信号φ2 を、初段回路の活
性化を決定するタイミングとして用いれば、ＣＫＥ信号
の活性化すなわち、“Ｈ”化に同期して、初段回路の活
性化が行なえることとなり、少くとも、ＣＫＥ信号のＣ
ＬＫ信号に対するセットアップ時間だけ、初段活性化タ
イミングに余裕ができることになる。
【００１６】ここで、φ6 信号も入力信号の１つとし、
第３の制御回路に入力されているのは、φ2 信号が、Ｃ
ＫＥ同期，ＣＬＫ非同期信号であり、ＣＫＥの活性化
“Ｈ”ベル側のＣＬＫに対するホールド時間が規定さ
れ、これ以降の“Ｈ”レベル保持の保障がどこにも無い
ためであり、時刻ｔ1 において、ＣＫＥが“Ｈ”であっ
たことをラッチしている信号φ6 も重要な入力信号の１
つであるといえる。
第３の制御回路に入力されているのは、φ2 信号が、Ｃ
ＫＥ同期，ＣＬＫ非同期信号であり、ＣＫＥの活性化
“Ｈ”ベル側のＣＬＫに対するホールド時間が規定さ
れ、これ以降の“Ｈ”レベル保持の保障がどこにも無い
ためであり、時刻ｔ1 において、ＣＫＥが“Ｈ”であっ
たことをラッチしている信号φ6 も重要な入力信号の１
つであるといえる。
【００１７】
【発明の効果】以上説明したように、本発明は、同期型
半導体メモリにおいて、同期型半導体メモリの外部入力
基準信号であるＣＬＫ信号と、ＣＬＫ信号を制御する外
部入力信号ＣＫＥ信号とによる、同期型半導体メモリの
制御方式仕様を実現するクロック制御部の容易で、安全
でかつ小規模である回路システムを提供している。すな
わち、同期型半導体メモリにおける内部の主信号である
φ5 信号をワンショット信号とすることにより、外部入
力信号ＣＬＫの“Ｈ”レベル幅、“Ｌ”レベル幅のいか
んに係わらずに、内部の主要動作を設定できるため、設
計及び、評価の容易性を実現し、さらに、外部信号ＣＫ
Ｅの、ＣＬＫ信号に対する１サイクル遅延有効化のため
の回路を実現する上でのハザード防止等、確実な動作を
行なうための重大な効果を有する。
半導体メモリにおいて、同期型半導体メモリの外部入力
基準信号であるＣＬＫ信号と、ＣＬＫ信号を制御する外
部入力信号ＣＫＥ信号とによる、同期型半導体メモリの
制御方式仕様を実現するクロック制御部の容易で、安全
でかつ小規模である回路システムを提供している。すな
わち、同期型半導体メモリにおける内部の主信号である
φ5 信号をワンショット信号とすることにより、外部入
力信号ＣＬＫの“Ｈ”レベル幅、“Ｌ”レベル幅のいか
んに係わらずに、内部の主要動作を設定できるため、設
計及び、評価の容易性を実現し、さらに、外部信号ＣＫ
Ｅの、ＣＬＫ信号に対する１サイクル遅延有効化のため
の回路を実現する上でのハザード防止等、確実な動作を
行なうための重大な効果を有する。
【００１８】又、前述の様なＣＫＥ信号のＣＬＫ信号に
対する１サイクル前の情報をラッチし、当該サイクルに
ついて確実な内部主信号であるφ5 信号の発生制御を行
なえる回路を提供することにより、同期型半導体メモリ
における内部主信号φ5 信号により制御されるすべての
動作、例えば、ＣＫＥにより、マスクされるＣＬＫサイ
クル中は、出力データは、そのまま保持すること等を容
易に実現することが可能となる。さらに、同期型半導体
メモリにおいて各入力ピンのセットアップ時間，ホール
ド時間及びサイクル時間の特性向上から従来の非同期型
半導体メモリにおいて容易であった入力初段回路の消費
電流削減を、前述のＣＫＥ信号がＣＬＫ信号に対して１
サイクル遅延した時刻にて、有効となる回路の実現と、
これらの回路の出力信号と、非同期信号φ2 を組み合わ
せることにより実現した第３の制御回路により実現する
というきわめて有用な効果を有している。
対する１サイクル前の情報をラッチし、当該サイクルに
ついて確実な内部主信号であるφ5 信号の発生制御を行
なえる回路を提供することにより、同期型半導体メモリ
における内部主信号φ5 信号により制御されるすべての
動作、例えば、ＣＫＥにより、マスクされるＣＬＫサイ
クル中は、出力データは、そのまま保持すること等を容
易に実現することが可能となる。さらに、同期型半導体
メモリにおいて各入力ピンのセットアップ時間，ホール
ド時間及びサイクル時間の特性向上から従来の非同期型
半導体メモリにおいて容易であった入力初段回路の消費
電流削減を、前述のＣＫＥ信号がＣＬＫ信号に対して１
サイクル遅延した時刻にて、有効となる回路の実現と、
これらの回路の出力信号と、非同期信号φ2 を組み合わ
せることにより実現した第３の制御回路により実現する
というきわめて有用な効果を有している。
【図１】本発明の同期型半導体メモリのＣＬＫ制御部を
示すブロックダイヤグラム
示すブロックダイヤグラム
【図２】初段回路の１実施例
【図３】第１の制御回路の１実施例
【図４】第２の制御回路の１実施例
【図５】第３の制御回路の１実施例
【図６】本発明の同期型半導体メモリのＣＬＫ制御部を
示す回路の１実施例
示す回路の１実施例
【図７】本発明の同期型半導体メモリのクロック制御部
のタイミング図
のタイミング図
Ｑ 電界効果トランジスタ Ｉｎｖ インバータ Ｎａｎｄ ナンド回路 Ｎｏｒ ノア回路 φ 信号
Claims (4)
- 【請求項１】 第１の外部入力基準信号ＣＬＫ（クロッ
ク）と、前記第１の外部入力基準信号ＣＬＫを制御する
第２の外部入力信号ＣＫＥ（クロックイネーブル）と、
第３の外部入力信号ＲＡＳ（ロウアドレスストローブ信
号）と、第４の外部入力信号ＣＡＳ（カラムアドレスス
トローブ信号）と、第５の外部入力信号ＷＥ（ライトイ
ネーブル信号）と、第６の外部入力信号ＣＳ（チップセ
レクト信号）と、第７の外部入力信号群Ａ0 〜ＡN （ア
ドレス入力信号群）と、第８の外部入出力信号群ＤＱ0
〜ＤＱM （入出力データ信号群）と、電源端子，接地端
子とを有し、前記第１の外部入力基準信号ＣＬＫの立ち
上りエッジに同期して、前記第３，第４及び第５の外部
入力信号であるＲＡＳ，ＣＡＳ，ＷＥを入力して、各々
のハイレベル、又はロウレベルの組み合わせにより、制
御命令を決定し、前記第６の外部入力信号ＣＳのレベル
により、前記制御命令の有効，無効を決定し、前記制御
命令の入力時に、必要に応じて前記第７の外部入力信号
群Ａ0 〜ＡN および前記第８の外部入出力信号群ＤＱ0
〜ＤＱM を前記制御命令入力と同様に前記第１の外部入
力基準信号ＣＬＫの立ち上りエッジに同期して入力する
同期型のランダムアクセスメモリにおいて、 前記第１の外部入力基準信号ＣＬＫを入力信号とする第
１の初段回路と、前記第２の外部入力信号ＣＫＥを入力
信号とする第２の初段回路と、前記第１の初段回路の出
力信号φ1 と、前記第２の初段回路の出力信号φ2 と、
前記第１の出力信号φ1 を入力信号の１つとする第１の
制御回路と、前記第２の出力信号φ2 を入力信号の１つ
とする第２の制御回路とを有し、前記第１の制御回路の
一部を、前記第１の外部入力基準信号ＣＬＫの立ち上り
エッジによって発生するワンショット信号発生回路とす
ることを特徴とする同期型の半導体メモリ。 - 【請求項２】 前記特許請求項１に示す同期型ランダム
アクセスメモリにおいて、前記第１の制御回路として、
入力信号を前記第１の出力信号φ1 を用い、前記第１の
外部入力基準信号ＣＬＫの立ち上りエッジによって発生
する第１及び第２のワンショット信号発生回路により構
成される回路とし、第１のワンショット信号発生回路の
出力信号φ3 を前記第２の制御回路の制御信号として用
い、前記第２のワンショット信号発生回路の入力信号と
して、前記第２のワンショット信号発生回路の制御信号
として、前記第２の制御回路の第４の出力信号φ4 を用
いて、前記第４の出力信号φ4 のハイレベル，ロウレベ
ルによって、第２のワンショット信号発生回路の第５の
出力信号φ5 を発生させるか否かを決定し、さらに、前
記第１のワンショット信号発生回路の第３の出力信号φ
3 と、前記第２のワンショット信号発生回路の第５の出
力信号φ5 とを、第５の出力信号φ5 を発生させる場合
には、同時に発生させ、第３の出力信号φ3 と、前記第
５の出力信号φ5 のワンショット幅を同一にすることを
特徴とする同期型半導体メモリ。 - 【請求項３】 前記特許請求項１，２に示す同期型ラン
ダムアクセスメモリにおいて、前記第２の制御回路とし
て、入力信号を前記第２の初段回路の第２の出力信号φ
2 とし、クロック信号及びゲート信号として前記第１の
ワンショット信号発生回路の第３の出力信号φ3 を用い
る第１のＤ型フリップフロップ回路と、第１のＤ型ラッ
チ回路のシリアル接続として構成し、前記第１のＤ型ラ
ッチ回路の出力信号を前記第２の制御回路の第４の出力
信号φ4 として用い、前記第１の制御回路の第２のワン
ショット信号発生回路の制御信号として用いることを特
徴とする同期型半導体メモリ。 - 【請求項４】 前記特許請求項１，２，３に示す同期型
ランダムアクセスメモリにおいて、前記第２の初段回路
の出力信号φ2 、前記第２の制御回路の出力信号である
前記第４の出力信号φ4 及び前記第２の制御回路中、前
記第１のＤ型フリップフロップ回路の第６の出力信号φ
6 とを入力信号とし、前記外部入力信号であるＲＡＳ，
ＣＡＳ，ＷＥ，ＣＳ，Ａ0 〜ＡN 、及びＤＱ0 〜ＤＱM
を入力信号とする各々の初段回路の活性化信号φ7 を出
力信号とする第３の制御回路を有することを特徴とする
同期型半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077237A JP2605576B2 (ja) | 1993-04-02 | 1993-04-02 | 同期型半導体メモリ |
| EP94105058A EP0623931B1 (en) | 1993-04-02 | 1994-03-30 | Semiconductor synchronous memory device having input circuit for producing constant main control signal operative to allow timing generator to latch command signals |
| DE69410526T DE69410526T2 (de) | 1993-04-02 | 1994-03-30 | Synchrone Halbleiterspeicheranordnung mit einer Eingangsschaltung zur Herstellung eines konstanten Hauptsteuersignals, um einem Zeitgeber zu erlauben, Steuersignale zu verriegeln |
| US08/220,881 US5444667A (en) | 1993-04-02 | 1994-03-31 | Semiconductor synchronous memory device having input circuit for producing constant main control signal operative to allow timing generator to latch command signals |
| KR1019940007002A KR0132645B1 (ko) | 1993-04-02 | 1994-04-02 | 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077237A JP2605576B2 (ja) | 1993-04-02 | 1993-04-02 | 同期型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290583A true JPH06290583A (ja) | 1994-10-18 |
| JP2605576B2 JP2605576B2 (ja) | 1997-04-30 |
Family
ID=13628264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077237A Expired - Lifetime JP2605576B2 (ja) | 1993-04-02 | 1993-04-02 | 同期型半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5444667A (ja) |
| EP (1) | EP0623931B1 (ja) |
| JP (1) | JP2605576B2 (ja) |
| KR (1) | KR0132645B1 (ja) |
| DE (1) | DE69410526T2 (ja) |
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