JPH06291132A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- JPH06291132A JPH06291132A JP5098796A JP9879693A JPH06291132A JP H06291132 A JPH06291132 A JP H06291132A JP 5098796 A JP5098796 A JP 5098796A JP 9879693 A JP9879693 A JP 9879693A JP H06291132 A JPH06291132 A JP H06291132A
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Abstract
(57)【要約】
【目的】 ポリシリコンによるベース取り出し電極部と
リンクベースを接続するグラフトベースを窓開けにより
形成する場合、リソグラフィーのマージン確保のため、
グラフトベース領域が広くなり、寄生容量大となる欠点
を改善し、ベースコレクタ間の寄生容量を大幅に削減
し、更なる高速化を達成したバイポーラトランジスタ、
及びその製造方法を提供する。 【構成】 半導体基板１上に形成された第１の伝導型の
第１の不純物層と、前記不純物層に接触した第１の絶縁
膜５と、第１の絶縁膜と接触した第２の伝導型の第１の
電気伝導膜６と、電気伝導膜６に接触した第２の絶縁膜
７によって形成された開口部内で第２の伝導型の第１の
電気伝導膜と第１の不純物層を接続し同時にトランジス
タのベースを形成する第２の伝導型の第２の電気伝導膜
８から構成されたバイポーラトランジスタ。
リンクベースを接続するグラフトベースを窓開けにより
形成する場合、リソグラフィーのマージン確保のため、
グラフトベース領域が広くなり、寄生容量大となる欠点
を改善し、ベースコレクタ間の寄生容量を大幅に削減
し、更なる高速化を達成したバイポーラトランジスタ、
及びその製造方法を提供する。 【構成】 半導体基板１上に形成された第１の伝導型の
第１の不純物層と、前記不純物層に接触した第１の絶縁
膜５と、第１の絶縁膜と接触した第２の伝導型の第１の
電気伝導膜６と、電気伝導膜６に接触した第２の絶縁膜
７によって形成された開口部内で第２の伝導型の第１の
電気伝導膜と第１の不純物層を接続し同時にトランジス
タのベースを形成する第２の伝導型の第２の電気伝導膜
８から構成されたバイポーラトランジスタ。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
及びその製造方法に関するものである。
及びその製造方法に関するものである。
【０００２】
【従来技術及びその問題点】近年、ＬＳＩの更なる大規
模化、高性能化が要求され、その中でバイポーラトラン
ジスタの更なる高性能化が要求されている。このこと
は、ベース幅の縮小化によるベース走行時間の短縮と、
ベース抵抗の削減、ベース−コレクタ間容量に代表され
る寄生容量の削減により達成されるが、これらは互いに
関連しており、最適化が必要である。
模化、高性能化が要求され、その中でバイポーラトラン
ジスタの更なる高性能化が要求されている。このこと
は、ベース幅の縮小化によるベース走行時間の短縮と、
ベース抵抗の削減、ベース−コレクタ間容量に代表され
る寄生容量の削減により達成されるが、これらは互いに
関連しており、最適化が必要である。
【０００３】微細化によるエミッター幅の縮小化に伴
い、ベース電極取り出しのための拡散層（所謂グラフト
ベース）領域及び真性ベース領域とグラフトベースを接
続するリンクベース領域は真性ベース領域に比べ面積的
に大きく、高速化のためにはこの寄生容量成分の縮小が
必須である。一方、リンクベース領域（幅）の縮小はト
ランジスタのエミッターベース間の特性劣化や高周波特
性悪化の要因となり、グラフトベース領域の削減はプロ
セス安定度の面から問題があり、その縮小化には最適な
ポイントがあることになる。
い、ベース電極取り出しのための拡散層（所謂グラフト
ベース）領域及び真性ベース領域とグラフトベースを接
続するリンクベース領域は真性ベース領域に比べ面積的
に大きく、高速化のためにはこの寄生容量成分の縮小が
必須である。一方、リンクベース領域（幅）の縮小はト
ランジスタのエミッターベース間の特性劣化や高周波特
性悪化の要因となり、グラフトベース領域の削減はプロ
セス安定度の面から問題があり、その縮小化には最適な
ポイントがあることになる。
【０００４】上記問題を図１４に示した従来例を用いて
詳細に説明する。本図は従来の高速バイポーラトランジ
スタ（ＮＰＮ）のエミッター１５、ベース１３付近のシ
リコン基板１上部断面図である。本構造は、エミッタ
ー、ベース電極を２層のポリシリコン６，１４で形成し
た所謂ダブルポリシリコン構造を採用しており、各電極
間を絶縁膜のサイドウォール１６で分離することで、ベ
ース−コレクタ間容量を大幅に削減している。更に、前
記ベースとベース電極を接続するためのリンクベースの
形成をしている。
詳細に説明する。本図は従来の高速バイポーラトランジ
スタ（ＮＰＮ）のエミッター１５、ベース１３付近のシ
リコン基板１上部断面図である。本構造は、エミッタ
ー、ベース電極を２層のポリシリコン６，１４で形成し
た所謂ダブルポリシリコン構造を採用しており、各電極
間を絶縁膜のサイドウォール１６で分離することで、ベ
ース−コレクタ間容量を大幅に削減している。更に、前
記ベースとベース電極を接続するためのリンクベースの
形成をしている。
【０００５】しかしながら、図の例において、エミッタ
ー幅３００ｎｍに対して、Ｐ+ グラフトベース１２の幅
は４００ｎｍ（設計パターン上）で拡散後１１００ｎｍ
に広がってしまい、寄生成分となる領域が圧倒的に広
い。高速化のためには、リンクベースによる接続を特性
を阻害せずに、グラフトベース領域を十分狭くする必要
がある。
ー幅３００ｎｍに対して、Ｐ+ グラフトベース１２の幅
は４００ｎｍ（設計パターン上）で拡散後１１００ｎｍ
に広がってしまい、寄生成分となる領域が圧倒的に広
い。高速化のためには、リンクベースによる接続を特性
を阻害せずに、グラフトベース領域を十分狭くする必要
がある。
【０００６】
【発明が解決しようとする課題】本発明は高性能なバイ
ポーラトランジスタを実現するにあたり、ポリシリコン
によるベース取り出し電極部とリンクベースを接続する
グラフトベースを窓開けにより形成する場合、リソグラ
フィーのマージンを確保するため、グラフトベース領域
が広くなり、寄生容量大となる欠点を改善し、ベースコ
レクタ間の寄生容量を大幅に削減し、これにより更なる
高速化を達成したバイポーラトランジスタ、及びその製
造方法を提供せんとするものである。
ポーラトランジスタを実現するにあたり、ポリシリコン
によるベース取り出し電極部とリンクベースを接続する
グラフトベースを窓開けにより形成する場合、リソグラ
フィーのマージンを確保するため、グラフトベース領域
が広くなり、寄生容量大となる欠点を改善し、ベースコ
レクタ間の寄生容量を大幅に削減し、これにより更なる
高速化を達成したバイポーラトランジスタ、及びその製
造方法を提供せんとするものである。
【０００７】
【課題を解決するための手段】本出願の請求項１の発明
は、半導体基板上に形成された第１の伝導型の第１の不
純物層と、前記不純物層に接触した第１の絶縁膜と、前
記第１の絶縁膜と接触した第２の伝導型の第１の電気伝
導膜と、前記電気伝導膜に接触した第２の絶縁膜によっ
て形成された開口部内で前記第２の伝導型の第１の電気
伝導膜と第１の不純物層を接続し同時にトランジスタの
ベースを形成する第２の伝導型の第２の電気伝導膜から
構成されたバイポーラトランジスタであって、これによ
り上記目的を達成するものである。
は、半導体基板上に形成された第１の伝導型の第１の不
純物層と、前記不純物層に接触した第１の絶縁膜と、前
記第１の絶縁膜と接触した第２の伝導型の第１の電気伝
導膜と、前記電気伝導膜に接触した第２の絶縁膜によっ
て形成された開口部内で前記第２の伝導型の第１の電気
伝導膜と第１の不純物層を接続し同時にトランジスタの
ベースを形成する第２の伝導型の第２の電気伝導膜から
構成されたバイポーラトランジスタであって、これによ
り上記目的を達成するものである。
【０００８】本出願の請求項２の発明は、前記開口部と
前記第２の伝導型の第１の電気伝導膜と第１の不純物層
を接続し同時にトランジスタのベースを形成する第２の
伝導型の第２の電気伝導膜と前記第２の電気伝導膜の内
側に形成された第３の絶縁膜により横方向を分離され、
縦方向では第２の電気伝導膜と接続する第１の伝導型で
第３の電気伝導膜がエミッターまたはエミッター拡散源
を構成する請求項１に記載のバイポーラトランジスタで
あって、これにより上記目的を達成するものである。
前記第２の伝導型の第１の電気伝導膜と第１の不純物層
を接続し同時にトランジスタのベースを形成する第２の
伝導型の第２の電気伝導膜と前記第２の電気伝導膜の内
側に形成された第３の絶縁膜により横方向を分離され、
縦方向では第２の電気伝導膜と接続する第１の伝導型で
第３の電気伝導膜がエミッターまたはエミッター拡散源
を構成する請求項１に記載のバイポーラトランジスタで
あって、これにより上記目的を達成するものである。
【０００９】本出願の請求項３の発明は、第３の電気伝
導膜が第２の電気伝導膜に対し、エネルギーバンドギャ
ップが大きい請求項２に記載のバイポーラトランジスタ
であって、これにより上記目的を達成するものである。
導膜が第２の電気伝導膜に対し、エネルギーバンドギャ
ップが大きい請求項２に記載のバイポーラトランジスタ
であって、これにより上記目的を達成するものである。
【００１０】本出願の請求項４の発明は、第２の伝導型
の第２の電気伝導膜をＰ型の不純物をドープしたポリシ
リコン層とシリサイド層の多層構造とした請求項１また
は２に記載のバイポーラトランジスタであって、これに
より上記目的を達成するものである。
の第２の電気伝導膜をＰ型の不純物をドープしたポリシ
リコン層とシリサイド層の多層構造とした請求項１また
は２に記載のバイポーラトランジスタであって、これに
より上記目的を達成するものである。
【００１１】本出願の請求項５の発明は、半導体基板上
に形成された第１の伝導型の第１の不純物層と、前記不
純物層に接触した第１の絶縁膜と、前記第１の絶縁膜と
接触した第２の伝導型の第１の電気伝導膜と、前記電気
伝導膜に接触した第２の絶縁膜によって形成された開口
部内で前記第２の伝導型の第１の電気伝導膜と第１の不
純物層を接続し同時にトランジスタのベースを形成する
第２の伝導型の第２の電気伝導膜から構成されたバイポ
ーラトランジスタの製造方法であって、第２の絶縁膜を
全面に形成後、第３の絶縁膜を全面に形成し、エッチバ
ックにより開口部の周辺の側壁のみに絶縁膜を残し、平
滑化後、全面にエッチバックを行うことにより、開口部
の底部に第２の導電膜を残しかつ第２の絶縁膜の上部に
残さないで第１の導電膜と接続することを特徴とするバ
イポーラトランジスタの製造方法であって、これにより
上記目的を達成するものである。
に形成された第１の伝導型の第１の不純物層と、前記不
純物層に接触した第１の絶縁膜と、前記第１の絶縁膜と
接触した第２の伝導型の第１の電気伝導膜と、前記電気
伝導膜に接触した第２の絶縁膜によって形成された開口
部内で前記第２の伝導型の第１の電気伝導膜と第１の不
純物層を接続し同時にトランジスタのベースを形成する
第２の伝導型の第２の電気伝導膜から構成されたバイポ
ーラトランジスタの製造方法であって、第２の絶縁膜を
全面に形成後、第３の絶縁膜を全面に形成し、エッチバ
ックにより開口部の周辺の側壁のみに絶縁膜を残し、平
滑化後、全面にエッチバックを行うことにより、開口部
の底部に第２の導電膜を残しかつ第２の絶縁膜の上部に
残さないで第１の導電膜と接続することを特徴とするバ
イポーラトランジスタの製造方法であって、これにより
上記目的を達成するものである。
【００１２】
【作 用】本発明によれば、具体的には、ポリシリコン
のベース電極取り出し部と真性ベース領域との接続を真
性ベース領域をエピタキシー（ＣＶＤ）による形成のと
同時に行い、膜厚で決まる微細幅で安定に接続し、寄生
容量を大幅に低減する。即ち、本発明によれば、グラフ
トベースをリソグラフィーのマージンを考慮することな
しに自己整合的に形成することができ、グラフトベース
領域の大幅削減が可能になると共に、安定に真性ベース
領域とポリシリコンベース取り出し電極との接続ができ
る。
のベース電極取り出し部と真性ベース領域との接続を真
性ベース領域をエピタキシー（ＣＶＤ）による形成のと
同時に行い、膜厚で決まる微細幅で安定に接続し、寄生
容量を大幅に低減する。即ち、本発明によれば、グラフ
トベースをリソグラフィーのマージンを考慮することな
しに自己整合的に形成することができ、グラフトベース
領域の大幅削減が可能になると共に、安定に真性ベース
領域とポリシリコンベース取り出し電極との接続ができ
る。
【００１３】
【実施例】以下、本発明の具体的な実施例を図１及び図
２ないし図１３を用いて説明する。これらの図は、ＮＰ
Ｎトランジスタのエミッター、ベース部のシリコン基板
上部断面図である。
２ないし図１３を用いて説明する。これらの図は、ＮＰ
Ｎトランジスタのエミッター、ベース部のシリコン基板
上部断面図である。
【００１４】まず図２ないし図１３を参照して、本実施
例の工程を説明する。図２に示すように、Ｐ型基板１に
Ｎ+ コレクタ埋め込み層２を形成後、図３に示すように
Ｎ型エピタキシャル層３を成長させる。
例の工程を説明する。図２に示すように、Ｐ型基板１に
Ｎ+ コレクタ埋め込み層２を形成後、図３に示すように
Ｎ型エピタキシャル層３を成長させる。
【００１５】その後、図４に示すように絶縁膜４による
絶縁膜分離を行う。図の例では、溝を形成した後、絶縁
物を埋め込む所謂トレンチアイソレーションを示してい
る。更に、ＳｉＯ2 絶縁膜５をＣＶＤ法により３００ｎ
ｍ形成する。膜厚はベース取り出し電極とコレクタ（エ
ピタキシャル層）との間の寄生容量として作用するた
め、厚いほどよいが、厚くすると段差が大きくなり電極
を形成する際問題となるため、上記の厚さとした。
絶縁膜分離を行う。図の例では、溝を形成した後、絶縁
物を埋め込む所謂トレンチアイソレーションを示してい
る。更に、ＳｉＯ2 絶縁膜５をＣＶＤ法により３００ｎ
ｍ形成する。膜厚はベース取り出し電極とコレクタ（エ
ピタキシャル層）との間の寄生容量として作用するた
め、厚いほどよいが、厚くすると段差が大きくなり電極
を形成する際問題となるため、上記の厚さとした。
【００１６】次に図５を参照する。絶縁膜５を形成後、
ポリシリコン層６をＣＶＤ法により、１００ｎｍ形成す
る。このポリシリコン層６は、素子の完成後にはベース
等の取り出し電極に使用されるので、Ｐ型不純物をドー
プし低抵抗にしておく。ポリシリコン層９の不要部分を
リソグラフィーとドライエッチングにより除去して、窓
開けのエッチングを行う。
ポリシリコン層６をＣＶＤ法により、１００ｎｍ形成す
る。このポリシリコン層６は、素子の完成後にはベース
等の取り出し電極に使用されるので、Ｐ型不純物をドー
プし低抵抗にしておく。ポリシリコン層９の不要部分を
リソグラフィーとドライエッチングにより除去して、窓
開けのエッチングを行う。
【００１７】次いで、図６に示すように、絶縁膜７（Ｓ
ｉＯ2 ）をＣＶＤ法により、３００ｎｍ形成する。
ｉＯ2 ）をＣＶＤ法により、３００ｎｍ形成する。
【００１８】次に、図７に示すとおり、リソグラフィー
とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｎ
ｇ）法により、ベース、エミッターの能動領域となる窓
を形成する。同時にコレクタの電極取り出し（図示せ
ず）も形成できる。
とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｎ
ｇ）法により、ベース、エミッターの能動領域となる窓
を形成する。同時にコレクタの電極取り出し（図示せ
ず）も形成できる。
【００１９】次に、図８を参照する。低温（５００〜６
００℃）の高真空エピタキシーにより、全面にＰ型導電
性の薄膜エピタキシー膜８を形成する。このエピタキシ
ー膜８は真性ベース領域を形成するため、比抵抗で１０
ｋΩ〜２０ｋΩ／□程度が望ましく、厚さは高周波特性
の向上のため、５０ｎｍ〜８０ｎｍ程度とする。エピタ
キシー膜８は開口部側面では下地の影響がポリシリコン
となっているが、その領域は膜厚のオーダーであり、後
述するサイドウォール絶縁膜による分離で真性ベース領
域までは影響がない。また、開口部周辺部エッジにおい
てもＮエピタキシー層側へのＰ型不純物の拡散により接
合は単結晶中に形成されるため、リーク電流は無視でき
るオーダーとなる。
００℃）の高真空エピタキシーにより、全面にＰ型導電
性の薄膜エピタキシー膜８を形成する。このエピタキシ
ー膜８は真性ベース領域を形成するため、比抵抗で１０
ｋΩ〜２０ｋΩ／□程度が望ましく、厚さは高周波特性
の向上のため、５０ｎｍ〜８０ｎｍ程度とする。エピタ
キシー膜８は開口部側面では下地の影響がポリシリコン
となっているが、その領域は膜厚のオーダーであり、後
述するサイドウォール絶縁膜による分離で真性ベース領
域までは影響がない。また、開口部周辺部エッジにおい
てもＮエピタキシー層側へのＰ型不純物の拡散により接
合は単結晶中に形成されるため、リーク電流は無視でき
るオーダーとなる。
【００２０】図８の要部を拡大して、図９に示す。以
降、拡大図により説明する。
降、拡大図により説明する。
【００２１】更に、絶縁膜９をＣＶＤ法により、１００
ｎｍ形成し、ＲＩＥ法により開口部周辺にサイドウォー
ル状に膜を残す。これにより図１０の構造を得る。
ｎｍ形成し、ＲＩＥ法により開口部周辺にサイドウォー
ル状に膜を残す。これにより図１０の構造を得る。
【００２２】図１１に示すように、フォトレジスト等の
塗布により開口部を含めて全面を平滑化を行う。更にＲ
ＩＥ法またはケミカルメカニカルポリッシュ法により、
絶縁膜７が露出するまでエッチバックを行う。図１１
中、Ｅでエッチングバックする領域を示す。
塗布により開口部を含めて全面を平滑化を行う。更にＲ
ＩＥ法またはケミカルメカニカルポリッシュ法により、
絶縁膜７が露出するまでエッチバックを行う。図１１
中、Ｅでエッチングバックする領域を示す。
【００２３】更に、開口部に残存するフォトレジスト等
をマスクとして、開口部内の周辺のエピタキシー層（こ
の付近ではポリシリコンとなっている）８をＲＩＥ法に
よりエッチバックする。これにより図１２の構造を得
る。これによって、真性ベース領域を保護した状態で、
ベース取り出し電極との接続が完了する。
をマスクとして、開口部内の周辺のエピタキシー層（こ
の付近ではポリシリコンとなっている）８をＲＩＥ法に
よりエッチバックする。これにより図１２の構造を得
る。これによって、真性ベース領域を保護した状態で、
ベース取り出し電極との接続が完了する。
【００２４】図１３に示す如く、絶縁膜１１をＣＶＤ法
により、１００ｎｍ形成し、ＲＩＥ法によりエッチバッ
クし開口部周辺のエピタキシー層（この付近ではポリシ
リコンとなっている）８の上部を埋める。
により、１００ｎｍ形成し、ＲＩＥ法によりエッチバッ
クし開口部周辺のエピタキシー層（この付近ではポリシ
リコンとなっている）８の上部を埋める。
【００２５】引き続いて、エミッター拡散層を形成する
ためのポリシリコン１２をＣＶＤ法により、１００ｎｍ
形成し、Ａｓをイオンインプラにより１Ｅ１６／ｃｍ2
打ち込み、窒素雰囲気中で８００℃３０ｍｉｎアニール
する。更にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）により、エミッターベース接合を安定に形成
する。これによって、図１のバイポーラトランジスタ構
造が得られる。以下、メタル電極形成工程を行う。
ためのポリシリコン１２をＣＶＤ法により、１００ｎｍ
形成し、Ａｓをイオンインプラにより１Ｅ１６／ｃｍ2
打ち込み、窒素雰囲気中で８００℃３０ｍｉｎアニール
する。更にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）により、エミッターベース接合を安定に形成
する。これによって、図１のバイポーラトランジスタ構
造が得られる。以下、メタル電極形成工程を行う。
【００２６】本発明は上述の実施例に限定されるもので
はなく、本発明の技術的思想に基づく種々の変形が可能
である。
はなく、本発明の技術的思想に基づく種々の変形が可能
である。
【００２７】例えば図５に示す工程において、ポリシリ
コン層６にシリサイド（例えばチタンシリサイド）層を
追加することにより、ベース取り出し部の抵抗が削減で
き、高速化が可能となる。
コン層６にシリサイド（例えばチタンシリサイド）層を
追加することにより、ベース取り出し部の抵抗が削減で
き、高速化が可能となる。
【００２８】また、図８における真性ベースと図１にお
けるエミッターを形成する組み合わせを、エミッターが
よりバンドギャップが大きくなる組み合わせとすること
により、注入効率を向上することができベース抵抗の低
減等により高速化に寄与する。この組み合わせは、エミ
ッター側に酸素とＮ型不純物（例えばリン）を含むポリ
シリコン（ＳｉＯｘＰｙ）を、ベース側にＧｅをドーピ
ングすることを、いずれかまたは両方に用いることによ
り可能となる。
けるエミッターを形成する組み合わせを、エミッターが
よりバンドギャップが大きくなる組み合わせとすること
により、注入効率を向上することができベース抵抗の低
減等により高速化に寄与する。この組み合わせは、エミ
ッター側に酸素とＮ型不純物（例えばリン）を含むポリ
シリコン（ＳｉＯｘＰｙ）を、ベース側にＧｅをドーピ
ングすることを、いずれかまたは両方に用いることによ
り可能となる。
【００２９】また図１１及び図１３における絶縁膜膜厚
を薄くすることにより、更に真性ベース以外の寄生領域
の削減が可能となる。
を薄くすることにより、更に真性ベース以外の寄生領域
の削減が可能となる。
【００３０】以上、説明したように本実施例にあって
は、バイポーラトランジスタのグラフトベース及びリン
クベース、また、図１０及び図１３における絶縁膜厚を
薄くすることにより、更に真性ベース以外の寄生領域の
削減が可能となる。
は、バイポーラトランジスタのグラフトベース及びリン
クベース、また、図１０及び図１３における絶縁膜厚を
薄くすることにより、更に真性ベース以外の寄生領域の
削減が可能となる。
【００３１】
【発明の効果】上述の如く、本発明によれば、バイポー
ラトランジスタのグラフトベース及びリンクベース及び
ベース形成において、グラフトベース領域をエピタキシ
ーの膜厚で決定する構造とすることにより、大幅にベー
スコレクタ間及びベースサブ間の寄生容量を低減するこ
とが可能となった。これにより、動作速度の高速化が可
能となった。
ラトランジスタのグラフトベース及びリンクベース及び
ベース形成において、グラフトベース領域をエピタキシ
ーの膜厚で決定する構造とすることにより、大幅にベー
スコレクタ間及びベースサブ間の寄生容量を低減するこ
とが可能となった。これにより、動作速度の高速化が可
能となった。
【図１】実施例１の構造を示す。
【図２】実施例１の工程を示す（１）。
【図３】実施例１の工程を示す（２）。
【図４】実施例１の工程を示す（３）。
【図５】実施例１の工程を示す（４）。
【図６】実施例１の工程を示す（５）。
【図７】実施例１の工程を示す（６）。
【図８】実施例１の工程を示す（７）。
【図９】実施例１の工程を示す（（７）の拡大）。
【図１０】実施例１の工程を示す（８）。
【図１１】実施例１の工程を示す（９）。
【図１２】実施例１の工程を示す（１０）。
【図１３】実施例１の工程を示す（１１）。
【図１４】従来例を示す。
１ 基板 ５ 第１の絶縁膜 ６ 第１の電気伝導膜 ７ 第２の絶縁膜 ８ 第２の電気伝導膜
Claims (5)
- 【請求項１】半導体基板上に形成された第１の伝導型の
第１の不純物層と、前記不純物層に接触した第１の絶縁
膜と、前記第１の絶縁膜と接触した第２の伝導型の第１
の電気伝導膜と、前記電気伝導膜に接触した第２の絶縁
膜によって形成された開口部内で前記第２の伝導型の第
１の電気伝導膜と第１の不純物層を接続し同時にトラン
ジスタのベースを形成する第２の伝導型の第２の電気伝
導膜から構成されたバイポーラトランジスタ。 - 【請求項２】前記開口部と前記第２の伝導型の第１の電
気伝導膜と第１の不純物層を接続し同時にトランジスタ
のベースを形成する第２の伝導型の第２の電気伝導膜と
前記第２の電気伝導膜の内側に形成された第３の絶縁膜
により横方向を分離され、縦方向では第２の電気伝導膜
と接続する第１の伝導型で第３の電気伝導膜がエミッタ
ーまたはエミッター拡散源を構成する請求項１に記載の
バイポーラトランジスタ。 - 【請求項３】第３の電気伝導膜が第２の電気伝導膜に対
し、エネルギーバンドギャップが大きい請求項２に記載
のバイポーラトランジスタ。 - 【請求項４】第２の伝導型の第２の電気伝導膜をＰ型の
不純物をドープしたポリシリコン層とシリサイド層の多
層構造とした請求項１または２に記載のバイポーラトラ
ンジスタ。 - 【請求項５】半導体基板上に形成された第１の伝導型の
第１の不純物層と、前記不純物層に接触した第１の絶縁
膜と、前記第１の絶縁膜と接触した第２の伝導型の第１
の電気伝導膜と、前記電気伝導膜に接触した第２の絶縁
膜によって形成された開口部内で前記第２の伝導型の第
１の電気伝導膜と第１の不純物層を接続し同時にトラン
ジスタのベースを形成する第２の伝導型の第２の電気伝
導膜から構成されたバイポーラトランジスタの製造方法
であって、 第２の絶縁膜を全面に形成後、第３の絶縁膜を全面に形
成し、エッチバックにより開口部の周辺の側壁のみに絶
縁膜を残し、平滑化後、全面にエッチバックを行うこと
により、開口部の底部に第２の導電膜を残しかつ第２の
絶縁膜の上部に残さないで第１の導電膜と接続すること
を特徴とするバイポーラトランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5098796A JPH06291132A (ja) | 1993-03-31 | 1993-03-31 | バイポーラトランジスタ及びその製造方法 |
| US08/472,869 US5643806A (en) | 1993-02-28 | 1995-06-07 | Manufacturing method for making bipolar device |
| US08/477,471 US5541124A (en) | 1993-02-28 | 1995-06-07 | Method for making bipolar transistor having double polysilicon structure |
| US08/757,335 US5856228A (en) | 1993-02-28 | 1996-11-27 | Manufacturing method for making bipolar device having double polysilicon structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5098796A JPH06291132A (ja) | 1993-03-31 | 1993-03-31 | バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291132A true JPH06291132A (ja) | 1994-10-18 |
Family
ID=14229325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5098796A Pending JPH06291132A (ja) | 1993-02-28 | 1993-03-31 | バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009295998A (ja) * | 2009-08-14 | 2009-12-17 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-03-31 JP JP5098796A patent/JPH06291132A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7851890B2 (en) | 2002-09-20 | 2010-12-14 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP2009295998A (ja) * | 2009-08-14 | 2009-12-17 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
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