JPH04102335A - セルフアライン接触を有するバイポーラトランジスタの製作プロセス - Google Patents
セルフアライン接触を有するバイポーラトランジスタの製作プロセスInfo
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- JPH04102335A JPH04102335A JP2406534A JP40653490A JPH04102335A JP H04102335 A JPH04102335 A JP H04102335A JP 2406534 A JP2406534 A JP 2406534A JP 40653490 A JP40653490 A JP 40653490A JP H04102335 A JPH04102335 A JP H04102335A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明はバイポーラデバイス、より具体的にはセルファ
ライン接触を有するバイポーラトランジスタの製作プロ
セスに係る。 ［０００２］
ライン接触を有するバイポーラトランジスタの製作プロ
セスに係る。 ［０００２］
本明細書は現在本件とともに申請された米国申請番号第
０７７４８２４４４号に関連する。 ［０００３］
０７７４８２４４４号に関連する。 ［０００３］
回路密度がより高くなり、パワー−遅延積が低くなると
ともに、バイポーラ技術の最近の進展を刺激した。今日
の進歩したバイポーラ構造の特徴の例は、セルファライ
ン構造、深い溝分離及びポリシリコンエミッタ接触であ
る。特に、セルファライン技術は、外部ベース−コレク
タ接合容量及び外部ベース抵抗を減すことにより、高速
バイポーラトランジスタの動作特性を著しく改善した。 最も広く用いられているセルファラインバイポーラ構造
は、超セルファライン技術型（ＳＳＴ）である。たとえ
ば、エイチ・ナカシバ（Ｈ、Ｎａｋａｓｈｉｂａ）ら、
アイイーイーイー・トランス、エレクトロン・デバイス
（ＩＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ）第ＥＤ−２７巻、第８号、１３９０−９４頁
（１９８０） ティー・エイチ・コンス（Ｔ、 Ｈ，
Ｎｉｎｇ）ら、アイイーイーイー・トランス・エレクト
ロン・デバイス（工ＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ）、第ＥＤ２８巻、第９頁、１
０１０−１３頁（１９８１）及びティー・サカイ（Ｔ、
５ａｋａｉ）ら、エレクトロン・レターズ（Ｅｌｅｃ
ｔｒ。 ｎ Ｌｅｔｔｅｒｓ）、第１９巻、第８号、２８３−８
４号（１９８３）を参照のこと。 ［０００４］ ＳＳＴ構造は一般的に重畳された二重ポリシリコン層を
特徴とする。典型的な場合、ポリシリコンの下の層はベ
ース電極として用いられ、上のポリシリコン層はエミッ
タ電極として用いられる。更に、下及び上のポリシリコ
ン層はそれぞれ外部ベース及びエミッタ領域を規定し、
内部及び外部トランジスタ領域を分離するため、酸化物
スペーサ又はポリシリコンスペーサが導入される。得ら
れるトランジスタは許容しうる高速で動作するが、ベー
ス領域の形成後、多数回のエツチングに対し、内部ベー
ス領域を露出する必要がある。そのような多数回のエツ
チングによりベース領域の不規則性が生じ、それは横方
向に沿った厚さの不均一性として現れる。より具体的に
は、基板の不規則な表面の形態が、適当なドーパントを
その中に拡散させた時、ベース領域中の表面の不規則性
に転写される。ベース−エミッタ界面を形成するその後
の拡散で、それらの間に不均一なドーパント界面が生じ
る。従って、エミッターベース界面に不均一なドーパン
ト分布と、ベース−コレクタ界面に不均一なドーパント
分布をもつベース領域は、横方向に不均一なベース幅を
生じる。垂直方向のドーピング分布と水平方向の大きさ
を縮小して、すべての重要な遅延要素を減少させること
も、この不規則性により、著しく制限される。たとえば
、ベース幅の不均一性は、／Ｊ轄くかつ再現性のある幅
を生成させることを、不可能ではなくても、不可能同然
に困難にする。加えて、２つのポリシリコンは重なるか
ら、表面の形態は本質的に非平坦で、それによりその後
の微細な線のりソゲラフイエ程を困難にする。 ［０００５］ 上のセルフ−アライン・プロセスに対して、別の提案が
され、その場合エミッタ領域を形成するため、第１のポ
リシリコン層を堆積させ、ベース接触を形成するため、
次に第２のポリシリコン層を堆積させる。より具体的に
は、エミッタドーパントを低濃度にドープした第１のポ
リシリコン層を、先にベースドーパントを注入しておい
た基板上に堆積させる。次に第２のポリシリコン層を堆
積させ、続いてエミッタ及び外部ベース領域を形成する
ため、ベース形ドーパントを高濃度に注入し、熱処理さ
れる。たとえば、ニス・クスバートノン（Ａ 、 Ｃｕ
ｔｈｂｅｒｔｓ。 ｎ）ら、アイイーイーイー・トランス、エレクトロン・
デバイス（ＩＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）、第ＥＤ３２巻、第２号、２４２−
７頁（１９８５） ジエイ・エル・プロング（Ｊ 、
Ｌ、 ｄｅ Ｌｏｎｇ）らプロシーディング・オブ・
アイイーイーイー・バイポーラ・サーキット・アンド・
テクノロジー・ミーティング（Ｐｒｏｃ、 ｏｆＩＥＥ
Ｅ 肋刈可Ｃ１ｒｃｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏ
穎狽麗）、２０２−５頁（１９８８）を参照のこと
。上のプロセスにおいて、内部領域はポリシリコンのオ
ーバーエッチ・プロセスから保護すると有利である。し
かし、外部ベース抵抗を最小にし、ベース−コレクタ接
合容量を減すため、いくつかの複雑なプロセス工程が必
要である。たとえば、ティー・ワイ・チウ（Ｔ、 Ｙ、
Ｃｈｉｕ）ら、アイイーデイ−エム１９８８テクニカ
ル・ダイジェスト（ＩＥＤＭ １９８８ Ｔｅｃｈ、四
医非） ７５２−５頁を参照のこと。 ［０００６］ 高速バイポーラデバイス中の重要なデバイスパラメータ
は、ベース抵抗で、それは２つの成分、すなわち内部ベ
ース成分及び外部ベース成分から成る。上で述べた構造
を含むすべての報告されているセルファラインバイポー
ラ構造の場合、内部ベース成分を最小にするため、指状
のエミッタ形状を用いることが可能である。しかし、隣
接する指状エミッタ間に配置されたベース領域の接触部
分の必要性のため、それらの間の間隔が制限され、従っ
てベース−コレクタ容量も制限される。 ［０００７］ 従って、高速用に内部及び外部両方の低ベース抵抗を有
する改善されたセルフ−アライントランジスタを実現す
ることが、本発明の目的である。詩にエミッタの長い設
計に対し、低ベース−コレクタ容量を有する改善された
セルファライントランジスタを実現することが、本発明
のもう１つの目的である。外部ベース抵抗を最小にした
まま、多数回のエツチングに対し内部ベース領域を露出
する必要なく、バイポーラトランジスタ中にセルフ−ア
ライン接触を製作する別の方法を実現することが、本発
明のもう１つの目的である。エミッタ及びベースポリシ
リコン層を重ねる必要性を除くことにより、表面の平坦
性を達成することが、本発明の更にもう１つの目的であ
る。最後に、従来の材料を用いながらプロセスの複雑さ
を減すことも、本発明の目的である。 ［０００８］
ともに、バイポーラ技術の最近の進展を刺激した。今日
の進歩したバイポーラ構造の特徴の例は、セルファライ
ン構造、深い溝分離及びポリシリコンエミッタ接触であ
る。特に、セルファライン技術は、外部ベース−コレク
タ接合容量及び外部ベース抵抗を減すことにより、高速
バイポーラトランジスタの動作特性を著しく改善した。 最も広く用いられているセルファラインバイポーラ構造
は、超セルファライン技術型（ＳＳＴ）である。たとえ
ば、エイチ・ナカシバ（Ｈ、Ｎａｋａｓｈｉｂａ）ら、
アイイーイーイー・トランス、エレクトロン・デバイス
（ＩＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ）第ＥＤ−２７巻、第８号、１３９０−９４頁
（１９８０） ティー・エイチ・コンス（Ｔ、 Ｈ，
Ｎｉｎｇ）ら、アイイーイーイー・トランス・エレクト
ロン・デバイス（工ＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ）、第ＥＤ２８巻、第９頁、１
０１０−１３頁（１９８１）及びティー・サカイ（Ｔ、
５ａｋａｉ）ら、エレクトロン・レターズ（Ｅｌｅｃ
ｔｒ。 ｎ Ｌｅｔｔｅｒｓ）、第１９巻、第８号、２８３−８
４号（１９８３）を参照のこと。 ［０００４］ ＳＳＴ構造は一般的に重畳された二重ポリシリコン層を
特徴とする。典型的な場合、ポリシリコンの下の層はベ
ース電極として用いられ、上のポリシリコン層はエミッ
タ電極として用いられる。更に、下及び上のポリシリコ
ン層はそれぞれ外部ベース及びエミッタ領域を規定し、
内部及び外部トランジスタ領域を分離するため、酸化物
スペーサ又はポリシリコンスペーサが導入される。得ら
れるトランジスタは許容しうる高速で動作するが、ベー
ス領域の形成後、多数回のエツチングに対し、内部ベー
ス領域を露出する必要がある。そのような多数回のエツ
チングによりベース領域の不規則性が生じ、それは横方
向に沿った厚さの不均一性として現れる。より具体的に
は、基板の不規則な表面の形態が、適当なドーパントを
その中に拡散させた時、ベース領域中の表面の不規則性
に転写される。ベース−エミッタ界面を形成するその後
の拡散で、それらの間に不均一なドーパント界面が生じ
る。従って、エミッターベース界面に不均一なドーパン
ト分布と、ベース−コレクタ界面に不均一なドーパント
分布をもつベース領域は、横方向に不均一なベース幅を
生じる。垂直方向のドーピング分布と水平方向の大きさ
を縮小して、すべての重要な遅延要素を減少させること
も、この不規則性により、著しく制限される。たとえば
、ベース幅の不均一性は、／Ｊ轄くかつ再現性のある幅
を生成させることを、不可能ではなくても、不可能同然
に困難にする。加えて、２つのポリシリコンは重なるか
ら、表面の形態は本質的に非平坦で、それによりその後
の微細な線のりソゲラフイエ程を困難にする。 ［０００５］ 上のセルフ−アライン・プロセスに対して、別の提案が
され、その場合エミッタ領域を形成するため、第１のポ
リシリコン層を堆積させ、ベース接触を形成するため、
次に第２のポリシリコン層を堆積させる。より具体的に
は、エミッタドーパントを低濃度にドープした第１のポ
リシリコン層を、先にベースドーパントを注入しておい
た基板上に堆積させる。次に第２のポリシリコン層を堆
積させ、続いてエミッタ及び外部ベース領域を形成する
ため、ベース形ドーパントを高濃度に注入し、熱処理さ
れる。たとえば、ニス・クスバートノン（Ａ 、 Ｃｕ
ｔｈｂｅｒｔｓ。 ｎ）ら、アイイーイーイー・トランス、エレクトロン・
デバイス（ＩＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）、第ＥＤ３２巻、第２号、２４２−
７頁（１９８５） ジエイ・エル・プロング（Ｊ 、
Ｌ、 ｄｅ Ｌｏｎｇ）らプロシーディング・オブ・
アイイーイーイー・バイポーラ・サーキット・アンド・
テクノロジー・ミーティング（Ｐｒｏｃ、 ｏｆＩＥＥ
Ｅ 肋刈可Ｃ１ｒｃｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏ
穎狽麗）、２０２−５頁（１９８８）を参照のこと
。上のプロセスにおいて、内部領域はポリシリコンのオ
ーバーエッチ・プロセスから保護すると有利である。し
かし、外部ベース抵抗を最小にし、ベース−コレクタ接
合容量を減すため、いくつかの複雑なプロセス工程が必
要である。たとえば、ティー・ワイ・チウ（Ｔ、 Ｙ、
Ｃｈｉｕ）ら、アイイーデイ−エム１９８８テクニカ
ル・ダイジェスト（ＩＥＤＭ １９８８ Ｔｅｃｈ、四
医非） ７５２−５頁を参照のこと。 ［０００６］ 高速バイポーラデバイス中の重要なデバイスパラメータ
は、ベース抵抗で、それは２つの成分、すなわち内部ベ
ース成分及び外部ベース成分から成る。上で述べた構造
を含むすべての報告されているセルファラインバイポー
ラ構造の場合、内部ベース成分を最小にするため、指状
のエミッタ形状を用いることが可能である。しかし、隣
接する指状エミッタ間に配置されたベース領域の接触部
分の必要性のため、それらの間の間隔が制限され、従っ
てベース−コレクタ容量も制限される。 ［０００７］ 従って、高速用に内部及び外部両方の低ベース抵抗を有
する改善されたセルフ−アライントランジスタを実現す
ることが、本発明の目的である。詩にエミッタの長い設
計に対し、低ベース−コレクタ容量を有する改善された
セルファライントランジスタを実現することが、本発明
のもう１つの目的である。外部ベース抵抗を最小にした
まま、多数回のエツチングに対し内部ベース領域を露出
する必要なく、バイポーラトランジスタ中にセルフ−ア
ライン接触を製作する別の方法を実現することが、本発
明のもう１つの目的である。エミッタ及びベースポリシ
リコン層を重ねる必要性を除くことにより、表面の平坦
性を達成することが、本発明の更にもう１つの目的であ
る。最後に、従来の材料を用いながらプロセスの複雑さ
を減すことも、本発明の目的である。 ［０００８］
これらの目的及びその他の目的は、本発明に従い達成さ
れる。本発明は指状エミッタ電極と、セルフ−アライン
ベース接触として働く隣接したポリシリコン領域を有す
るバイポーラトランジスタを製作するための、新しい製
作法である。このプロセスは寄生容量を本質的に減すと
ともに、多数回のエツチングに内部領域を露出させる必
要性を除き、そのため小さくかつ再現性のあるベース幅
を製作できるようになる。 ［０００９］ これらの特徴は中に分離された能動及びコレクタ領域を
有する半導体基板の表面上に、第１のポリシリコン層を
堆積させることにより実現される。第１のポリシリコン
層は基板上に堆積させ、ベースドーパントを注入する。 ベースドーパントは内部ベース領域を形成するため、炉
プロセスにより、活性領域の表面中に追いやられる。次
に、エミッタドーパントが第１のポリシリコン層中に注
入される。その後、窒化物層を堆積させ、選択エツチン
グにより、指状エミッタフィンガがパターン形成される
。後に形成される外部ベース及び内部ベース領域を接続
するための連結領域カミエミッタフィンガのない基板の
部分にベースドーパントを注入することにより、形成さ
れる。次に、適合性酸化物層を堆積させ、酸化物層を非
等方的にエツチングし、各エミッタフィンガの端部上に
垂直部分を残すことにより、エミッタフィンガの端部上
に酸化物側壁を形成する。各エミッタフィンガ及び隣接
したポリシリコン領域間のオーム性短絡は、その間には
さまれた酸化物側壁により達成される。最後に、指状電
極の各フィンガ間の平坦な隣接した領域を形成するため
、構造全体上に第２のポリシリコン層を適合させて堆積
させ、非等方的にエッチバックする。構造全体にベース
ドーパントを注入すると、指状電極のフィンガの外側に
外部領域が形成される。基板を加熱することにより、ベ
ースドーパントを第１のポリシリコン層から、基板中に
拡散させることによって、指状電極のフィンガ下にエミ
ッタ領域が生成する。隣接したポリシリコン領域は酸化
物側壁及びエミッタ電極と本質的に同じ高さにエッチさ
れるため、より良好な平坦性が得られ、得られる構造は
、ＭＯＳデバイスとの両立性がより良くなる。 ［００１０１ プロセスの特徴は、指状エミッタ電極及び隣接したポリ
シリコン領域が形成され、ポリシリコン領域はセルフ−
アラインベース接触として働くことである。隣接したポ
リシリコン領域は外部ベース領域と電気的に接触し、更
に各エミッタフィンガの間の領域を本質的に満す。ベー
ス接触中の各エミッタフィンガ間の電気的分離は、それ
らの間にはさまれた酸化物側壁により達成される。各エ
ミッタフィンガ間に配置された外部ベース領域の一部が
共通電極と接触する可能性とともに、寄生容量とバイポ
ーラトランジスタの内部ベース抵抗も本質的に減すこと
ができる。加えて、それらの間に電極をリングラフィで
規定する必要がないため、エミッタ間隔を減すことがで
きる。代りにエミッタフィンガ間の部分を含むベース電
極へのオーム性接触は、物理的に制限のないエミッタフ
ィンガ領域の外側のポリシリコン領域への単一接触によ
り作ってよい。 ［００１１］
れる。本発明は指状エミッタ電極と、セルフ−アライン
ベース接触として働く隣接したポリシリコン領域を有す
るバイポーラトランジスタを製作するための、新しい製
作法である。このプロセスは寄生容量を本質的に減すと
ともに、多数回のエツチングに内部領域を露出させる必
要性を除き、そのため小さくかつ再現性のあるベース幅
を製作できるようになる。 ［０００９］ これらの特徴は中に分離された能動及びコレクタ領域を
有する半導体基板の表面上に、第１のポリシリコン層を
堆積させることにより実現される。第１のポリシリコン
層は基板上に堆積させ、ベースドーパントを注入する。 ベースドーパントは内部ベース領域を形成するため、炉
プロセスにより、活性領域の表面中に追いやられる。次
に、エミッタドーパントが第１のポリシリコン層中に注
入される。その後、窒化物層を堆積させ、選択エツチン
グにより、指状エミッタフィンガがパターン形成される
。後に形成される外部ベース及び内部ベース領域を接続
するための連結領域カミエミッタフィンガのない基板の
部分にベースドーパントを注入することにより、形成さ
れる。次に、適合性酸化物層を堆積させ、酸化物層を非
等方的にエツチングし、各エミッタフィンガの端部上に
垂直部分を残すことにより、エミッタフィンガの端部上
に酸化物側壁を形成する。各エミッタフィンガ及び隣接
したポリシリコン領域間のオーム性短絡は、その間には
さまれた酸化物側壁により達成される。最後に、指状電
極の各フィンガ間の平坦な隣接した領域を形成するため
、構造全体上に第２のポリシリコン層を適合させて堆積
させ、非等方的にエッチバックする。構造全体にベース
ドーパントを注入すると、指状電極のフィンガの外側に
外部領域が形成される。基板を加熱することにより、ベ
ースドーパントを第１のポリシリコン層から、基板中に
拡散させることによって、指状電極のフィンガ下にエミ
ッタ領域が生成する。隣接したポリシリコン領域は酸化
物側壁及びエミッタ電極と本質的に同じ高さにエッチさ
れるため、より良好な平坦性が得られ、得られる構造は
、ＭＯＳデバイスとの両立性がより良くなる。 ［００１０１ プロセスの特徴は、指状エミッタ電極及び隣接したポリ
シリコン領域が形成され、ポリシリコン領域はセルフ−
アラインベース接触として働くことである。隣接したポ
リシリコン領域は外部ベース領域と電気的に接触し、更
に各エミッタフィンガの間の領域を本質的に満す。ベー
ス接触中の各エミッタフィンガ間の電気的分離は、それ
らの間にはさまれた酸化物側壁により達成される。各エ
ミッタフィンガ間に配置された外部ベース領域の一部が
共通電極と接触する可能性とともに、寄生容量とバイポ
ーラトランジスタの内部ベース抵抗も本質的に減すこと
ができる。加えて、それらの間に電極をリングラフィで
規定する必要がないため、エミッタ間隔を減すことがで
きる。代りにエミッタフィンガ間の部分を含むベース電
極へのオーム性接触は、物理的に制限のないエミッタフ
ィンガ領域の外側のポリシリコン領域への単一接触によ
り作ってよい。 ［００１１］
本発明の基本的な原理について、垂直ｎ −ｐ −ｎバ
イポーラトランジスタノ製作の例を示す図１−図８の工
程を参照しながら述べる。しかし、特定のバイポーラ構
造に関連する以下の製作工程は、説明のみを目的とした
もので、制限するためのものではないことを理解すべき
である。バオポーラ又はモノポーラであっても、他の適
当な半導体デバイスは、製作方法とともにトランジスタ
構造を用いることができる。 ［００１２］ 図１に示されるように、プロセスはシリコン基板（１０
１）から始まり、それはこの例ではｐ−伝導形で、たと
えばイオン注入によりひ素をドープした全体的な埋込み
ｎ 層（１０２）をその上に堆積させる。基板（１０１
）はｐ形シリコンの単一片から成るように描かれている
が、ｎ形シリコン又はシリコン−オン−サファイアのよ
うに合成基板も等しく用いることができることを、理解
すべきである。その後、１．０μｍの厚さのｎ形エピタ
キシャル層（１０３）を、化学気相堆積技術により堆積
させた。著しいベース・ブツシュアウト効果なしに高電
流動作を確実にするために、ｎ形エピタキシャル層（１
０３）は約７×１０１６のリン濃度に堆積させた。ベー
ス−コレクタ及びコレクター基板接合分離は、それぞれ
シリコンのプレーナリセス局所酸化（ＬＯＣＯ３）及び
深いトレンチプロセスにより達成された。ｎ 埋込み層
（１０２）は垂直ｎ−ｐ−ｎ）ランジスタ用のコレクタ
領域として働くが、フィールド酸化物（１０４）間の能
動領域は、外部及び内部ベース領域の両方とともに、最
終的にエミッタ領域を構成する。 ［００１３］ 図２に示されるように、２５００Ａの厚さを有するエミ
ッタ・ポリシリコン層（１０５）を、半導体領域上に堆
積させた。エミッタ及び真性ベースを形成するために、
ポリシリコン層（１０５）からの二重拡散が最終的に用
いられ、ベース及びエミッタドーパントはポリシリコン
層（１０５）中に注入しなければならな１４ｃｍ−２）
及びひ素３０Ｋｅｖ（６×１０１５ｃｍ−２）注入によ
り導入された。内部ベース領域（１１６）を形成するた
め、ベース注入に続いて炉プロセスを行う。典型的な類
フロセスは窒素中９５０℃の温度で、約３０分間行った
。 ［００１４］ ３０００Ａの厚さの窒化物層（１０６）をポリシリコン
層（１０５）上に堆積させた後、選択エツチングにより
エミッタストライプ（１０７）及び（１０８）をパター
ン形成した。図３に示されるように、プロセスのこの時
点において、エミッタストライプ（１０７）及び（１０
８）はポリシリコン層（１０５）及び窒化物層（１０６
）から成る。更に、エミッタストライプは多数のフィン
ガ設計を用いるが、それは内部ベース抵抗を最小にし、
従ってエミッタストライプを外部ベース領域に近接させ
ることがあり、全コレクタ面接が減少する。エミッタス
トライプ（１０７）及び（１０８）は内部ベース領域を
その後のオーバーエッチ・プロセスから被覆することが
、認識されよう。この例において、選択エッチは非等方
性窒化物エッチから成り、それはポリシリコンのエッチ
を停止させ、シリコンを非等方的にエッチする。次に、
内部ベース領域及び外部ベース領域（後に形成される）
間の結合領域（１１７）が、ホウ素の低ドーズ注入によ
り形成された。浅い外部ベース接合深さを保ったまま、
ベース領域中の水平ドーピングプロフィルを正確に整え
るために、結合部注入様は独立の変数として導入される
ことを観察することは、重要である。結合部注入により
、早いエミッターコレクタ・パンチスルーを起すことな
く、狭いベース幅及び低ベース−エミッタ漏れのデバイ
スを得ることができる。結合部注入の後、後に形成され
るベース及びエミッタ接触を電気的に分離するために、
エミッタストライプ（１０７）及び（１０８）かの端部
上に、酸化物側壁（１０９）が形成される。これらの酸
化物側壁を形成するには、いくつかの方法が使える。こ
の例において、テトラエチルオルトシリケ−） （ＴＥ
０１）酸化物を約２０００Ａの厚さに構造全体上に適合
するように堆積させ、酸化物エツチングにより非等方的
にエッチした。エツチングはフィールド酸化物（１０４
）が露出され、エミッタストライプ（１０７）及び（１
０８）によりマスクされていない埋込み層（１０３）の
部分が現れるまで続けられた。 酸化物側壁（１０９）はエツチングの非等方性のため除
去されないＴＥＯ３酸化物の垂直部分である。 ［００１５］ 次に、図４を参照すると、ポリシリコン層（１１０）を
適合するように堆積させ、それに続いて全体的に非等方
的なシリコンエツチングを行い、酸化物側壁（１０９）
の形成と同様に、図５に示されるように、ポリシリコン
領域（１１１）を形成させる。典型的な場合、ポリシリ
コン層（１１０）は約０．８−１．０μｍの厚さを有す
る。あるいはポリシリコン層（１１０）はシリコンのア
モルファス層から成ってもよい。しかし、いずれの場合
も、エミッタ端及びフィールド酸化物端間の能動領域を
被覆するポリシリコン領域（１１１）は、ベース電極と
して働く。１．０μｍの厚さのポリシリコン層では、約
０． ７μｍのポリシリコン領域幅が得られる。重要な
ことは、充てん効果によりエミッタストライプ（１０７
）及び（１０８）間の能動領域は、ポリシリコン領域（
１１１）により被覆され、従ってエミッタストライプの
周囲及び間の隣接したベース接触となる。充てん効果の
ため、ポリシリコンベース接触を１０分の１はどにも小
さい横方向間隔をもつエミッタストライプ間に堆積する
ことができる。図６に示されているのは図５の著しく拡
大した平面図である。ポリシリコン領域（１１１）はエ
ミッタストライプ（１０７）及び（１０８）周囲の隣接
したベース接触をなし、エミッタストライプ（１０７）
及び（１０８）とポリシリコン領域（１１１）（ベース
電極）間の電気的分離は、酸化物側壁（１０９）により
与えられることが明らかに示されている。 ［００１６］ その後、図７に示されるように、局部相互接続層（１１
２）がポリシリコン領域（１１１）をフィールド酸化物
（１０４）まで延ばし、そのメタライゼーションを容易
にするようにして製作される。相互接続層（１１２）は
ポリシリコン領域（１１１）のメタライゼーションとの
接触を容易にするカミフォトリソグラフィを増すとメタ
ライゼーションは相互接続（１１２）を用いず、シリコ
ンスペース（１１１）に直接作ることもできると考えら
れる。ポリシリコン領域（１１１）の幅はエミッタから
フィールド酸化物への距離より本質的に長いため、外部
ベース領域は位置合わせ許容度により影響を受けないほ
ど小さく作ることができる。相互接続層（１１２）の位
置合わせ許容度は約０．９μｍになること、すなわち酸
化物側壁とポリシリコン領域の前幅となることが予想さ
れる。 ［００１７］ 工程の最終段階において、図８に示されるように、外部
ベース領域（１１５）を規定するため、全体的な外部ベ
ース用注入が行われ、続いてエミッタ領域（１１４）を
規定するため、単一の接合ドライブ−インが行われた。 たとえば熱リン酸により、先に堆積させた窒化物を選択
的に除去した後、図８に示されるようにセルファライン
チタンシリサイド（１１３）がエミッタベース電極（ポ
リシリコン層（１０５））及びベース電極（シリコンス
ペーサ（１１１）及び相互接続層（１１２））の両方の
上に形成された。チタンシリサイド（１１３）を用いる
とベース、エミッタ及びコレクタ（図示されていない）
へのオーム性接触間の直列抵抗が下ることが認識される
であろう。加えて、チタン以外に有用なシリサイドを形
成する金属には、ニッケル、パラジウム及びタンタルが
含まれる。ベース及びコレクタ電極として用いられたポ
リシリコン層の抵抗を製作技術が制限する従来技術のセ
ルファライン・トランジスタとは異り、この方法ではポ
リシリコン層（１０５）（エミッタ電極）及びポリシリ
コン領域（１−１１）（ベース電極）が重畳しない構造
を形成するから、何らの困難さを伴わず更にメタライゼ
ーションが行える。たとえば、メタライゼーションは図
８の構造上に絶縁層（図示されていない）を堆積させ、
次にベース及びエミッタ電極を被覆する（１１３）の各
部分を露出させる開口を形成することにより、行ってよ
い。エミッタ及びベース電極の部分へのオーム性接触を
形成するため、開口を含む絶縁体上に金属層を堆積させ
ることを、その後に続けて行ってもよい。 ［００１８］ 図９には上の本発明の製作法に従って製作された完成し
たｎ−ｐ−ｎ）ランジスタ（２００）の概略図が示され
ている。図１−８の各部の指定と同様、図９中の同様の
要素は対応して指定されている。垂直方向のドーピング
プロフィルは、図１０に示されるように、二次イオンマ
ススペクトロメトリにより測定された。 加えて、プロフィルに重畳して、ＳＵＰＲＥＭＩ Ｉ
Ｉプロセスシミュレーションプログラムから得られたコ
レクタドーピング・プロフィルが示されている。図１０
かられかるように、コレクタ領域（１１８）中のドーピ
ング濃度は、はとんどの従来のバイポーラトランジスタ
より高く、ベースパンチ−アウト効果の始まりを遅くす
るようにする。０．７５μｍＸ９μｍと測定される構造
（２００）のガンメルプロットは、８５のピーク電流利
得を示す。電流利得は幾分近いが、シリサイド形成プロ
セスを最適化することにより、その電流ドライブが本質
的に改善されると確信される。 ［００１９］ 特にコレクタ全面積を減すため、外部ベース領域に近接
してエミッタストライプ領域を配置する目的で、エミッ
タ領域はマルチ−フィンガ設計を用いることを思い出す
必要がある。具体的にはトランジスタ（２００）は１０
μｍの長さのエミッタフィンガと０．７５μｍの幅及び
間隔を有した。分割ベーストランジスタの抵抗測定は、
１２０Ω以下の抽出されたベース抵抗と、３０Ω以下の
計算された外部ベース抵抗を示し、結合領域の直列抵抗
、外部拡散領域、シリサイド電極及び金属接触（図示さ
れていない）を含む。 ［００２０］ 図７及び９を参照すると、２つの側をフィールド酸化物
（１０４）により、また他の側は側壁酸化物（１１１）
により分離した。エミッターベース接合及びベース−コ
レクタ接合のＩ−Ｖ測定は、約６４ ｍＶ／ｄｅｃａｄ
ｅの傾きを示し、それは理想的なダイオードの特性に近
い。更に、トレンチ側壁（２０１）は逆バイアス条件下
で測定された低漏れ電流により明らかなように、優れた
分離を与える。 ［００２１］ 本製作法及びその構造の基本的な利点の１つは、その中
の寄生容量の効果的な減少である。７×１０１６ｃｍ−
３のコレクタ濃度を有する３つの異なる大きさのトラン
ジスタの寄生容量を測定した。非重畳構造のため、二重
シリコン層を用いたセルフ−アライントランジスタより
、ベース−エミッタ容量は本質的に低いことがわかった
。今日の高速シリコンバイポーラデバイス中のＥＣＬゲ
ート遅延は、通常コレクタ−ベース容量により基本的に
制御される。エミッタストライプは近接し、同じポリシ
リコンベース電極を用いるため、ベース−コレクタ容量
は本質的に最小化できる。特に長いエミッタ設計の場合
に可能である。たとえば、０．７５μｍＸ９μｍのデバ
イスは０．７５μｍＸ３μｍデバイスの２倍以下のベー
ス−コレクタ容量をもつ。 ［００２２］ 実験で得られた結果は、０．７５μｍ×２７μｍの大き
さのトランジスタの場合、３５ ｋＡ／ｃｍのコレクタ
電流密度においてピーク遮断周波数ｆｔは約１４．５Ｇ
Ｈｚであることを示す。これはパワー−遅延交換設計の
範囲では典型的な値である。〜４×１０１６ｃｍ−３の
コレクタ領域中のドーピング濃度で得られた。更にＡＤ
ＶＩＣＥプログラムシミュレーションのような計算シミ
ュレーションから得られた結果は、４００ｍＷの電圧ス
ウィングで、〜２０ないし３０ｐｓの一般遅延が得られ
ることを示す。 ［００２３］ 本発明の方法の利点をよりよく理解するため、いくつか
のプロセス及び構造的特性を、従来技術と比較すること
は興味深い。典型的な場合、従来技術の製作法を用いた
セルフ−アライントランジスタは、内部ベース領域はオ
ーバーエツチングを受け、それにより不均一な厚さ、す
なわち横方向に沿ったベース幅を生じることを必要とす
る。それに対し、製作されたトランジスタの内部領域の
表面は、エツチングには露出されない。エツチングは不
均一な厚さに依存する効果が最小になる内部領域の外側
でのみ起る。加えて、上で注意したように、エミッタス
トライプを並置することは、ベース領域への接触に用い
られる下のポリシリコン層に対する抵抗の条件により、
制限された。従来技術において、下のポリシリコン層の
メタライゼーションは、エミッタ領域への接触に用いら
れる上部ポリシリコン層のその後の堆積に伴う制約によ
り、使用できないほど複雑であった。本方法において、
導電性領域、すなわちポリシリコン領域（１１１）及び
相互接続領域（１１２）は、それらの抵抗率をより低く
するよう金属化でき有利であり、従って直列ベース抵抗
が減少するため、デバイスの速度が増す。更に、高温プ
ロセスが含まれておらず、更に単一の工程で行ってもよ
いため、このメタライゼーションは低温シリサイドの効
果が得られる。 ［００２４］ 本方法で製作されたデバイスの速度に対して適切である
点は、その構造によりエミッタストライプは多数の近接
したエミッタ領域に分割され、それは間にはさまれた共
通ベース電極、すなわちポリシリコン領域（１１１）を
有するという事実である。その結果、充てん密度が高く
なるとともに、ベース抵抗が低くなるだけでなく、コレ
クター基板容量も低くなり、それによってより高速が得
られる。 近接したエミッタストライプ間隔により、ＧａＡｓバイ
ポーラデバイスの使用を除き、ディジタル用途に使用で
きる最高の速度が得られると予測される。 ［００２５］ 本プロセスにつけ加わる利点には、ベース領域中の横力
向ｐ−ドーピングを設計できることが含まれる。上の製
作したデバイスは、垂直ｎ−ｐ−ｎ）ランジスタであっ
たが、β領域はその片側にのみ横方向に延びる。より効
果的に設計できるのはこの横方向の延びである。なぜな
らば、２段階のｐ−ドーピングを用いる従来の製作技術
と異なり、本方法は３段階のｐ−ドーピング工程すなわ
ち内部ベース領域、結合領域及び外部ベース領域のドー
ピングを含むからである。当業者はドーピング工程を追
加することにより、結合領域がより効果的に設計できる
ことがわかるであろう。具体的には、結合領域中の水平
ドーピングプロフィルを最適化することにより、電子捕
獲に伴うデバイスの信頼性は、数倍も改善される可能性
がある。加えて、水平ドーピングはエミッターコレクタ
・パンチスルーを防止するのに十分大きく、エミッター
ベーストンネリングを防止するのに十分なほど低くする
ことができる。 ［００２６］ 本発明の指針に従って製作されるバイポーラトランジス
タは、多くの用途をもつことが予測される。たとえば、
それらが１秒当りナギガピットを過えるデータ速度で動
作できる高速光リピータで使用してもよい。更に、その
ようなデバイス構造は、それらの表面が平坦であるため
、ＭＯＳデバイスとのより良好な両立性をもつ。 ［００２７］ 本発明の製作方法及びデバイス構造は、モノポーラデバ
イスのような半導体デバイスにも適用できることを、理
解すべきである。しかし、モノポーラデバイスの製作に
おいて、ポリシリコン領域及び酸化物側壁下に、単一の
伝導領域を形成するために、先行する拡散工程は不要で
あることが予想される。本発明の指針を具体化し、その
精神及び視野の中に入る各種の修正力へ当業者には行え
るであろつ。
イポーラトランジスタノ製作の例を示す図１−図８の工
程を参照しながら述べる。しかし、特定のバイポーラ構
造に関連する以下の製作工程は、説明のみを目的とした
もので、制限するためのものではないことを理解すべき
である。バオポーラ又はモノポーラであっても、他の適
当な半導体デバイスは、製作方法とともにトランジスタ
構造を用いることができる。 ［００１２］ 図１に示されるように、プロセスはシリコン基板（１０
１）から始まり、それはこの例ではｐ−伝導形で、たと
えばイオン注入によりひ素をドープした全体的な埋込み
ｎ 層（１０２）をその上に堆積させる。基板（１０１
）はｐ形シリコンの単一片から成るように描かれている
が、ｎ形シリコン又はシリコン−オン−サファイアのよ
うに合成基板も等しく用いることができることを、理解
すべきである。その後、１．０μｍの厚さのｎ形エピタ
キシャル層（１０３）を、化学気相堆積技術により堆積
させた。著しいベース・ブツシュアウト効果なしに高電
流動作を確実にするために、ｎ形エピタキシャル層（１
０３）は約７×１０１６のリン濃度に堆積させた。ベー
ス−コレクタ及びコレクター基板接合分離は、それぞれ
シリコンのプレーナリセス局所酸化（ＬＯＣＯ３）及び
深いトレンチプロセスにより達成された。ｎ 埋込み層
（１０２）は垂直ｎ−ｐ−ｎ）ランジスタ用のコレクタ
領域として働くが、フィールド酸化物（１０４）間の能
動領域は、外部及び内部ベース領域の両方とともに、最
終的にエミッタ領域を構成する。 ［００１３］ 図２に示されるように、２５００Ａの厚さを有するエミ
ッタ・ポリシリコン層（１０５）を、半導体領域上に堆
積させた。エミッタ及び真性ベースを形成するために、
ポリシリコン層（１０５）からの二重拡散が最終的に用
いられ、ベース及びエミッタドーパントはポリシリコン
層（１０５）中に注入しなければならな１４ｃｍ−２）
及びひ素３０Ｋｅｖ（６×１０１５ｃｍ−２）注入によ
り導入された。内部ベース領域（１１６）を形成するた
め、ベース注入に続いて炉プロセスを行う。典型的な類
フロセスは窒素中９５０℃の温度で、約３０分間行った
。 ［００１４］ ３０００Ａの厚さの窒化物層（１０６）をポリシリコン
層（１０５）上に堆積させた後、選択エツチングにより
エミッタストライプ（１０７）及び（１０８）をパター
ン形成した。図３に示されるように、プロセスのこの時
点において、エミッタストライプ（１０７）及び（１０
８）はポリシリコン層（１０５）及び窒化物層（１０６
）から成る。更に、エミッタストライプは多数のフィン
ガ設計を用いるが、それは内部ベース抵抗を最小にし、
従ってエミッタストライプを外部ベース領域に近接させ
ることがあり、全コレクタ面接が減少する。エミッタス
トライプ（１０７）及び（１０８）は内部ベース領域を
その後のオーバーエッチ・プロセスから被覆することが
、認識されよう。この例において、選択エッチは非等方
性窒化物エッチから成り、それはポリシリコンのエッチ
を停止させ、シリコンを非等方的にエッチする。次に、
内部ベース領域及び外部ベース領域（後に形成される）
間の結合領域（１１７）が、ホウ素の低ドーズ注入によ
り形成された。浅い外部ベース接合深さを保ったまま、
ベース領域中の水平ドーピングプロフィルを正確に整え
るために、結合部注入様は独立の変数として導入される
ことを観察することは、重要である。結合部注入により
、早いエミッターコレクタ・パンチスルーを起すことな
く、狭いベース幅及び低ベース−エミッタ漏れのデバイ
スを得ることができる。結合部注入の後、後に形成され
るベース及びエミッタ接触を電気的に分離するために、
エミッタストライプ（１０７）及び（１０８）かの端部
上に、酸化物側壁（１０９）が形成される。これらの酸
化物側壁を形成するには、いくつかの方法が使える。こ
の例において、テトラエチルオルトシリケ−） （ＴＥ
０１）酸化物を約２０００Ａの厚さに構造全体上に適合
するように堆積させ、酸化物エツチングにより非等方的
にエッチした。エツチングはフィールド酸化物（１０４
）が露出され、エミッタストライプ（１０７）及び（１
０８）によりマスクされていない埋込み層（１０３）の
部分が現れるまで続けられた。 酸化物側壁（１０９）はエツチングの非等方性のため除
去されないＴＥＯ３酸化物の垂直部分である。 ［００１５］ 次に、図４を参照すると、ポリシリコン層（１１０）を
適合するように堆積させ、それに続いて全体的に非等方
的なシリコンエツチングを行い、酸化物側壁（１０９）
の形成と同様に、図５に示されるように、ポリシリコン
領域（１１１）を形成させる。典型的な場合、ポリシリ
コン層（１１０）は約０．８−１．０μｍの厚さを有す
る。あるいはポリシリコン層（１１０）はシリコンのア
モルファス層から成ってもよい。しかし、いずれの場合
も、エミッタ端及びフィールド酸化物端間の能動領域を
被覆するポリシリコン領域（１１１）は、ベース電極と
して働く。１．０μｍの厚さのポリシリコン層では、約
０． ７μｍのポリシリコン領域幅が得られる。重要な
ことは、充てん効果によりエミッタストライプ（１０７
）及び（１０８）間の能動領域は、ポリシリコン領域（
１１１）により被覆され、従ってエミッタストライプの
周囲及び間の隣接したベース接触となる。充てん効果の
ため、ポリシリコンベース接触を１０分の１はどにも小
さい横方向間隔をもつエミッタストライプ間に堆積する
ことができる。図６に示されているのは図５の著しく拡
大した平面図である。ポリシリコン領域（１１１）はエ
ミッタストライプ（１０７）及び（１０８）周囲の隣接
したベース接触をなし、エミッタストライプ（１０７）
及び（１０８）とポリシリコン領域（１１１）（ベース
電極）間の電気的分離は、酸化物側壁（１０９）により
与えられることが明らかに示されている。 ［００１６］ その後、図７に示されるように、局部相互接続層（１１
２）がポリシリコン領域（１１１）をフィールド酸化物
（１０４）まで延ばし、そのメタライゼーションを容易
にするようにして製作される。相互接続層（１１２）は
ポリシリコン領域（１１１）のメタライゼーションとの
接触を容易にするカミフォトリソグラフィを増すとメタ
ライゼーションは相互接続（１１２）を用いず、シリコ
ンスペース（１１１）に直接作ることもできると考えら
れる。ポリシリコン領域（１１１）の幅はエミッタから
フィールド酸化物への距離より本質的に長いため、外部
ベース領域は位置合わせ許容度により影響を受けないほ
ど小さく作ることができる。相互接続層（１１２）の位
置合わせ許容度は約０．９μｍになること、すなわち酸
化物側壁とポリシリコン領域の前幅となることが予想さ
れる。 ［００１７］ 工程の最終段階において、図８に示されるように、外部
ベース領域（１１５）を規定するため、全体的な外部ベ
ース用注入が行われ、続いてエミッタ領域（１１４）を
規定するため、単一の接合ドライブ−インが行われた。 たとえば熱リン酸により、先に堆積させた窒化物を選択
的に除去した後、図８に示されるようにセルファライン
チタンシリサイド（１１３）がエミッタベース電極（ポ
リシリコン層（１０５））及びベース電極（シリコンス
ペーサ（１１１）及び相互接続層（１１２））の両方の
上に形成された。チタンシリサイド（１１３）を用いる
とベース、エミッタ及びコレクタ（図示されていない）
へのオーム性接触間の直列抵抗が下ることが認識される
であろう。加えて、チタン以外に有用なシリサイドを形
成する金属には、ニッケル、パラジウム及びタンタルが
含まれる。ベース及びコレクタ電極として用いられたポ
リシリコン層の抵抗を製作技術が制限する従来技術のセ
ルファライン・トランジスタとは異り、この方法ではポ
リシリコン層（１０５）（エミッタ電極）及びポリシリ
コン領域（１−１１）（ベース電極）が重畳しない構造
を形成するから、何らの困難さを伴わず更にメタライゼ
ーションが行える。たとえば、メタライゼーションは図
８の構造上に絶縁層（図示されていない）を堆積させ、
次にベース及びエミッタ電極を被覆する（１１３）の各
部分を露出させる開口を形成することにより、行ってよ
い。エミッタ及びベース電極の部分へのオーム性接触を
形成するため、開口を含む絶縁体上に金属層を堆積させ
ることを、その後に続けて行ってもよい。 ［００１８］ 図９には上の本発明の製作法に従って製作された完成し
たｎ−ｐ−ｎ）ランジスタ（２００）の概略図が示され
ている。図１−８の各部の指定と同様、図９中の同様の
要素は対応して指定されている。垂直方向のドーピング
プロフィルは、図１０に示されるように、二次イオンマ
ススペクトロメトリにより測定された。 加えて、プロフィルに重畳して、ＳＵＰＲＥＭＩ Ｉ
Ｉプロセスシミュレーションプログラムから得られたコ
レクタドーピング・プロフィルが示されている。図１０
かられかるように、コレクタ領域（１１８）中のドーピ
ング濃度は、はとんどの従来のバイポーラトランジスタ
より高く、ベースパンチ−アウト効果の始まりを遅くす
るようにする。０．７５μｍＸ９μｍと測定される構造
（２００）のガンメルプロットは、８５のピーク電流利
得を示す。電流利得は幾分近いが、シリサイド形成プロ
セスを最適化することにより、その電流ドライブが本質
的に改善されると確信される。 ［００１９］ 特にコレクタ全面積を減すため、外部ベース領域に近接
してエミッタストライプ領域を配置する目的で、エミッ
タ領域はマルチ−フィンガ設計を用いることを思い出す
必要がある。具体的にはトランジスタ（２００）は１０
μｍの長さのエミッタフィンガと０．７５μｍの幅及び
間隔を有した。分割ベーストランジスタの抵抗測定は、
１２０Ω以下の抽出されたベース抵抗と、３０Ω以下の
計算された外部ベース抵抗を示し、結合領域の直列抵抗
、外部拡散領域、シリサイド電極及び金属接触（図示さ
れていない）を含む。 ［００２０］ 図７及び９を参照すると、２つの側をフィールド酸化物
（１０４）により、また他の側は側壁酸化物（１１１）
により分離した。エミッターベース接合及びベース−コ
レクタ接合のＩ−Ｖ測定は、約６４ ｍＶ／ｄｅｃａｄ
ｅの傾きを示し、それは理想的なダイオードの特性に近
い。更に、トレンチ側壁（２０１）は逆バイアス条件下
で測定された低漏れ電流により明らかなように、優れた
分離を与える。 ［００２１］ 本製作法及びその構造の基本的な利点の１つは、その中
の寄生容量の効果的な減少である。７×１０１６ｃｍ−
３のコレクタ濃度を有する３つの異なる大きさのトラン
ジスタの寄生容量を測定した。非重畳構造のため、二重
シリコン層を用いたセルフ−アライントランジスタより
、ベース−エミッタ容量は本質的に低いことがわかった
。今日の高速シリコンバイポーラデバイス中のＥＣＬゲ
ート遅延は、通常コレクタ−ベース容量により基本的に
制御される。エミッタストライプは近接し、同じポリシ
リコンベース電極を用いるため、ベース−コレクタ容量
は本質的に最小化できる。特に長いエミッタ設計の場合
に可能である。たとえば、０．７５μｍＸ９μｍのデバ
イスは０．７５μｍＸ３μｍデバイスの２倍以下のベー
ス−コレクタ容量をもつ。 ［００２２］ 実験で得られた結果は、０．７５μｍ×２７μｍの大き
さのトランジスタの場合、３５ ｋＡ／ｃｍのコレクタ
電流密度においてピーク遮断周波数ｆｔは約１４．５Ｇ
Ｈｚであることを示す。これはパワー−遅延交換設計の
範囲では典型的な値である。〜４×１０１６ｃｍ−３の
コレクタ領域中のドーピング濃度で得られた。更にＡＤ
ＶＩＣＥプログラムシミュレーションのような計算シミ
ュレーションから得られた結果は、４００ｍＷの電圧ス
ウィングで、〜２０ないし３０ｐｓの一般遅延が得られ
ることを示す。 ［００２３］ 本発明の方法の利点をよりよく理解するため、いくつか
のプロセス及び構造的特性を、従来技術と比較すること
は興味深い。典型的な場合、従来技術の製作法を用いた
セルフ−アライントランジスタは、内部ベース領域はオ
ーバーエツチングを受け、それにより不均一な厚さ、す
なわち横方向に沿ったベース幅を生じることを必要とす
る。それに対し、製作されたトランジスタの内部領域の
表面は、エツチングには露出されない。エツチングは不
均一な厚さに依存する効果が最小になる内部領域の外側
でのみ起る。加えて、上で注意したように、エミッタス
トライプを並置することは、ベース領域への接触に用い
られる下のポリシリコン層に対する抵抗の条件により、
制限された。従来技術において、下のポリシリコン層の
メタライゼーションは、エミッタ領域への接触に用いら
れる上部ポリシリコン層のその後の堆積に伴う制約によ
り、使用できないほど複雑であった。本方法において、
導電性領域、すなわちポリシリコン領域（１１１）及び
相互接続領域（１１２）は、それらの抵抗率をより低く
するよう金属化でき有利であり、従って直列ベース抵抗
が減少するため、デバイスの速度が増す。更に、高温プ
ロセスが含まれておらず、更に単一の工程で行ってもよ
いため、このメタライゼーションは低温シリサイドの効
果が得られる。 ［００２４］ 本方法で製作されたデバイスの速度に対して適切である
点は、その構造によりエミッタストライプは多数の近接
したエミッタ領域に分割され、それは間にはさまれた共
通ベース電極、すなわちポリシリコン領域（１１１）を
有するという事実である。その結果、充てん密度が高く
なるとともに、ベース抵抗が低くなるだけでなく、コレ
クター基板容量も低くなり、それによってより高速が得
られる。 近接したエミッタストライプ間隔により、ＧａＡｓバイ
ポーラデバイスの使用を除き、ディジタル用途に使用で
きる最高の速度が得られると予測される。 ［００２５］ 本プロセスにつけ加わる利点には、ベース領域中の横力
向ｐ−ドーピングを設計できることが含まれる。上の製
作したデバイスは、垂直ｎ−ｐ−ｎ）ランジスタであっ
たが、β領域はその片側にのみ横方向に延びる。より効
果的に設計できるのはこの横方向の延びである。なぜな
らば、２段階のｐ−ドーピングを用いる従来の製作技術
と異なり、本方法は３段階のｐ−ドーピング工程すなわ
ち内部ベース領域、結合領域及び外部ベース領域のドー
ピングを含むからである。当業者はドーピング工程を追
加することにより、結合領域がより効果的に設計できる
ことがわかるであろう。具体的には、結合領域中の水平
ドーピングプロフィルを最適化することにより、電子捕
獲に伴うデバイスの信頼性は、数倍も改善される可能性
がある。加えて、水平ドーピングはエミッターコレクタ
・パンチスルーを防止するのに十分大きく、エミッター
ベーストンネリングを防止するのに十分なほど低くする
ことができる。 ［００２６］ 本発明の指針に従って製作されるバイポーラトランジス
タは、多くの用途をもつことが予測される。たとえば、
それらが１秒当りナギガピットを過えるデータ速度で動
作できる高速光リピータで使用してもよい。更に、その
ようなデバイス構造は、それらの表面が平坦であるため
、ＭＯＳデバイスとのより良好な両立性をもつ。 ［００２７］ 本発明の製作方法及びデバイス構造は、モノポーラデバ
イスのような半導体デバイスにも適用できることを、理
解すべきである。しかし、モノポーラデバイスの製作に
おいて、ポリシリコン領域及び酸化物側壁下に、単一の
伝導領域を形成するために、先行する拡散工程は不要で
あることが予想される。本発明の指針を具体化し、その
精神及び視野の中に入る各種の修正力へ当業者には行え
るであろつ。
【図１】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の１を示す図である。
製作の工程の１を示す図である。
【図２】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の２を示す図である。
製作の工程の２を示す図である。
【図３】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の３を示す図である。
製作の工程の３を示す図である。
【図４】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の４を示す図である。
製作の工程の４を示す図である。
【図５】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の５を示す図である。
製作の工程の５を示す図である。
【図６】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の６を示す図である。
製作の工程の６を示す図である。
【図７】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の７を示す図である。
製作の工程の７を示す図である。
【図８】
本発明の一実施例に従うバイポーラトランジスタの例の
製作の工程の８を示す図である。
製作の工程の８を示す図である。
【図９】
図１−図８に示された工程に従って製作される完成され
たバイポーラトランジスタの概略図である。
たバイポーラトランジスタの概略図である。
【図１０１
図９に描かれたトランジスタのドーピングプロフィルを
示す図である。 【符号の説明】 １０１ シリコン基板 ｎ 層、ｎ 埋込み層 エピタキシャル層 フィールド酸化物 ポリシリコン層 窒化物層 エミッタストライプ エミッタストライプ 酸化物側壁 ポリシリコン層 ポリシリコン領域 相互接続 チタンシリサイド エミッタ領域 外部ベース領域 内部ベース領域 結合領域 ｎ−ｐ−ｎ）ランジスタ、 トレンチ側壁 構造
示す図である。 【符号の説明】 １０１ シリコン基板 ｎ 層、ｎ 埋込み層 エピタキシャル層 フィールド酸化物 ポリシリコン層 窒化物層 エミッタストライプ エミッタストライプ 酸化物側壁 ポリシリコン層 ポリシリコン領域 相互接続 チタンシリサイド エミッタ領域 外部ベース領域 内部ベース領域 結合領域 ｎ−ｐ−ｎ）ランジスタ、 トレンチ側壁 構造
図面
【図口
【図２】
【図３】
【図５】
【図６】
【図７】
【図９】
【図１０１
ＯｏＯ
０，２
Claims (5)
- 【請求項１】フィールド酸化物領域がバイポーラトラン
ジスタの能動領域を規定し、ベース−コレクタ及びコレ
クタ−ベース接合を分離するために生成されているシリ
コン基板上に、バイポーラトランジスタを製作するプロ
セスにおいて、 構造全体上に第１のポリシリコン層を堆積させる工程；
前記第１のポリシリコン層にベースドーパントを注入す
る工程；前記ベースドーパントを第１のポリシリコン層
から基板中に拡散させ、それにより内部ベース領域を生
成させるため、基板を加熱する工程；前記第１のポリシ
リコン層にエミッタドーパントを注入する工程；前記第
１のポリシリコン層上に窒化物層を堆積させる工程；ポ
リシリコン及び窒化物の指状電極を生成させるため、前
記第１のポリシリコン層及び前記窒化物層を選択的にエ
ッチングする工程；前記内部ベース領域及び前記指状電
極のフィンガの間に後に形成される外部ベース領域の間
に結合領域を形成するため、前記窒化物層のない前記第
１のポリシリコン層の一部に、ベースドーパントを注入
する工程；構造全体上に適合性の酸化物層を堆積させる
工程；前記指状電極の端部上に酸化物側壁を生成させる
ため、前記適合性酸化物層を非等方的にエッチングし、
前記酸化物側壁は前記指状電極と本質的に同一平面にな
るようにエッチングされる工程； 構造全体上に厚い第２のポリシリコン層を、適合させて
堆積させる工程；外部ベース領域への接触のため、前記
指状電極のフィンガ間に隣接したポリシリコン領域を生
成させるため、前記第２のポリシリコン層を非等方的に
エッチングし、前記隣接ポリシリコン領域は前記酸化物
側壁と本質的に同一平面になるようにエッチングされる
工程； 前記指状電極のフィンガの外側に、外部ベース領域を形
成するため、構造全体にベースドーパントを注入する工
程； エミッタドーパントを第１のポリシリコン層から基板中
に拡散させ、それによって前記指状電極のフィンガ下に
エミッタ領域を生成させるため、基板を加熱する工程；
及び 第１のポリシリコン層から前記窒化物層を除去する工程
が含まれるプロセス。 - 【請求項２】前記エミッタドーパントはＮ形伝導形を有
し、前記ベースドーパントはＰ形伝導形を有する請求項
１記載のプロセス。 - 【請求項３】前記エミッタドーパントはＰ形伝導形を有
し、前記ベースドーパントはＮ形伝導形を有する請求項
１記載のプロセス。 - 【請求項４】前記指状電極及び前記隣接したポリシリコ
ン領域上に、それぞれ第１及び第２のシリサイド層を形
成する工程が更に含まれる請求項２又は３記載のプロセ
ス。 - 【請求項５】前記第１及び第２のシリサイド層上に、そ
れぞれ第１及び第２のメタライゼーション層を形成する
工程が更に含まれる請求項４記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/482,437 US4980304A (en) | 1990-02-20 | 1990-02-20 | Process for fabricating a bipolar transistor with a self-aligned contact |
| US482,437 | 1990-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102335A true JPH04102335A (ja) | 1992-04-03 |
| JPH0815156B2 JPH0815156B2 (ja) | 1996-02-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406534A Expired - Lifetime JPH0815156B2 (ja) | 1990-02-20 | 1990-12-26 | セルフアライン接触を有するバイポーラトランジスタの製作プロセス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4980304A (ja) |
| EP (1) | EP0443252A3 (ja) |
| JP (1) | JPH0815156B2 (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS54154966A (en) * | 1978-05-29 | 1979-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor electron device |
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| JPS59105363A (ja) * | 1982-12-08 | 1984-06-18 | Nec Corp | 半導体装置の製造方法 |
| US4453306A (en) * | 1983-05-27 | 1984-06-12 | At&T Bell Laboratories | Fabrication of FETs |
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| US4722908A (en) * | 1986-08-28 | 1988-02-02 | Fairchild Semiconductor Corporation | Fabrication of a bipolar transistor with a polysilicon ribbon |
| JPH0793697B2 (ja) * | 1987-09-11 | 1995-10-09 | 日本電気株式会社 | レベル調節装置 |
-
1990
- 1990-02-20 US US07/482,437 patent/US4980304A/en not_active Expired - Lifetime
- 1990-12-07 EP EP19900313327 patent/EP0443252A3/en not_active Withdrawn
- 1990-12-26 JP JP2406534A patent/JPH0815156B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4980304A (en) | 1990-12-25 |
| EP0443252A2 (en) | 1991-08-28 |
| EP0443252A3 (en) | 1993-06-30 |
| JPH0815156B2 (ja) | 1996-02-14 |
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