JPH06291162A - 半導体集積回路チップ - Google Patents
半導体集積回路チップInfo
- Publication number
- JPH06291162A JPH06291162A JP5076022A JP7602293A JPH06291162A JP H06291162 A JPH06291162 A JP H06291162A JP 5076022 A JP5076022 A JP 5076022A JP 7602293 A JP7602293 A JP 7602293A JP H06291162 A JPH06291162 A JP H06291162A
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- JP
- Japan
- Prior art keywords
- chip
- circuit
- integrated circuit
- semiconductor integrated
- semiconductor substrate
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】接続パッドからのリーク電流を防止する。
【構成】接続パッド１１をチップの中央部に配置してこ
の接続パッド１１と半導体基板１との間の表面保護膜１
０の沿面距離Ｌ2 を長くする。更にこの沿面距離Ｌ2 を
１２０ミクロン以上に設定する。
の接続パッド１１と半導体基板１との間の表面保護膜１
０の沿面距離Ｌ2 を長くする。更にこの沿面距離Ｌ2 を
１２０ミクロン以上に設定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路チップに
関し、特にそのチップレイアウトに関する。
関し、特にそのチップレイアウトに関する。
【０００２】
【従来の技術】図５は従来の半導体集積回路チップの一
例を示し、（ａ）は要部断面図、（ｂ）は要部平面図で
ある。図５において、この半導体集積回路チップは、Ｐ
形シリコン基板１の上にｎ＋形埋込層２を形成し、この
上にｎ形エピタキシャル層３を形成する。このｎ形エピ
タキシャル層３の周囲にＰ＋形アイソレーション領域４
を形成し、このＰ＋形アイソレーション領域４で分離さ
れた島の中にｎ形エピタキシャル層３を上面に引き出す
ｎ＋形ウェル５と、Ｐ＋形ベース層６と、このＰ＋形ベ
ース層６の上面の一部にｎ＋エミッタ層７とを形成し
て、そのコレクタはエピタキシャル層３、そのベースは
ベース層６、そのエミッタはエミッタ層７からなるＮＰ
Ｎトランジスタを形成している。図示していないがこの
ような回路要素は数多く形成され、これらの上面に、例
えば酸化膜など保護膜８を形成し、これら回路要素の接
続点の上面に保護膜８の一部を開口して、例えばアルミ
の金属配線９を形成し、その上面に、例えば窒化膜の表
面保護膜１０を形成して回路２０を形成する。この回路
２０を外部に接続するのには、予め金属配線９の引き出
し部に接続パッド１１を形成しておき、この接続パッド
１１の上面の表面保護膜１０の一部を開口して、パッド
１１にワイヤボンディングなどによりワイヤを接続する
ようにする。そしてこの接続パッド１１はワイヤの接続
の関係から、通常図６に示すようにこのチップの周辺部
に配置され、回路２０は中央部に配置される。
例を示し、（ａ）は要部断面図、（ｂ）は要部平面図で
ある。図５において、この半導体集積回路チップは、Ｐ
形シリコン基板１の上にｎ＋形埋込層２を形成し、この
上にｎ形エピタキシャル層３を形成する。このｎ形エピ
タキシャル層３の周囲にＰ＋形アイソレーション領域４
を形成し、このＰ＋形アイソレーション領域４で分離さ
れた島の中にｎ形エピタキシャル層３を上面に引き出す
ｎ＋形ウェル５と、Ｐ＋形ベース層６と、このＰ＋形ベ
ース層６の上面の一部にｎ＋エミッタ層７とを形成し
て、そのコレクタはエピタキシャル層３、そのベースは
ベース層６、そのエミッタはエミッタ層７からなるＮＰ
Ｎトランジスタを形成している。図示していないがこの
ような回路要素は数多く形成され、これらの上面に、例
えば酸化膜など保護膜８を形成し、これら回路要素の接
続点の上面に保護膜８の一部を開口して、例えばアルミ
の金属配線９を形成し、その上面に、例えば窒化膜の表
面保護膜１０を形成して回路２０を形成する。この回路
２０を外部に接続するのには、予め金属配線９の引き出
し部に接続パッド１１を形成しておき、この接続パッド
１１の上面の表面保護膜１０の一部を開口して、パッド
１１にワイヤボンディングなどによりワイヤを接続する
ようにする。そしてこの接続パッド１１はワイヤの接続
の関係から、通常図６に示すようにこのチップの周辺部
に配置され、回路２０は中央部に配置される。
【０００３】
【発明が解決しようとする課題】前述の半導体集積回路
チップおいては、接続パッドはこのチップの周辺部に配
置されているので、図５の矢印長Ｌ1 で示されるパッド
１１と半導体基板１（この半導体基板１は通常接地電位
にある）との間の表面保護膜１０の沿面距離が短かく、
この表面保護膜の上面に水分などが付着したとき、リー
ク電流が発生し、回路が損傷することがある。
チップおいては、接続パッドはこのチップの周辺部に配
置されているので、図５の矢印長Ｌ1 で示されるパッド
１１と半導体基板１（この半導体基板１は通常接地電位
にある）との間の表面保護膜１０の沿面距離が短かく、
この表面保護膜の上面に水分などが付着したとき、リー
ク電流が発生し、回路が損傷することがある。
【０００４】本発明の目的は前述の問題点を解決し、接
続パッドからのリーク電流を防止した半導体集積回路チ
ップを提供することにある。
続パッドからのリーク電流を防止した半導体集積回路チ
ップを提供することにある。
【０００５】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は半導体基板の上面に形成された回路と、こ
の半導体基板の上面に形成されこの回路を外部に接続す
るための接続パッドとからなる半導体集積回路チップに
おいて、前記接続パッドをこのチップの中央部に配置す
る。そしてこれら接続パッドと半導体基板との間の沿面
距離を１２０ミクロン以上に設定する。また、これら接
続パッドのうち接地用接続パッドはチップの周辺部に配
置する。
めに本発明は半導体基板の上面に形成された回路と、こ
の半導体基板の上面に形成されこの回路を外部に接続す
るための接続パッドとからなる半導体集積回路チップに
おいて、前記接続パッドをこのチップの中央部に配置す
る。そしてこれら接続パッドと半導体基板との間の沿面
距離を１２０ミクロン以上に設定する。また、これら接
続パッドのうち接地用接続パッドはチップの周辺部に配
置する。
【０００６】
【作用】本発明の半導体集積回路チップにおいては、接
続パッドをチップの中央部に配置するようにしたので接
続パッドと半導体基板との間の表面保護膜の沿面距離が
長くなり、リーク電流が低減する。そして、この沿面距
離を１２０ミクロン以上に設定すると実験の結果ではこ
のリーク電流はほぼ完全に防止できる。更に、接続パッ
ドのうち接地用接続パッドをチップの周辺部に配置する
ようにしたが、この接続パッドは半導体基板と同電位
（半導体基板は通常接地電位にある）にあり、チップの
周辺部に配置しても勿論リーク電流の問題はなく、接地
用接続パッドをチップの周辺部に配置することにより配
線の裕度が高まる。
続パッドをチップの中央部に配置するようにしたので接
続パッドと半導体基板との間の表面保護膜の沿面距離が
長くなり、リーク電流が低減する。そして、この沿面距
離を１２０ミクロン以上に設定すると実験の結果ではこ
のリーク電流はほぼ完全に防止できる。更に、接続パッ
ドのうち接地用接続パッドをチップの周辺部に配置する
ようにしたが、この接続パッドは半導体基板と同電位
（半導体基板は通常接地電位にある）にあり、チップの
周辺部に配置しても勿論リーク電流の問題はなく、接地
用接続パッドをチップの周辺部に配置することにより配
線の裕度が高まる。
【０００７】
【実施例】図１は本発明の半導体集積回路チップの一実
施例を示し、（ａ）は要部断面図、（ｂ）は要部平面図
である。図１に示す本発明の半導体集積回路チップが図
５に示す従来の半導体集積回路チップと異なるところ
は、図５において接続パッド１１はこのチップの周辺部
に、回路２０は中央部にそれぞれ配置されていたもの
を、図６においては接続パッド１１は半導体チップの中
央部に、回路２０は周辺部に配置した点にある。従って
接続パッド１１と接地電位にある半導体基板１との間の
表面保護膜１０の沿面距離は矢印長Ｌ2 に示すように長
くなる。これによって表面保護膜１０の上面に水分など
が付着したときのリーク電流は低減する。そして、実験
の結果ではこの沿面距離を１２０ミクロン以上とするこ
とでリーク電流はほぼ完全に防止できる。
施例を示し、（ａ）は要部断面図、（ｂ）は要部平面図
である。図１に示す本発明の半導体集積回路チップが図
５に示す従来の半導体集積回路チップと異なるところ
は、図５において接続パッド１１はこのチップの周辺部
に、回路２０は中央部にそれぞれ配置されていたもの
を、図６においては接続パッド１１は半導体チップの中
央部に、回路２０は周辺部に配置した点にある。従って
接続パッド１１と接地電位にある半導体基板１との間の
表面保護膜１０の沿面距離は矢印長Ｌ2 に示すように長
くなる。これによって表面保護膜１０の上面に水分など
が付着したときのリーク電流は低減する。そして、実験
の結果ではこの沿面距離を１２０ミクロン以上とするこ
とでリーク電流はほぼ完全に防止できる。
【０００８】図２は、図１が回路２０の回路要素をＮＰ
Ｎトランジスタで形成した例を示しているのに対し、Ｐ
ＮＰトランジスタで形成した例を示したものである。す
なわち、Ｐ形シリコン基板１の上にｎ＋形埋込層２を形
成し、この上にｎ形エピタキシャル層３を形成する。こ
のｎ形エピタキシャル層３の周囲にＰ＋形アイソレーシ
ョン領域４を形成し、このＰ＋形アイソレーション領域
４で分離された島の中にｎ形エピタキシャル層３を上面
に引き出すｎ＋形ウェル５，Ｐ＋エミッタ層１２および
Ｐ＋コレクタ層１３を形成して、そのコレクタはコレク
タ層１３、そのベースはエピタキシャル層３、そのエミ
ッタはエミッタ層１２からなるＰＮＰトランジスタを形
成したものである。その他については図１と同様であ
る。また図３は、内部回路２０の回路要素をピンチ抵抗
で形成した例を示したものである。すなわち、Ｐ形シリ
コン基板１の上にｎ＋形埋込層２を形成し、この上にｎ
形エピタキシャル層３を形成する。このｎ形エピタキシ
ャル層３の周囲にＰ＋形アイソレーション領域４を形成
し、このＰ＋形アイソレーション領域４で分離された島
の中にＰ形抵抗層１４とこのＰ形抵抗層１４の上面から
このＰ形抵抗層の厚さを設定するｎ形設定層１５を形成
し、このＰ形抵抗層１４の両端部からその端子が引き出
されるピンチ抵抗を形成したものである。その他につい
ては図１と同様である。
Ｎトランジスタで形成した例を示しているのに対し、Ｐ
ＮＰトランジスタで形成した例を示したものである。す
なわち、Ｐ形シリコン基板１の上にｎ＋形埋込層２を形
成し、この上にｎ形エピタキシャル層３を形成する。こ
のｎ形エピタキシャル層３の周囲にＰ＋形アイソレーシ
ョン領域４を形成し、このＰ＋形アイソレーション領域
４で分離された島の中にｎ形エピタキシャル層３を上面
に引き出すｎ＋形ウェル５，Ｐ＋エミッタ層１２および
Ｐ＋コレクタ層１３を形成して、そのコレクタはコレク
タ層１３、そのベースはエピタキシャル層３、そのエミ
ッタはエミッタ層１２からなるＰＮＰトランジスタを形
成したものである。その他については図１と同様であ
る。また図３は、内部回路２０の回路要素をピンチ抵抗
で形成した例を示したものである。すなわち、Ｐ形シリ
コン基板１の上にｎ＋形埋込層２を形成し、この上にｎ
形エピタキシャル層３を形成する。このｎ形エピタキシ
ャル層３の周囲にＰ＋形アイソレーション領域４を形成
し、このＰ＋形アイソレーション領域４で分離された島
の中にＰ形抵抗層１４とこのＰ形抵抗層１４の上面から
このＰ形抵抗層の厚さを設定するｎ形設定層１５を形成
し、このＰ形抵抗層１４の両端部からその端子が引き出
されるピンチ抵抗を形成したものである。その他につい
ては図１と同様である。
【０００９】このように、各種の回路要素を含む回路を
有する半導体集積回路チップに対し本発明は問題なく対
応する。なお、接続パッドをチップの中央部に配置する
ことによって、従来のチップにおけるチップの周辺部に
配置された接続パッドに至る配線の引き廻わしを防ぐこ
とができる利点もある。
有する半導体集積回路チップに対し本発明は問題なく対
応する。なお、接続パッドをチップの中央部に配置する
ことによって、従来のチップにおけるチップの周辺部に
配置された接続パッドに至る配線の引き廻わしを防ぐこ
とができる利点もある。
【００１０】図４は本発明の半導体集積回路チップの異
なる実施例を示す平面図である。図４は図１において接
続パッド１１のうち接地用接続パッド１１Ａを、チップ
の周辺部に配置したものである。この接地用接続パッド
１１Ａは半導体基板１と同電位（半導体基板１は通常接
地電位にある）にあり、チップの周辺部に配置しても勿
論リーク電流の問題はなく、接地用接続パッドをチップ
の中央部の配置から除くことにより配線の裕度が高ま
る。
なる実施例を示す平面図である。図４は図１において接
続パッド１１のうち接地用接続パッド１１Ａを、チップ
の周辺部に配置したものである。この接地用接続パッド
１１Ａは半導体基板１と同電位（半導体基板１は通常接
地電位にある）にあり、チップの周辺部に配置しても勿
論リーク電流の問題はなく、接地用接続パッドをチップ
の中央部の配置から除くことにより配線の裕度が高ま
る。
【００１１】
【発明の効果】本発明の半導体集積回路チップでは、接
続パッドからのリーク電流が防止されるので、半導体集
積回路としての信頼性が著るしく向上する。
続パッドからのリーク電流が防止されるので、半導体集
積回路としての信頼性が著るしく向上する。
【図１】本発明の半導体集積回路チップの一実施例を示
し、（ａ）は要部断面図、（ｂ）は要部平面図
し、（ａ）は要部断面図、（ｂ）は要部平面図
【図２】図１はその回路要素をＮＰＮトランジスタで形
成した例を示しているのに対し、ＰＮＰトランジスタで
形成した例を示す要部断面図
成した例を示しているのに対し、ＰＮＰトランジスタで
形成した例を示す要部断面図
【図３】図１はその回路要素をＮＰＮトランジスタで形
成した例を示しているのに対し、ピンチ抵抗で形成した
例を示す要部断面図
成した例を示しているのに対し、ピンチ抵抗で形成した
例を示す要部断面図
【図４】本発明の半導体集積回路チップの異なる実施例
を示す要部平面図
を示す要部平面図
【図５】従来の半導体集積回路チップの一例を示し、
（ａ）は要部断面図、（ｂ）は要部平面図
（ａ）は要部断面図、（ｂ）は要部平面図
１ 半導体基板 １１ 接続パッド １１Ａ 接地用接続パッド ２０ 回路
Claims (3)
- 【請求項１】半導体基板の上面に形成された回路と、こ
の半導体基板の上面に形成されこの回路を外部に接続す
るための接続パッドとからなる半導体集積回路チップに
おいて、前記接続パッドをこのチップの中央部に配置し
たことを特徴とする半導体集積回路チップ。 - 【請求項２】請求項１記載のものにおいて、接続パッド
と半導体基板との間の沿面距離を１２０ミクロン以上に
設定することを特徴とする半導体集積回路チップ。 - 【請求項３】請求項１記載のものおいて、接続パッドの
うち接地用接続パッドはチップの周辺部に配置したこと
を特徴とする半導体集積回路チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076022A JPH06291162A (ja) | 1993-04-02 | 1993-04-02 | 半導体集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076022A JPH06291162A (ja) | 1993-04-02 | 1993-04-02 | 半導体集積回路チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291162A true JPH06291162A (ja) | 1994-10-18 |
Family
ID=13593205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076022A Pending JPH06291162A (ja) | 1993-04-02 | 1993-04-02 | 半導体集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291162A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5770679U (ja) * | 1980-10-17 | 1982-04-28 | ||
| JPS61123487U (ja) * | 1985-01-21 | 1986-08-04 | ||
| JPH0358877U (ja) * | 1989-10-13 | 1991-06-10 | ||
| JPH0584045U (ja) * | 1992-04-18 | 1993-11-12 | モレックス インコーポレーテッド | 薄型表面実装用電気コネクタ |
-
1993
- 1993-04-02 JP JP5076022A patent/JPH06291162A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5770679U (ja) * | 1980-10-17 | 1982-04-28 | ||
| JPS61123487U (ja) * | 1985-01-21 | 1986-08-04 | ||
| JPH0358877U (ja) * | 1989-10-13 | 1991-06-10 | ||
| JPH0584045U (ja) * | 1992-04-18 | 1993-11-12 | モレックス インコーポレーテッド | 薄型表面実装用電気コネクタ |
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