JPH06291329A - 仮想接地型不揮発性半導体装置の製造方法 - Google Patents
仮想接地型不揮発性半導体装置の製造方法Info
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- JPH06291329A JPH06291329A JP7488593A JP7488593A JPH06291329A JP H06291329 A JPH06291329 A JP H06291329A JP 7488593 A JP7488593 A JP 7488593A JP 7488593 A JP7488593 A JP 7488593A JP H06291329 A JPH06291329 A JP H06291329A
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Abstract
(57)【要約】
【構成】 本発明の仮想接地型不揮発性半導体記憶装置
の製造方法は、半導体基板の絶縁性のある下層膜と上層
膜とを積層形成した積層膜をストライプ状に形成する工
程と、ストライプ状の積層膜の間隙の半導体基板上に第
１のゲート絶縁膜を介して第１のポリシリコン膜を埋め
込み形成する工程と、積層膜のうち上層膜をエッチング
除去し第１のポリシリコン膜を突出させる工程と、当該
ポリシリコン膜の上面及び側面に第２のゲート絶縁膜を
介して第２のポリシリコン膜を形成する工程とを具備す
る。 【効果】 コンタクトレス型の仮想接地型メモリであり
ながら、浮遊ゲートの側壁を制御ゲートとの容量結合の
電極として用いることが可能となり、従来の仮想接地型
メモリセルに比較してカップリング比が向上する。これ
は、書き込み速度、読み出し速度及び消去速度の向上に
つながる。
の製造方法は、半導体基板の絶縁性のある下層膜と上層
膜とを積層形成した積層膜をストライプ状に形成する工
程と、ストライプ状の積層膜の間隙の半導体基板上に第
１のゲート絶縁膜を介して第１のポリシリコン膜を埋め
込み形成する工程と、積層膜のうち上層膜をエッチング
除去し第１のポリシリコン膜を突出させる工程と、当該
ポリシリコン膜の上面及び側面に第２のゲート絶縁膜を
介して第２のポリシリコン膜を形成する工程とを具備す
る。 【効果】 コンタクトレス型の仮想接地型メモリであり
ながら、浮遊ゲートの側壁を制御ゲートとの容量結合の
電極として用いることが可能となり、従来の仮想接地型
メモリセルに比較してカップリング比が向上する。これ
は、書き込み速度、読み出し速度及び消去速度の向上に
つながる。
Description
【０００１】
【産業上の利用分野】本発明は、カップリング比を容易
に確保することができ、微細化による大容量と、高速化
を実現する仮想接地型の不揮発性半導体装置の製造方法
に関する。
に確保することができ、微細化による大容量と、高速化
を実現する仮想接地型の不揮発性半導体装置の製造方法
に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は電源を切って
もデータが消えない等の利点があるため、近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリは、２トランジス
タ型のバイト型不揮発性半導体記憶装置と異なり、１ト
ランジスタでメモリセルを構成することが出来る。この
中でも、ビット線コンタクトを大幅に削減するコンタク
トレス型の仮想接地型メモリの例が、ＩＥＤＭ８７の５
４８頁から５５４頁に詳細に記載されている。この結
果、実効的にメモリセルを小さくすることが可能とな
り、大容量の磁気ディスクの代替用途等が期待されてい
る。
もデータが消えない等の利点があるため、近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリは、２トランジス
タ型のバイト型不揮発性半導体記憶装置と異なり、１ト
ランジスタでメモリセルを構成することが出来る。この
中でも、ビット線コンタクトを大幅に削減するコンタク
トレス型の仮想接地型メモリの例が、ＩＥＤＭ８７の５
４８頁から５５４頁に詳細に記載されている。この結
果、実効的にメモリセルを小さくすることが可能とな
り、大容量の磁気ディスクの代替用途等が期待されてい
る。
【０００３】ところで、積層ゲート型の不揮発性メモリ
セルの書き込み／消去特性を向上するためには、浮遊ゲ
ートと制御ゲートとの間の容量を浮遊ゲートと基板との
間の容量よりも大きくすることが必要である。この容量
比（以下、カップリング比と略記する）を大きくするた
めに、通常のＮＯＲ型フラッシュメモリ（仮想接地型で
無いもの）は、フィールド酸化膜上に浮遊ゲートを延在
させている。この例は、例えば、特開昭５７−６９５９
２に詳細に記載されている。しかし、上述のコンタクト
レス型仮想接地型メモリは、浮遊ゲート形成後にフィー
ルド酸化膜を埋め込むプロセスを踏むため、フィールド
酸化膜上に浮遊ゲートを延在させるのが困難である。上
述のＩＥＤＭ８７の５４８頁から５５１頁では絶縁膜質
を異ならせることで対処しているが、カップリング比を
十分に確保することができない。
セルの書き込み／消去特性を向上するためには、浮遊ゲ
ートと制御ゲートとの間の容量を浮遊ゲートと基板との
間の容量よりも大きくすることが必要である。この容量
比（以下、カップリング比と略記する）を大きくするた
めに、通常のＮＯＲ型フラッシュメモリ（仮想接地型で
無いもの）は、フィールド酸化膜上に浮遊ゲートを延在
させている。この例は、例えば、特開昭５７−６９５９
２に詳細に記載されている。しかし、上述のコンタクト
レス型仮想接地型メモリは、浮遊ゲート形成後にフィー
ルド酸化膜を埋め込むプロセスを踏むため、フィールド
酸化膜上に浮遊ゲートを延在させるのが困難である。上
述のＩＥＤＭ８７の５４８頁から５５１頁では絶縁膜質
を異ならせることで対処しているが、カップリング比を
十分に確保することができない。
【０００４】カップリング比を大きくするため、通常の
ＮＯＲ型フラッシュメモリでは、浮遊ゲートの側壁を電
極の一部として用いている。これをさらに押し進めた例
が特開平４−２１５４８１に記載されている。しかし、
仮想接地型メモリについてはその構造を実現する手段と
しての製造方法、すなわち拡散層配線上にフィールド絶
縁膜を形成しつつ、その厚さを浮遊ゲートの膜厚よりも
薄くする製造方法が存在しなかったため、浮遊ゲートの
側壁を電極の一部として利用することができなかった。
従って、浮遊ゲートと制御ゲートとの間で容量として用
いることが可能な領域はチャネル上に限られてしまう。
ＮＯＲ型フラッシュメモリでは、浮遊ゲートの側壁を電
極の一部として用いている。これをさらに押し進めた例
が特開平４−２１５４８１に記載されている。しかし、
仮想接地型メモリについてはその構造を実現する手段と
しての製造方法、すなわち拡散層配線上にフィールド絶
縁膜を形成しつつ、その厚さを浮遊ゲートの膜厚よりも
薄くする製造方法が存在しなかったため、浮遊ゲートの
側壁を電極の一部として利用することができなかった。
従って、浮遊ゲートと制御ゲートとの間で容量として用
いることが可能な領域はチャネル上に限られてしまう。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のコンタクトレス型の仮想接地型メモリでは、浮遊ゲー
トの側壁を電極の一部として利用することができなかっ
たため、十分なカップリング比を確保することができな
かった。このため、書き込み速度、消去速度及び読み出
し速度の減少につながっていた。
のコンタクトレス型の仮想接地型メモリでは、浮遊ゲー
トの側壁を電極の一部として利用することができなかっ
たため、十分なカップリング比を確保することができな
かった。このため、書き込み速度、消去速度及び読み出
し速度の減少につながっていた。
【０００６】本発明は、上記欠点を除去し、コンタクト
レス型でありながら十分なカップリング比を確保し、書
き込み速度、消去速度及び読み出し速度を高めた仮想接
地型不揮発性半導体記憶装置の製造方法を提供すること
を目的とする。
レス型でありながら十分なカップリング比を確保し、書
き込み速度、消去速度及び読み出し速度を高めた仮想接
地型不揮発性半導体記憶装置の製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板の第１導電型の表面上に第
２導電型の不純物を含有し絶縁性のある下層膜とこの下
層膜とエッチング比が異なる上層膜とを積層形成した積
層膜をストライプ状に形成する工程と、ストライプ状の
積層膜の間隙の半導体基板上に第１のゲート絶縁膜を介
して第１の導電体膜を埋め込み形成する工程と、半導体
基板に下層膜から第２導電型の不純物を固相拡散させる
工程と、積層膜のうち上層膜をエッチング除去し第１の
導電体膜を突出させる工程と、ポリシリコン膜の上面及
び側面に第２のゲート絶縁膜を介して第２の導電体膜を
形成する工程とを具備する仮想接地型不揮発性半導体記
憶装置の製造方法を提供する。
に、本発明では、半導体基板の第１導電型の表面上に第
２導電型の不純物を含有し絶縁性のある下層膜とこの下
層膜とエッチング比が異なる上層膜とを積層形成した積
層膜をストライプ状に形成する工程と、ストライプ状の
積層膜の間隙の半導体基板上に第１のゲート絶縁膜を介
して第１の導電体膜を埋め込み形成する工程と、半導体
基板に下層膜から第２導電型の不純物を固相拡散させる
工程と、積層膜のうち上層膜をエッチング除去し第１の
導電体膜を突出させる工程と、ポリシリコン膜の上面及
び側面に第２のゲート絶縁膜を介して第２の導電体膜を
形成する工程とを具備する仮想接地型不揮発性半導体記
憶装置の製造方法を提供する。
【０００８】また、半導体基板の第１導電型の表面上に
第２導電型の不純物を含有し絶縁性のある下層膜とこの
下層膜上のエッチングストッパー膜とその上の上層膜と
を積層形成した積層膜をストライプ状に形成する工程
と、ストライプ状の積層膜の間隙の半導体基板上に第１
のゲート絶縁膜を介して第１の導電体膜を埋め込み形成
する工程と、半導体基板に下層膜から第２導電型の不純
物を固相拡散させる工程と、積層膜のうち上層膜をエッ
チングストッパー膜をエッチングストッパーとしてエッ
チング除去し第１の導電体膜を突出させる工程と、ポリ
シリコン膜の上面及び側面に第２のゲート絶縁膜を介し
て第２の導電体膜を形成する工程とを具備する仮想接地
型不揮発性半導体記憶装置の製造方法を提供する。
第２導電型の不純物を含有し絶縁性のある下層膜とこの
下層膜上のエッチングストッパー膜とその上の上層膜と
を積層形成した積層膜をストライプ状に形成する工程
と、ストライプ状の積層膜の間隙の半導体基板上に第１
のゲート絶縁膜を介して第１の導電体膜を埋め込み形成
する工程と、半導体基板に下層膜から第２導電型の不純
物を固相拡散させる工程と、積層膜のうち上層膜をエッ
チングストッパー膜をエッチングストッパーとしてエッ
チング除去し第１の導電体膜を突出させる工程と、ポリ
シリコン膜の上面及び側面に第２のゲート絶縁膜を介し
て第２の導電体膜を形成する工程とを具備する仮想接地
型不揮発性半導体記憶装置の製造方法を提供する。
【０００９】
【作用】本発明で提供する手段を用いると、下層膜と上
層膜膜とのエッチングレートの異なる部材もしくはエッ
チングストッパー層を挟む２層構造のストライプ状の絶
縁膜を半導体基板上に形成したため、浮遊ゲートである
第１の導電膜厚よりも薄くなるよう、当該２層構造のう
ち一方（上層膜）のみをエッチングし掘り下げることが
できる。このため、浮遊ゲートの方がフィールド絶縁膜
よりも突出した構造となる。さらに、第２のゲート絶縁
膜を介して制御ゲートである第２の導電膜を形成してい
る。この結果、第１の導電膜の側壁も容量結合の電極と
して用いることができ、カップリング比が向上する。こ
の結果、コンタクトレス型の仮想接地型メモリでありな
がら、浮遊ゲートの側壁を制御ゲートとの容量結合の電
極として用いることが可能となり、従来の仮想接地型メ
モリセルに比較してカップリング比が向上する。これ
は、書き込み速度、読み出し速度及び消去速度の向上に
つながる。
層膜膜とのエッチングレートの異なる部材もしくはエッ
チングストッパー層を挟む２層構造のストライプ状の絶
縁膜を半導体基板上に形成したため、浮遊ゲートである
第１の導電膜厚よりも薄くなるよう、当該２層構造のう
ち一方（上層膜）のみをエッチングし掘り下げることが
できる。このため、浮遊ゲートの方がフィールド絶縁膜
よりも突出した構造となる。さらに、第２のゲート絶縁
膜を介して制御ゲートである第２の導電膜を形成してい
る。この結果、第１の導電膜の側壁も容量結合の電極と
して用いることができ、カップリング比が向上する。こ
の結果、コンタクトレス型の仮想接地型メモリでありな
がら、浮遊ゲートの側壁を制御ゲートとの容量結合の電
極として用いることが可能となり、従来の仮想接地型メ
モリセルに比較してカップリング比が向上する。これ
は、書き込み速度、読み出し速度及び消去速度の向上に
つながる。
【００１０】
【実施例】以下、本発明の第１の実施例を［図１］乃至
［図６］を参照して説明する。［図１］に示すように、
Ｐ型シリコン基板１０１表面にＬＰＣＶＤ法により、膜
厚２００ｎｍのＡｓＳＧ膜（ヒ素がドープされた酸化
膜）１０２を形成する。さらに、ＬＰＣＶＤ法により膜
厚２００ｎｍのＬＰＤ膜（液層成長によるシリコン酸化
膜）１０３を積層形成する。
［図６］を参照して説明する。［図１］に示すように、
Ｐ型シリコン基板１０１表面にＬＰＣＶＤ法により、膜
厚２００ｎｍのＡｓＳＧ膜（ヒ素がドープされた酸化
膜）１０２を形成する。さらに、ＬＰＣＶＤ法により膜
厚２００ｎｍのＬＰＤ膜（液層成長によるシリコン酸化
膜）１０３を積層形成する。
【００１１】続いて、［図２］に示すように、ＡｓＳＧ
膜１０２とＬＰＤ膜１０３を図示しないレジストをマス
クにストライプ状にエッチング除去しＰ型シリコン基板
１０１を露出する。続いて、露出したＰ型シリコン基板
１０１を熱酸化することにより膜厚２０ｎｍの第１のゲ
ート絶縁膜１０４を形成する。
膜１０２とＬＰＤ膜１０３を図示しないレジストをマス
クにストライプ状にエッチング除去しＰ型シリコン基板
１０１を露出する。続いて、露出したＰ型シリコン基板
１０１を熱酸化することにより膜厚２０ｎｍの第１のゲ
ート絶縁膜１０４を形成する。
【００１２】続いて、［図３］に示すように、ポリシリ
コン膜を全面に形成し、引き続いてエッチバックするこ
とによりＡｓＳＧ膜１０２とＬＰＤ膜１０３とからなる
ストライプの間隙に第１のポリシリコン膜１０５を埋め
込む。続いて、ＰＯＣｌ3 等の不純物ドーパントガスに
より当該ポリシリコン膜１０５をＮ型にドーピングする
と同時にＡｓＳＧ膜１０２からＰ型シリコン基板１０１
へヒ素を固相拡散させることによりストライプ状のＮ型
拡散層１０６を形成する。
コン膜を全面に形成し、引き続いてエッチバックするこ
とによりＡｓＳＧ膜１０２とＬＰＤ膜１０３とからなる
ストライプの間隙に第１のポリシリコン膜１０５を埋め
込む。続いて、ＰＯＣｌ3 等の不純物ドーパントガスに
より当該ポリシリコン膜１０５をＮ型にドーピングする
と同時にＡｓＳＧ膜１０２からＰ型シリコン基板１０１
へヒ素を固相拡散させることによりストライプ状のＮ型
拡散層１０６を形成する。
【００１３】続いて、［図４］に示すように、ＡｓＳＧ
膜１０２上のＬＰＤ膜１０３をエッチング除去する。こ
の時、ＡｓＳＧ膜１０２はＰ型シリコン基板１０１へヒ
素不純物が移動したため、不純物含有量が少ないＡｓＳ
Ｇ膜に変わる。このため、ＡｓＳＧ膜１０２とＡｓＳＧ
膜１０２上に形成したＬＰＤ膜はエッチング選択比が確
保でき、周知のようにエッチング速度が大きいＬＰＤ膜
１０３のみをＣＦ4 とＨ2 の混合ガスで除去できる。こ
の場合選択比は１：３程度となり、ＡｓＳＧ膜１０２よ
りＢＰＳＧ膜１０３の方がエッチング速度が大きい。
膜１０２上のＬＰＤ膜１０３をエッチング除去する。こ
の時、ＡｓＳＧ膜１０２はＰ型シリコン基板１０１へヒ
素不純物が移動したため、不純物含有量が少ないＡｓＳ
Ｇ膜に変わる。このため、ＡｓＳＧ膜１０２とＡｓＳＧ
膜１０２上に形成したＬＰＤ膜はエッチング選択比が確
保でき、周知のようにエッチング速度が大きいＬＰＤ膜
１０３のみをＣＦ4 とＨ2 の混合ガスで除去できる。こ
の場合選択比は１：３程度となり、ＡｓＳＧ膜１０２よ
りＢＰＳＧ膜１０３の方がエッチング速度が大きい。
【００１４】続いて、［図５］に示すように、第２のゲ
ート絶縁膜１０７を少なくとも第１のポリシリコン膜１
０５上に形成する。この第２のゲート酸化膜１０７はＯ
ＮＯの３層構造であり、第１のポリシリコン膜１０５を
熱酸化して形成した膜厚１２ｎｍの酸化膜、ＬＰＣＶＤ
法により形成した膜厚２０ｎｍの窒化膜、さらに熱酸化
法により膜厚６ｎｍの酸化膜からなる３層構造である。
続いて、ＣＶＤ法により膜厚５００ｎｍの第２のポリシ
リコン膜１０８を全面に形成する。
ート絶縁膜１０７を少なくとも第１のポリシリコン膜１
０５上に形成する。この第２のゲート酸化膜１０７はＯ
ＮＯの３層構造であり、第１のポリシリコン膜１０５を
熱酸化して形成した膜厚１２ｎｍの酸化膜、ＬＰＣＶＤ
法により形成した膜厚２０ｎｍの窒化膜、さらに熱酸化
法により膜厚６ｎｍの酸化膜からなる３層構造である。
続いて、ＣＶＤ法により膜厚５００ｎｍの第２のポリシ
リコン膜１０８を全面に形成する。
【００１５】続いて、［図６］に示すように、第２のポ
リシリコン膜１０８をストライプ状のＮ型拡散層１０６
の方向と直行する方向に図示しないストライプ状のレジ
ストを形成し、これをマスクに第２のポリシリコン膜１
０８、第２のゲート絶縁膜１０７、第１のポリシリコン
膜をエッチング除去する。
リシリコン膜１０８をストライプ状のＮ型拡散層１０６
の方向と直行する方向に図示しないストライプ状のレジ
ストを形成し、これをマスクに第２のポリシリコン膜１
０８、第２のゲート絶縁膜１０７、第１のポリシリコン
膜をエッチング除去する。
【００１６】以上説明した製造方法により仮想接地型メ
モリのメモリセルが形成される。すなわち、ストライプ
状のＡｓＳＧ膜はフィールド絶縁膜として、第１のポリ
シリコン膜１０５は電気的に浮遊状態とされ浮遊ゲート
として、ストライプ状のＮ型拡散層１０６が仮想接地線
もしくは仮想ビット線として、仮想接地線または仮想ビ
ット線に直行するストライプ状の第２のポリシリコン膜
はワード線として機能する。書き込み動作の詳細は上述
のＩＥＤＭ８７の５４８頁から５５１頁を参照された
い。
モリのメモリセルが形成される。すなわち、ストライプ
状のＡｓＳＧ膜はフィールド絶縁膜として、第１のポリ
シリコン膜１０５は電気的に浮遊状態とされ浮遊ゲート
として、ストライプ状のＮ型拡散層１０６が仮想接地線
もしくは仮想ビット線として、仮想接地線または仮想ビ
ット線に直行するストライプ状の第２のポリシリコン膜
はワード線として機能する。書き込み動作の詳細は上述
のＩＥＤＭ８７の５４８頁から５５１頁を参照された
い。
【００１７】本発明を用いると、コンタクトレス型の仮
想接地型でありながら、浮遊ゲートの側壁を制御ゲート
との容量結合の電極として用いることが可能となり、従
来のコンタクトレス型の仮想接地型メモリセルに比較し
てカップリング比が向上する。これは、書き込み速度、
読み出し速度及び消去速度の向上につながる。
想接地型でありながら、浮遊ゲートの側壁を制御ゲート
との容量結合の電極として用いることが可能となり、従
来のコンタクトレス型の仮想接地型メモリセルに比較し
てカップリング比が向上する。これは、書き込み速度、
読み出し速度及び消去速度の向上につながる。
【００１８】このように、本発明では、ＡｓＳＧ膜とＬ
ＰＤ膜とのエッチングレートの異なる部材からなる２層
構造のストライプ状の絶縁膜を半導体基板上に形成した
ため、浮遊ゲートである第１のポリシリコン膜厚よりも
薄くなるよう、当該２層構造のうち一方（ＬＰＤ膜）の
みをエッチングし掘り下げることができる。これはＡｓ
ＳＧ膜の不純物濃度が低下した後に前述のＡｓＳＧ膜上
のＬＰＤ膜をエッチング除去することで選択比を確保し
たためである。このため、浮遊ゲートの方がフィールド
絶縁膜よりも突出した構造となる。さらに、薄い絶縁膜
を介して制御ゲートである第２のポリシリコン膜を形成
している。この結果、第１のポリシリコン膜の側壁も容
量結合の電極として用いることができ、カップリング比
が向上しているのである。また、ストライプ上の絶縁膜
はＮ型不純物がドープされているため、その後の熱拡散
により基板にＮ型不純物が固相拡散し、この結果ストラ
イプ上の仮想接地線及び仮想ビット線が形成される。
ＰＤ膜とのエッチングレートの異なる部材からなる２層
構造のストライプ状の絶縁膜を半導体基板上に形成した
ため、浮遊ゲートである第１のポリシリコン膜厚よりも
薄くなるよう、当該２層構造のうち一方（ＬＰＤ膜）の
みをエッチングし掘り下げることができる。これはＡｓ
ＳＧ膜の不純物濃度が低下した後に前述のＡｓＳＧ膜上
のＬＰＤ膜をエッチング除去することで選択比を確保し
たためである。このため、浮遊ゲートの方がフィールド
絶縁膜よりも突出した構造となる。さらに、薄い絶縁膜
を介して制御ゲートである第２のポリシリコン膜を形成
している。この結果、第１のポリシリコン膜の側壁も容
量結合の電極として用いることができ、カップリング比
が向上しているのである。また、ストライプ上の絶縁膜
はＮ型不純物がドープされているため、その後の熱拡散
により基板にＮ型不純物が固相拡散し、この結果ストラ
イプ上の仮想接地線及び仮想ビット線が形成される。
【００１９】続いて、本発明の第２の実施例を［図７］
乃至［図１２］を参照して説明する。［図７］に示すよ
うに、Ｐ型シリコン基板２０１表面にＬＰＣＶＤ法によ
り、膜厚２００ｎｍのＡｓＳＧ膜（ヒ素がドープされた
酸化膜）２０２を形成する。さらに、ＬＰＣＶＤ法によ
り膜厚２０ｎｍの窒化膜２２０を形成するした後、ＬＰ
ＣＶＤ法により膜厚２００ｎｍのＢＰＳＧ膜（ポロン及
びリンがドープされた酸化膜）２０３を積層形成する。
乃至［図１２］を参照して説明する。［図７］に示すよ
うに、Ｐ型シリコン基板２０１表面にＬＰＣＶＤ法によ
り、膜厚２００ｎｍのＡｓＳＧ膜（ヒ素がドープされた
酸化膜）２０２を形成する。さらに、ＬＰＣＶＤ法によ
り膜厚２０ｎｍの窒化膜２２０を形成するした後、ＬＰ
ＣＶＤ法により膜厚２００ｎｍのＢＰＳＧ膜（ポロン及
びリンがドープされた酸化膜）２０３を積層形成する。
【００２０】続いて、［図８］に示すように、ＡｓＳＧ
膜２０２とＢＰＳＧ膜２０３を図示しないレジストをマ
スクにストライプ状にエッチング除去しＰ型シリコン基
板２０１を露出する。続いて、露出したＰ型シリコン基
板２０１を熱酸化することにより膜厚２０ｎｍの第１の
ゲート絶縁膜２０４を形成する。
膜２０２とＢＰＳＧ膜２０３を図示しないレジストをマ
スクにストライプ状にエッチング除去しＰ型シリコン基
板２０１を露出する。続いて、露出したＰ型シリコン基
板２０１を熱酸化することにより膜厚２０ｎｍの第１の
ゲート絶縁膜２０４を形成する。
【００２１】続いて、［図９］に示すように、ポリシリ
コン膜を全面に形成し、引き続いてエッチバックするこ
とによりＡｓＳＧ膜２０２とＢＰＳＧ膜２０３とからな
るストライプの間隙に第１のポリシリコン膜２０５を埋
め込む。続いて、ＰＯＣｌ3等の不純物ドーパントガス
により当該ポリシリコン膜２０５をＮ型にドーピングす
ると同時にＡｓＳＧ膜２０２からＰ型シリコン基板２０
１へヒ素を固相拡散させることによりストライプ状のＮ
型拡散層２０６を形成する。
コン膜を全面に形成し、引き続いてエッチバックするこ
とによりＡｓＳＧ膜２０２とＢＰＳＧ膜２０３とからな
るストライプの間隙に第１のポリシリコン膜２０５を埋
め込む。続いて、ＰＯＣｌ3等の不純物ドーパントガス
により当該ポリシリコン膜２０５をＮ型にドーピングす
ると同時にＡｓＳＧ膜２０２からＰ型シリコン基板２０
１へヒ素を固相拡散させることによりストライプ状のＮ
型拡散層２０６を形成する。
【００２２】続いて、［図１０］に示すように、ＡｓＳ
Ｇ膜２０２上のＢＰＳＧ膜２０３をエッチング除去す
る。この時、窒化膜２２０をエッチングストッパーとし
て用いる。このため、ＮＨ4 Ｆによるウエットエッチン
グが可能となった。
Ｇ膜２０２上のＢＰＳＧ膜２０３をエッチング除去す
る。この時、窒化膜２２０をエッチングストッパーとし
て用いる。このため、ＮＨ4 Ｆによるウエットエッチン
グが可能となった。
【００２３】続いて、［図１１］に示すように、第２の
ゲート絶縁膜２０７を少なくとも第１のポリシリコン膜
２０５上に形成する。この第２のゲート酸化膜２０７は
ＯＮＯの３層構造であり、第１のポリシリコン膜２０５
を熱酸化して形成した膜厚１２ｎｍの酸化膜、ＬＰＣＶ
Ｄ法により形成した膜厚２０ｎｍの窒化膜、さらに熱酸
化法により膜厚６ｎｍの酸化膜からなる３層構造であ
る。続いて、ＣＶＤ法により膜厚５００ｎｍの第２のポ
リシリコン膜２０８を全面に形成する。
ゲート絶縁膜２０７を少なくとも第１のポリシリコン膜
２０５上に形成する。この第２のゲート酸化膜２０７は
ＯＮＯの３層構造であり、第１のポリシリコン膜２０５
を熱酸化して形成した膜厚１２ｎｍの酸化膜、ＬＰＣＶ
Ｄ法により形成した膜厚２０ｎｍの窒化膜、さらに熱酸
化法により膜厚６ｎｍの酸化膜からなる３層構造であ
る。続いて、ＣＶＤ法により膜厚５００ｎｍの第２のポ
リシリコン膜２０８を全面に形成する。
【００２４】続いて、［図１２］に示すように、第２の
ポリシリコン膜２０８をストライプ状のＮ型拡散層２０
６の方向と直行する方向に図示しないストライプ状のレ
ジストを形成し、これをマスクに第２のポリシリコン膜
２０８、第２のゲート絶縁膜２０７、第１のポリシリコ
ン膜をエッチング除去する。
ポリシリコン膜２０８をストライプ状のＮ型拡散層２０
６の方向と直行する方向に図示しないストライプ状のレ
ジストを形成し、これをマスクに第２のポリシリコン膜
２０８、第２のゲート絶縁膜２０７、第１のポリシリコ
ン膜をエッチング除去する。
【００２５】以上説明した製造方法により第１の実施例
と同様に仮想接地型メモリのメモリセルが形成される。
第２の実施例では、ＡｓＳＧ膜とＬＰＤ膜とのエッチン
グレートの差を利用して絶縁膜を浮遊ゲートの膜厚より
も掘り下げているのではなく、両絶縁膜の間の窒化膜を
エッチングストッパとして用いている。従って、浮遊ゲ
ートである第１のポリシリコン膜厚よりも薄くなるよ
う、当該２層構造のうち一方（ＢＰＳＧ膜）のみを容易
にエッチングし掘り下げることができる。このため、浮
遊ゲートの方がフィールド絶縁膜よりも突出した構造と
なる。さらに、薄い絶縁膜を介して制御ゲートである第
２のポリシリコン膜を形成している。この結果、第１の
ポリシリコン膜の側壁も容量結合の電極として用いるこ
とができ、カップリング比が向上しているのである。
と同様に仮想接地型メモリのメモリセルが形成される。
第２の実施例では、ＡｓＳＧ膜とＬＰＤ膜とのエッチン
グレートの差を利用して絶縁膜を浮遊ゲートの膜厚より
も掘り下げているのではなく、両絶縁膜の間の窒化膜を
エッチングストッパとして用いている。従って、浮遊ゲ
ートである第１のポリシリコン膜厚よりも薄くなるよ
う、当該２層構造のうち一方（ＢＰＳＧ膜）のみを容易
にエッチングし掘り下げることができる。このため、浮
遊ゲートの方がフィールド絶縁膜よりも突出した構造と
なる。さらに、薄い絶縁膜を介して制御ゲートである第
２のポリシリコン膜を形成している。この結果、第１の
ポリシリコン膜の側壁も容量結合の電極として用いるこ
とができ、カップリング比が向上しているのである。
【００２６】以上、第１及び第２の実施例を説明してき
たが、本発明の主旨を逸脱しない範囲で各種の変更が可
能である。例えば、第１の実施例に於いて、ＬＰＤ膜を
２層目の絶縁膜として用いたが、１層目の絶縁膜とエッ
チング比をとることが可能で、なおかつ浮遊ゲートの部
材とエッチング比をとることが可能であればよく、例え
ばＢＰＳＧ膜、ＰＳＧ膜等を用いても良い。この場合で
も、１：２程度の選択比は確保できる。また、これらの
他に窒化膜等の材料を用いることができる。また、第２
の実施例において、窒化膜をエッチングストッパーとし
て用いたが、これは薄いポリシリコンでも良い。ただ、
浮遊ゲートと接するため絶縁膜である必要があるため、
ポリシリコンは不純物をドープしないものを用いるか、
もしくは完全に酸化してもよい。また、第２の実施例で
は、下層膜と上層膜とでエッチング速度を異ならせる必
要がない。これは、エッチングストッパー層が下層膜と
上層膜との間に存在するためである。従って、上層膜及
び下層膜とも同じ部材、例えばＡｓＳＧ膜を用いても良
い。また、両実施例とも第２のゲート絶縁膜としてＯＮ
Ｏ膜を用いたが、シリコンの熱酸化膜のみを用いても良
い。
たが、本発明の主旨を逸脱しない範囲で各種の変更が可
能である。例えば、第１の実施例に於いて、ＬＰＤ膜を
２層目の絶縁膜として用いたが、１層目の絶縁膜とエッ
チング比をとることが可能で、なおかつ浮遊ゲートの部
材とエッチング比をとることが可能であればよく、例え
ばＢＰＳＧ膜、ＰＳＧ膜等を用いても良い。この場合で
も、１：２程度の選択比は確保できる。また、これらの
他に窒化膜等の材料を用いることができる。また、第２
の実施例において、窒化膜をエッチングストッパーとし
て用いたが、これは薄いポリシリコンでも良い。ただ、
浮遊ゲートと接するため絶縁膜である必要があるため、
ポリシリコンは不純物をドープしないものを用いるか、
もしくは完全に酸化してもよい。また、第２の実施例で
は、下層膜と上層膜とでエッチング速度を異ならせる必
要がない。これは、エッチングストッパー層が下層膜と
上層膜との間に存在するためである。従って、上層膜及
び下層膜とも同じ部材、例えばＡｓＳＧ膜を用いても良
い。また、両実施例とも第２のゲート絶縁膜としてＯＮ
Ｏ膜を用いたが、シリコンの熱酸化膜のみを用いても良
い。
【００２７】
【発明の効果】本発明を用いると、十分なカップリング
比を確保し、書き込み速度、消去速度及び読み出し速度
を高めた仮想接地型不揮発性半導体記憶装置の製造方法
を提供できる。
比を確保し、書き込み速度、消去速度及び読み出し速度
を高めた仮想接地型不揮発性半導体記憶装置の製造方法
を提供できる。
【図１】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図２】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図３】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図４】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図５】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図６】本発明の第１の実施例の製造工程を示す斜視図
である。
である。
【図７】本発明の第２の実施例の製造工程を示す斜視図
である。
である。
【図８】本発明の第２の実施例の製造工程を示す斜視図
である。
である。
【図９】本発明の第２の実施例の製造工程を示す斜視図
である。
である。
【図１０】本発明の第２の実施例の製造工程を示す斜視
図である。
図である。
【図１１】本発明の第２の実施例の製造工程を示す斜視
図である。
図である。
【図１２】本発明の第２の実施例の製造工程を示す斜視
図である。
図である。
１０１ Ｐ型シリコン基板 １０２ ＡｓＳＧ膜（フィールド絶縁膜） １０４ 第１のゲート絶縁膜 １０５ 第１のポリシリコン膜（浮遊ゲート） １０６ Ｎ型拡散層（仮想接地線または仮想ビット
線） １０７ 第２のゲート酸化膜 １０８ 第２のポリシリコン膜（制御ゲート）
線） １０７ 第２のゲート酸化膜 １０８ 第２のポリシリコン膜（制御ゲート）
Claims (2)
- 【請求項１】 半導体基板の第１導電型の表面上に第２
導電型の不純物を含有する絶縁性の下層膜とこの下層膜
とエッチング比が異なる上層膜とを積層形成した積層膜
をストライプ状に形成する工程と、 ストライプ状の前記積層膜の間隙の前記半導体基板上に
第１のゲート絶縁膜を介して第１の導電体膜を埋め込み
形成する工程と、 前記半導体基板上に前記下層膜より第２導電型の不純物
を固相拡散させる工程と、 前記積層膜のうち上層膜をエッチング除去し前記第１の
導電体膜を突出させる工程と、 前記ポリシリコン膜の上面及び側面に第２のゲート絶縁
膜を介して第２の導電体膜を形成する工程とを具備する
仮想接地型不揮発性半導体記憶装置の製造方法。 - 【請求項２】 半導体基板の第１導電型の表面上に絶縁
性のある下層膜とこの下層膜上にエッチングストッパー
膜を介して上層膜を積層形成した積層膜をストライプ状
に形成する工程と、 ストライプ状の前記積層膜の間隙の前記半導体基板上に
第１のゲート絶縁膜を介して第１の導電体膜を埋め込み
形成する工程と、 前記半導体基板上に前記下層膜より第２導電型の不純物
を固相拡散させる工程と、 前記積層膜のうち上層膜を前記エッチングストッパー膜
をエッチングストッパーとしてエッチング除去し前記第
１の導電体膜を突出させる工程と、 前記ポリシリコン膜の上面及び側面に第２のゲート絶縁
膜を介して第２の導電体膜を形成する工程とを具備する
仮想接地型不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7488593A JPH06291329A (ja) | 1993-04-01 | 1993-04-01 | 仮想接地型不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7488593A JPH06291329A (ja) | 1993-04-01 | 1993-04-01 | 仮想接地型不揮発性半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291329A true JPH06291329A (ja) | 1994-10-18 |
Family
ID=13560271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7488593A Withdrawn JPH06291329A (ja) | 1993-04-01 | 1993-04-01 | 仮想接地型不揮発性半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040234A (en) * | 1996-07-30 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device without bird beak effect |
| US7592664B2 (en) | 2006-09-08 | 2009-09-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory structure and method of forming the same |
-
1993
- 1993-04-01 JP JP7488593A patent/JPH06291329A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040234A (en) * | 1996-07-30 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device without bird beak effect |
| US7592664B2 (en) | 2006-09-08 | 2009-09-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory structure and method of forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |