JPH06291567A - 演算増幅器のベース電流補正回路 - Google Patents
演算増幅器のベース電流補正回路Info
- Publication number
- JPH06291567A JPH06291567A JP5101844A JP10184493A JPH06291567A JP H06291567 A JPH06291567 A JP H06291567A JP 5101844 A JP5101844 A JP 5101844A JP 10184493 A JP10184493 A JP 10184493A JP H06291567 A JPH06291567 A JP H06291567A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- current
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000003503 early effect Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 差動入力段を構成するＰＮＰトランジスタの
アーリ効果の影響を低減した演算増幅器のベース電流補
正回路を提供する。 【構成】 入力トランジスタＱ１，Ｑ２のエミッタに電
流源Ｉ２の一端とレベルシフト回路１の一端を接続し、
レベルシフト回路１の他端をトランジスタＱ４のベース
と電流源Ｉ３に接続し、トランジスタＱ４のコレクタ
を、カレントミラー回路を構成するトランジスタＱ７，
Ｑ８，Ｑ９の中のトランジスタＱ７のコレクタとベース
に接続し、トランジスタＱ８のコレクタをトランジスタ
Ｑ１のベースに、トランジスタＱ９のコレクタをトラン
ジスタＱ２のベースに接続し、更にトランジスタＱ４の
エミッタを、エミッタを電流源Ｉ１にコレクタをＧＮＤ
に接続したトランジスタＱ３のベースに接続してベース
電流補正回路を構成する。
アーリ効果の影響を低減した演算増幅器のベース電流補
正回路を提供する。 【構成】 入力トランジスタＱ１，Ｑ２のエミッタに電
流源Ｉ２の一端とレベルシフト回路１の一端を接続し、
レベルシフト回路１の他端をトランジスタＱ４のベース
と電流源Ｉ３に接続し、トランジスタＱ４のコレクタ
を、カレントミラー回路を構成するトランジスタＱ７，
Ｑ８，Ｑ９の中のトランジスタＱ７のコレクタとベース
に接続し、トランジスタＱ８のコレクタをトランジスタ
Ｑ１のベースに、トランジスタＱ９のコレクタをトラン
ジスタＱ２のベースに接続し、更にトランジスタＱ４の
エミッタを、エミッタを電流源Ｉ１にコレクタをＧＮＤ
に接続したトランジスタＱ３のベースに接続してベース
電流補正回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、演算増幅器の入力部
に用いられてるベース電流補正回路に関し、特にトラン
ジスタのアーリ効果の影響を低減した演算増幅器のベー
ス電流補正回路に関する。
に用いられてるベース電流補正回路に関し、特にトラン
ジスタのアーリ効果の影響を低減した演算増幅器のベー
ス電流補正回路に関する。
【０００２】
【従来の技術】従来、演算増幅器の入力部に用いられて
るベース電流補正回路としては、図５に示すような構成
のものが知られている。図５において、Ｑ１，Ｑ２は互
いにエミッタを接続した差動入力段を構成するＰＮＰト
ランジスタで、それらのエミッタには電流源Ｉ２が接続
されている。そしてトランジスタＱ１のコレクタは、カ
レントミラー回路を構成しているＮＰＮトランジスタＱ
５，Ｑ６の中、トランジスタＱ５のコレクタ及びベース
に接続され、トランジスタＱ２のコレクタは、トランジ
スタＱ６のコレクタ、及びエミッタがＧＮＤに接続され
たＮＰＮトランジスタＱ15のベースに接続されている。
るベース電流補正回路としては、図５に示すような構成
のものが知られている。図５において、Ｑ１，Ｑ２は互
いにエミッタを接続した差動入力段を構成するＰＮＰト
ランジスタで、それらのエミッタには電流源Ｉ２が接続
されている。そしてトランジスタＱ１のコレクタは、カ
レントミラー回路を構成しているＮＰＮトランジスタＱ
５，Ｑ６の中、トランジスタＱ５のコレクタ及びベース
に接続され、トランジスタＱ２のコレクタは、トランジ
スタＱ６のコレクタ、及びエミッタがＧＮＤに接続され
たＮＰＮトランジスタＱ15のベースに接続されている。
【０００３】差動入力段を構成するトランジスタＱ１の
ベースは、カレントミラー回路を構成しているＮＰＮト
ランジスタＱ７，Ｑ８，Ｑ９の中、トランジスタＱ８の
コレクタと入力端子ＩＮ１に接続され、トランジスタＱ
２のベースは、トランジスタＱ９のコレクタ及び入力端
子ＩＮ２に接続されている。トランジスタＱ７のコレク
タ及びベースは、ＰＮＰトランジスタＱ３のベースに接
続され、トランジスタＱ３のコレクタはＧＮＤに、エミ
ッタは一端が電源ＶCCに接続された電流源Ｉ１の他端に
接続されている。また前記トランジスタＱ15のコレクタ
は、出力端子ＯＵＴ及び一端が電源ＶCCに接続された電
流源Ｉ５の他端に接続されている。
ベースは、カレントミラー回路を構成しているＮＰＮト
ランジスタＱ７，Ｑ８，Ｑ９の中、トランジスタＱ８の
コレクタと入力端子ＩＮ１に接続され、トランジスタＱ
２のベースは、トランジスタＱ９のコレクタ及び入力端
子ＩＮ２に接続されている。トランジスタＱ７のコレク
タ及びベースは、ＰＮＰトランジスタＱ３のベースに接
続され、トランジスタＱ３のコレクタはＧＮＤに、エミ
ッタは一端が電源ＶCCに接続された電流源Ｉ１の他端に
接続されている。また前記トランジスタＱ15のコレクタ
は、出力端子ＯＵＴ及び一端が電源ＶCCに接続された電
流源Ｉ５の他端に接続されている。
【０００４】次に、このように構成されているベース電
流補正回路の動作について説明する。電流源Ｉ１と電流
源Ｉ２の電流Ｉ1 ，Ｉ2 の比を１：２とすると、差動入
力段のトランジスタＱ１，Ｑ２のベース電流Ｉ
b(Q1, Q2) は、次式（１）で表される。 Ｉb(Q1, Q2) ＝Ｉ2 ／［２・ｈFE(Q1, Q2)］ ・・・・・（１）
流補正回路の動作について説明する。電流源Ｉ１と電流
源Ｉ２の電流Ｉ1 ，Ｉ2 の比を１：２とすると、差動入
力段のトランジスタＱ１，Ｑ２のベース電流Ｉ
b(Q1, Q2) は、次式（１）で表される。 Ｉb(Q1, Q2) ＝Ｉ2 ／［２・ｈFE(Q1, Q2)］ ・・・・・（１）
【０００５】一方、トランジスタＱ８，Ｑ９のコレクタ
電流Ｉc(Q8, Q9) は次式（２）で表される。 Ｉc(Q8, Q9) ＝Ｉ1 ／ｈFE(Q3) ・・・・・（２）
電流Ｉc(Q8, Q9) は次式（２）で表される。 Ｉc(Q8, Q9) ＝Ｉ1 ／ｈFE(Q3) ・・・・・（２）
【０００６】ここで、Ｉ1 ＝２Ｉ2 なので、トランジス
タＱ１のベース電流Ｉb(Q1) とトランジスタＱ８のコレ
クタ電流Ｉc(Q8) 、及びトランジスタＱ２のベース電流
Ｉb(Q2) とトランジスタＱ９のコレクタ電流Ｉc(Q9) は
等しくなるため、入力端子ＩＮ１及びＩＮ２には電流が
流れない。
タＱ１のベース電流Ｉb(Q1) とトランジスタＱ８のコレ
クタ電流Ｉc(Q8) 、及びトランジスタＱ２のベース電流
Ｉb(Q2) とトランジスタＱ９のコレクタ電流Ｉc(Q9) は
等しくなるため、入力端子ＩＮ１及びＩＮ２には電流が
流れない。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成のベース電流補正回路においては、入力信号の
変化に追従して、差動入力段を構成するＰＮＰトランジ
スタＱ１，Ｑ２のベース・コレクタ間が変化し、アーリ
効果の影響で、ベース電流が変化する。これに対し、ト
ランジスタＱ３のベース・コレクタ間は固定なので、ベ
ース電流の変化はなく、したがってトランジスタＱ１の
ベース電流Ｉb(Q1) とトランジスタＱ８のコレクタ電流
Ｉc(Q8) 、及びトランジスタＱ２のベース電流Ｉb(Q2)
とトランジスタＱ９のコレクタ電流Ｉc(Q9) は等しくな
らないので、結果的に入力端子ＩＮ１，ＩＮ２に電流が
流れてしまう。
来の構成のベース電流補正回路においては、入力信号の
変化に追従して、差動入力段を構成するＰＮＰトランジ
スタＱ１，Ｑ２のベース・コレクタ間が変化し、アーリ
効果の影響で、ベース電流が変化する。これに対し、ト
ランジスタＱ３のベース・コレクタ間は固定なので、ベ
ース電流の変化はなく、したがってトランジスタＱ１の
ベース電流Ｉb(Q1) とトランジスタＱ８のコレクタ電流
Ｉc(Q8) 、及びトランジスタＱ２のベース電流Ｉb(Q2)
とトランジスタＱ９のコレクタ電流Ｉc(Q9) は等しくな
らないので、結果的に入力端子ＩＮ１，ＩＮ２に電流が
流れてしまう。
【０００８】図６は、トランジスタのＶCE−ＩC 特性を
示す図で、ＶCEが増大すると空乏層が広がり、実質的な
ベース幅が狭くなり、ベース電流が増加する。これをア
ーリ効果と称し、図６に示すように、ＶBEをパラメータ
としたＶCE−ＩC 特性を延長し、ＶCE軸と交差する電圧
がアーリ電圧ＶＡである。近年ＩＣの微細化が進み、ト
ランジスタのベース幅は狭くなっている。このためアー
リ電圧ＶＡが小さくなっており、その傾向はＰＮＰトラ
ンジスタにおいて著しい。
示す図で、ＶCEが増大すると空乏層が広がり、実質的な
ベース幅が狭くなり、ベース電流が増加する。これをア
ーリ効果と称し、図６に示すように、ＶBEをパラメータ
としたＶCE−ＩC 特性を延長し、ＶCE軸と交差する電圧
がアーリ電圧ＶＡである。近年ＩＣの微細化が進み、ト
ランジスタのベース幅は狭くなっている。このためアー
リ電圧ＶＡが小さくなっており、その傾向はＰＮＰトラ
ンジスタにおいて著しい。
【０００９】本発明は、従来のベース電流補正回路にお
ける上記問題点を解決するためになされたもので、入力
信号の変化に伴う差動入力段を構成するＰＮＰトランジ
スタのアーリ効果の影響を低減した演算増幅器のベース
電流補正回路を提供することを目的とする。
ける上記問題点を解決するためになされたもので、入力
信号の変化に伴う差動入力段を構成するＰＮＰトランジ
スタのアーリ効果の影響を低減した演算増幅器のベース
電流補正回路を提供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、差動入力段を構成するトランジ
スタのエミッタに、一端が電源に接続された第１の電流
源の他端と、第１のレベルシフト回路の一端を接続し、
該レベルシフト回路の他端を、第１のトランジスタのベ
ースと、一端がＧＮＤに接続された第２の電流源の他端
に接続し、前記第１のトランジスタのコレクタをカレン
トミラー回路の入力に接続し、該カレントミラー回路の
第１の出力を差動入力段の一方のトランジスタのベース
に接続し、該カレントミラー回路の第２の出力を差動入
力段の他方のトランジスタのベースに接続し、前記第１
のトランジスタのエミッタを第２のトランジスタのベー
スに接続し、該第２のトランジスタのコレクタをＧＮＤ
に接続すると共にエミッタを一端が電源に接続された第
３の電流源の他端に接続してベース電流補正回路を構成
するものである。
決するため、本発明は、差動入力段を構成するトランジ
スタのエミッタに、一端が電源に接続された第１の電流
源の他端と、第１のレベルシフト回路の一端を接続し、
該レベルシフト回路の他端を、第１のトランジスタのベ
ースと、一端がＧＮＤに接続された第２の電流源の他端
に接続し、前記第１のトランジスタのコレクタをカレン
トミラー回路の入力に接続し、該カレントミラー回路の
第１の出力を差動入力段の一方のトランジスタのベース
に接続し、該カレントミラー回路の第２の出力を差動入
力段の他方のトランジスタのベースに接続し、前記第１
のトランジスタのエミッタを第２のトランジスタのベー
スに接続し、該第２のトランジスタのコレクタをＧＮＤ
に接続すると共にエミッタを一端が電源に接続された第
３の電流源の他端に接続してベース電流補正回路を構成
するものである。
【００１１】このように構成したベース電流補正回路に
おいて、入力信号の変化に追従して差動入力段を構成す
るトランジスタのベース・コレクタ間電圧が変化し、ア
ーリ効果の影響でベース電流が変化した場合、前記差動
入力段を構成するトランジスタのエミッタに接続したレ
ベルシフト回路、及び該レベルシフト回路にベースを接
続した第１のトランジスタを介して、第２のトランジス
タのベース・コレクタ間電圧も同様に変化し、ベース電
流も同様に変化するので、アーリ効果による誤差はなく
なり、入力端子には電流が流れず、アーリ効果の影響を
低減したベース電流補正回路を実現することができる。
おいて、入力信号の変化に追従して差動入力段を構成す
るトランジスタのベース・コレクタ間電圧が変化し、ア
ーリ効果の影響でベース電流が変化した場合、前記差動
入力段を構成するトランジスタのエミッタに接続したレ
ベルシフト回路、及び該レベルシフト回路にベースを接
続した第１のトランジスタを介して、第２のトランジス
タのベース・コレクタ間電圧も同様に変化し、ベース電
流も同様に変化するので、アーリ効果による誤差はなく
なり、入力端子には電流が流れず、アーリ効果の影響を
低減したベース電流補正回路を実現することができる。
【００１２】
【実施例】次に実施例について説明する。図１は、本発
明に係る演算増幅器のベース電流補正回路の基本的な実
施例を示す回路構成図である。図１において、Ｑ１，Ｑ
２は互いにエミッタを接続した差動入力段を構成するＰ
ＮＰトランジスタで、それらのエミッタには、一端を電
源ＶCCに接続した電流源Ｉ２の他端と、第１のレベルシ
フト回路１の一端が接続されている。第１のレベルシフ
ト回路１の他端は、ＰＮＰトランジスタＱ４のベース
と、一端がＧＮＤに接続された電流源Ｉ３の他端に接続
されている。トランジスタＱ１のコレクタは、カレント
ミラー回路を構成しているトランジスタＱ５，Ｑ６の
中、トランジスタＱ５のコレクタ及びベースに接続さ
れ、トランジスタＱ２のコレクタは、トランジスタＱ６
のコレクタ、及びエミッタがＧＮＤに接続されているＮ
ＰＮトランジスタＱ15のベースに接続されている。
明に係る演算増幅器のベース電流補正回路の基本的な実
施例を示す回路構成図である。図１において、Ｑ１，Ｑ
２は互いにエミッタを接続した差動入力段を構成するＰ
ＮＰトランジスタで、それらのエミッタには、一端を電
源ＶCCに接続した電流源Ｉ２の他端と、第１のレベルシ
フト回路１の一端が接続されている。第１のレベルシフ
ト回路１の他端は、ＰＮＰトランジスタＱ４のベース
と、一端がＧＮＤに接続された電流源Ｉ３の他端に接続
されている。トランジスタＱ１のコレクタは、カレント
ミラー回路を構成しているトランジスタＱ５，Ｑ６の
中、トランジスタＱ５のコレクタ及びベースに接続さ
れ、トランジスタＱ２のコレクタは、トランジスタＱ６
のコレクタ、及びエミッタがＧＮＤに接続されているＮ
ＰＮトランジスタＱ15のベースに接続されている。
【００１３】トランジスタＱ１のベースは、カレントミ
ラー回路を構成しているＮＰＮトランジスタＱ７，Ｑ
８，Ｑ９の中、トランジスタＱ８のコレクタと入力端子
ＩＮ１に接続され、トランジスタＱ２のベースは、トラ
ンジスタＱ９のコレクタと入力端子ＩＮ２に接続されて
いる。トランジスタＱ７のコレクタ及びベースは、トラ
ンジスタＱ４のコレクタに接続され、トランジスタＱ４
のエミッタはＰＮＰトランジスタＱ３のベースに接続さ
れており、トランジスタＱ３のコレクタはＧＮＤに、エ
ミッタは一端が電源ＶCCに接続された電流源Ｉ１の他端
に接続されている。また前記トランジスタＱ15のコレク
タは、出力端子ＯＵＴ及び一端が電源ＶCCに接続された
電流源Ｉ５の他端に接続されている。
ラー回路を構成しているＮＰＮトランジスタＱ７，Ｑ
８，Ｑ９の中、トランジスタＱ８のコレクタと入力端子
ＩＮ１に接続され、トランジスタＱ２のベースは、トラ
ンジスタＱ９のコレクタと入力端子ＩＮ２に接続されて
いる。トランジスタＱ７のコレクタ及びベースは、トラ
ンジスタＱ４のコレクタに接続され、トランジスタＱ４
のエミッタはＰＮＰトランジスタＱ３のベースに接続さ
れており、トランジスタＱ３のコレクタはＧＮＤに、エ
ミッタは一端が電源ＶCCに接続された電流源Ｉ１の他端
に接続されている。また前記トランジスタＱ15のコレク
タは、出力端子ＯＵＴ及び一端が電源ＶCCに接続された
電流源Ｉ５の他端に接続されている。
【００１４】次に、このように構成されたベース電流補
正回路の動作について説明する。電流源Ｉ１と電流源Ｉ
２の電流Ｉ1 ，Ｉ2 の比を１：２とすると、トランジス
タＱ１，Ｑ２のベース電流Ｉb(Q1, Q2) は、次式（３）
で表される。 Ｉb(Q1, Q2) ＝Ｉ2 ／［２・ｈFE(Q1, Q2)］ ・・・・・（３）
正回路の動作について説明する。電流源Ｉ１と電流源Ｉ
２の電流Ｉ1 ，Ｉ2 の比を１：２とすると、トランジス
タＱ１，Ｑ２のベース電流Ｉb(Q1, Q2) は、次式（３）
で表される。 Ｉb(Q1, Q2) ＝Ｉ2 ／［２・ｈFE(Q1, Q2)］ ・・・・・（３）
【００１５】そして、トランジスタＱ１，Ｑ２のＶ
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧をそれぞ
れＶIN1 ，ＶIN2 とし、トランジスタＱ１，Ｑ２，Ｑ
５，Ｑ15のＶBEをそれぞれＶBE(Q1)，ＶBE(Q2)，Ｖ
BE(Q5)，ＶBE(Q15) とすると、次式（４）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(Q5) ＝ＶIN2 ＋１ＶBE(Q2)−１ＶBE(Q15) ≒ＶIN1 ＝ＶIN2 ・・・・・（４）
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧をそれぞ
れＶIN1 ，ＶIN2 とし、トランジスタＱ１，Ｑ２，Ｑ
５，Ｑ15のＶBEをそれぞれＶBE(Q1)，ＶBE(Q2)，Ｖ
BE(Q5)，ＶBE(Q15) とすると、次式（４）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(Q5) ＝ＶIN2 ＋１ＶBE(Q2)−１ＶBE(Q15) ≒ＶIN1 ＝ＶIN2 ・・・・・（４）
【００１６】一方、トランジスタＱ８，Ｑ９のコレクタ
電流Ｉc(Q8, Q9) は、トランジスタＱ４においてＩE ≒
ＩC とすると、次式（５）で表される。 Ｉc(Q8, Q9) ＝Ｉ1 ／ｈFE(Q3) ・・・・・（５）
電流Ｉc(Q8, Q9) は、トランジスタＱ４においてＩE ≒
ＩC とすると、次式（５）で表される。 Ｉc(Q8, Q9) ＝Ｉ1 ／ｈFE(Q3) ・・・・・（５）
【００１７】そして、トランジスタＱ３のＶCE(Q3)は、
第１のレベルシフト回路１のレベルシフト分を３ＶBEと
し、トランジスタＱ３，Ｑ４のＶBEをＶBE(Q3)，Ｖ
BE(Q4)とすると、次式（６）で表される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)−３ＶBE＋１ＶBE(Q4)＋１ＶBE(Q3) ≒ＶIN1 ・・・・・（６）
第１のレベルシフト回路１のレベルシフト分を３ＶBEと
し、トランジスタＱ３，Ｑ４のＶBEをＶBE(Q3)，Ｖ
BE(Q4)とすると、次式（６）で表される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)−３ＶBE＋１ＶBE(Q4)＋１ＶBE(Q3) ≒ＶIN1 ・・・・・（６）
【００１８】ここで、Ｉ1 ＝２Ｉ2 なので、式（３）と
（５）の値は等しくなり、更に式（４）及び（６）によ
り、入力信号の変化に追従して差動入力段を構成するＰ
ＮＰトランジスタＱ１，Ｑ２のベース・コレクタ間電圧
が変化し、アーリ効果の影響でベース電流が変化した場
合に、一方のＰＮＰトランジスタＱ３のベース・コレク
タ間電圧も同様に変化し、ベース電流も同様に変化する
ので、アーリ効果による誤差はなくなり、入力端子ＩＮ
１，ＩＮ２には電流は流れない。
（５）の値は等しくなり、更に式（４）及び（６）によ
り、入力信号の変化に追従して差動入力段を構成するＰ
ＮＰトランジスタＱ１，Ｑ２のベース・コレクタ間電圧
が変化し、アーリ効果の影響でベース電流が変化した場
合に、一方のＰＮＰトランジスタＱ３のベース・コレク
タ間電圧も同様に変化し、ベース電流も同様に変化する
ので、アーリ効果による誤差はなくなり、入力端子ＩＮ
１，ＩＮ２には電流は流れない。
【００１９】次に、本発明の具体的な実施例を図２に基
づいて説明する。図２において、Ｑ１，Ｑ２は互いにエ
ミッタを接続した差動入力段を構成するＰＮＰトランジ
スタで、それらのエミッタには、カレントミラー回路を
構成しているＰＮＰトランジスタＱ10，Ｑ11，Ｑ12の
中、トランジスタＱ11のコレクタと、ダイオードＤ１の
アノードが接続されている。ダイオードＤ１のカソード
はダイオードＤ２のアノードに接続されており、ダイオ
ードＤ１，Ｄ２で第１のレベルシフト回路を構成してい
る。そしてダイオードＤ２のカソードは、ＰＮＰトラン
ジスタＱ４のベースと、一端をＧＮＤに接続した電流源
Ｉ３に接続されている。トランジスタＱ１のコレクタ
は、カレントミラー回路を構成しているトランジスタＱ
５，Ｑ６の中、トランジスタＱ５のコレクタ及びベース
に接続され、トランジスタＱ２のコレクタは、トランジ
スタＱ６のコレクタ、及びエミッタがＧＮＤに接続され
ているＮＰＮトランジスタＱ15のベースに接続されてい
る。
づいて説明する。図２において、Ｑ１，Ｑ２は互いにエ
ミッタを接続した差動入力段を構成するＰＮＰトランジ
スタで、それらのエミッタには、カレントミラー回路を
構成しているＰＮＰトランジスタＱ10，Ｑ11，Ｑ12の
中、トランジスタＱ11のコレクタと、ダイオードＤ１の
アノードが接続されている。ダイオードＤ１のカソード
はダイオードＤ２のアノードに接続されており、ダイオ
ードＤ１，Ｄ２で第１のレベルシフト回路を構成してい
る。そしてダイオードＤ２のカソードは、ＰＮＰトラン
ジスタＱ４のベースと、一端をＧＮＤに接続した電流源
Ｉ３に接続されている。トランジスタＱ１のコレクタ
は、カレントミラー回路を構成しているトランジスタＱ
５，Ｑ６の中、トランジスタＱ５のコレクタ及びベース
に接続され、トランジスタＱ２のコレクタは、トランジ
スタＱ６のコレクタ、及びエミッタがＧＮＤに接続され
ているＮＰＮトランジスタＱ15のベースに接続されてい
る。
【００２０】トランジスタＱ１のベースは、カレントミ
ラー回路を構成しているＮＰＮトランジスタＱ７，Ｑ
８，Ｑ９の中、トランジスタＱ８のコレクタと入力端子
ＩＮ１に接続され、トランジスタＱ２のベースは、トラ
ンジスタＱ９のコレクタと入力端子ＩＮ２に接続されて
いる。トランジスタＱ７のコレクタ及びベースは、トラ
ンジスタＱ４のコレクタに接続され、トランジスタＱ４
のエミッタはＰＮＰトランジスタＱ３のベースに接続さ
れており、トランジスタＱ３のコレクタは、カソードが
ＧＮＤに接続されたダイオードＤ３のアノードに接続さ
れており、ダイオードＤ３で第２のレベルシフト回路を
構成している。トランジスタＱ３のエミッタは、トラン
ジスタＱ10のコレクタに接続されており、トランジスタ
Ｑ12のコレクタ及びベースは、一端をＧＮＤに接続した
電流源Ｉ４の他端に接続されている。また前記トランジ
スタＱ15のコレクタは、出力端子ＯＵＴ及び一端が電源
ＶCCに接続された電流源Ｉ５の他端に接続されている。
ラー回路を構成しているＮＰＮトランジスタＱ７，Ｑ
８，Ｑ９の中、トランジスタＱ８のコレクタと入力端子
ＩＮ１に接続され、トランジスタＱ２のベースは、トラ
ンジスタＱ９のコレクタと入力端子ＩＮ２に接続されて
いる。トランジスタＱ７のコレクタ及びベースは、トラ
ンジスタＱ４のコレクタに接続され、トランジスタＱ４
のエミッタはＰＮＰトランジスタＱ３のベースに接続さ
れており、トランジスタＱ３のコレクタは、カソードが
ＧＮＤに接続されたダイオードＤ３のアノードに接続さ
れており、ダイオードＤ３で第２のレベルシフト回路を
構成している。トランジスタＱ３のエミッタは、トラン
ジスタＱ10のコレクタに接続されており、トランジスタ
Ｑ12のコレクタ及びベースは、一端をＧＮＤに接続した
電流源Ｉ４の他端に接続されている。また前記トランジ
スタＱ15のコレクタは、出力端子ＯＵＴ及び一端が電源
ＶCCに接続された電流源Ｉ５の他端に接続されている。
【００２１】次に、このように構成されたベース電流補
正回路の動作について説明する。カレントミラー回路を
構成しているＰＮＰトランジスタＱ10，Ｑ11，Ｑ12の
中、トランジスタＱ10とＱ11のコレクタ電流Ｉc(Q10),
Ｉc(Q11)の比を、１：２とすると、トランジスタＱ１，
Ｑ２のベース電流Ｉb(Q1, Q2) は、次式（７）で表され
る。 Ｉb(Q1, Q2) ＝Ｉc(Q11)／［２・ｈFE(Q1, Q2)］ ・・・・・（７）
正回路の動作について説明する。カレントミラー回路を
構成しているＰＮＰトランジスタＱ10，Ｑ11，Ｑ12の
中、トランジスタＱ10とＱ11のコレクタ電流Ｉc(Q10),
Ｉc(Q11)の比を、１：２とすると、トランジスタＱ１，
Ｑ２のベース電流Ｉb(Q1, Q2) は、次式（７）で表され
る。 Ｉb(Q1, Q2) ＝Ｉc(Q11)／［２・ｈFE(Q1, Q2)］ ・・・・・（７）
【００２２】そして、トランジスタＱ１，Ｑ２のＶ
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧をそれぞ
れＶIN1 ，ＶIN2 とすると、次式（８）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(Q5) ＝ＶIN2 ＋１ＶBE(Q2)−１ＶBE(Q15) ≒ＶIN1 ＝ＶIN2 ・・・・・（８）
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧をそれぞ
れＶIN1 ，ＶIN2 とすると、次式（８）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(Q5) ＝ＶIN2 ＋１ＶBE(Q2)−１ＶBE(Q15) ≒ＶIN1 ＝ＶIN2 ・・・・・（８）
【００２３】一方、トランジスタＱ８，Ｑ９のコレクタ
電流Ｉc(Q8, Q9) は、トランジスタＱ４においてＩE ≒
ＩC とし、トランジスタＱ10のコレクタ電流をＩc(Q10)
とすると、次式（９）で表される。 Ｉc(Q8, Q9) ＝Ｉc(Q10)／ｈFE(Q3) ・・・・・（９）
電流Ｉc(Q8, Q9) は、トランジスタＱ４においてＩE ≒
ＩC とし、トランジスタＱ10のコレクタ電流をＩc(Q10)
とすると、次式（９）で表される。 Ｉc(Q8, Q9) ＝Ｉc(Q10)／ｈFE(Q3) ・・・・・（９）
【００２４】そして、トランジスタＱ３のＶCE(Q3)は、
ダイオードＤ１，Ｄ２，Ｄ３によるレベルシフト分をＶ
BE(D1)，ＶBE(D2)，ＶBE(D3)とすると、次式（10）で表
される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(D1)−１ＶBE(D2) ＋１ＶBE(Q4)＋１ＶBE(Q3)−１ＶBE(D3) ≒ＶIN1 ・・・・・（10）
ダイオードＤ１，Ｄ２，Ｄ３によるレベルシフト分をＶ
BE(D1)，ＶBE(D2)，ＶBE(D3)とすると、次式（10）で表
される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)−１ＶBE(D1)−１ＶBE(D2) ＋１ＶBE(Q4)＋１ＶBE(Q3)−１ＶBE(D3) ≒ＶIN1 ・・・・・（10）
【００２５】ここで、トランジスタＱ10とＱ11のコレク
タ電流比が１：２なので、式（７）と（９）の値は等し
くなり、更に式（８）及び（10）により、入力信号の変
化に対し、トランジスタＱ１，Ｑ２，Ｑ３のＶCEも同様
に変化するため、アーリ効果の影響がなくなる。また、
図２に示した実施例においては、ダイオードＤ１，Ｄ２
からなる第１のレベルシフト回路のレベルシフト分を２
ＶBEとし、ダイオードＤ３からなる第２のレベルシフト
回路のレベルシフト分を１ＶBEとしているが、これは、
第１のレベルシフト回路のレベルシフト分が大きくなる
と、差動増幅器の入力動作範囲が狭くなってしまう場合
があるためであり、第２のレベルシフト回路により、第
１のレベルシフト回路のレベルシフト分を小さくしてい
る。
タ電流比が１：２なので、式（７）と（９）の値は等し
くなり、更に式（８）及び（10）により、入力信号の変
化に対し、トランジスタＱ１，Ｑ２，Ｑ３のＶCEも同様
に変化するため、アーリ効果の影響がなくなる。また、
図２に示した実施例においては、ダイオードＤ１，Ｄ２
からなる第１のレベルシフト回路のレベルシフト分を２
ＶBEとし、ダイオードＤ３からなる第２のレベルシフト
回路のレベルシフト分を１ＶBEとしているが、これは、
第１のレベルシフト回路のレベルシフト分が大きくなる
と、差動増幅器の入力動作範囲が狭くなってしまう場合
があるためであり、第２のレベルシフト回路により、第
１のレベルシフト回路のレベルシフト分を小さくしてい
る。
【００２６】なお、図２に示した実施例においては、上
記のとおり、第１のレベルシフト回路のレベルシフト分
を２ＶBE、第２のレベルシフト回路のレベルシフト分を
１ＶBEとしたが、第１のレベルシフト回路のレベルシフ
ト分を１ＶBE、第２のレベルシフト回路のレベルシフト
分を２ＶBEとするなど、上記式（８），（10）を満足す
るようになっていると、それぞれのレベルシフト分は任
意の値とすることができ、問題は生じない。
記のとおり、第１のレベルシフト回路のレベルシフト分
を２ＶBE、第２のレベルシフト回路のレベルシフト分を
１ＶBEとしたが、第１のレベルシフト回路のレベルシフ
ト分を１ＶBE、第２のレベルシフト回路のレベルシフト
分を２ＶBEとするなど、上記式（８），（10）を満足す
るようになっていると、それぞれのレベルシフト分は任
意の値とすることができ、問題は生じない。
【００２７】次に、第２の具体的な実施例を図３に基づ
いて説明する。なお図３において、図２に示した実施例
と同一又は対応する部材には同一符号を付して示し、そ
の説明を省略する。この実施例は、図２に示した実施例
における第１レベルシフト回路を構成するダイオードＤ
１，Ｄ２の中、ダイオードＤ１の代わりに、ＮＰＮトラ
ンジスタＱ13を接続して用いるものである。すなわち、
ＮＰＮトランジスタＱ13のベースは、差動入力段を構成
するＰＮＰトランジスタＱ１，Ｑ２のエミッタに接続
し、エミッタはダイオードＤ２のアノードに接続し、コ
レクタは電源ＶCCに接続して構成されている。
いて説明する。なお図３において、図２に示した実施例
と同一又は対応する部材には同一符号を付して示し、そ
の説明を省略する。この実施例は、図２に示した実施例
における第１レベルシフト回路を構成するダイオードＤ
１，Ｄ２の中、ダイオードＤ１の代わりに、ＮＰＮトラ
ンジスタＱ13を接続して用いるものである。すなわち、
ＮＰＮトランジスタＱ13のベースは、差動入力段を構成
するＰＮＰトランジスタＱ１，Ｑ２のエミッタに接続
し、エミッタはダイオードＤ２のアノードに接続し、コ
レクタは電源ＶCCに接続して構成されている。
【００２８】図２に示した実施例においては、カレント
ミラー回路を構成するトランジスタＱ11のコレクタ電流
Ｉc(Q11)と、電流源Ｉ３の電流Ｉ3 との関係は、次式
（11）を満たす関係が必要である。 Ｉc(Q11)≫Ｉ3 ・・・・・（11）
ミラー回路を構成するトランジスタＱ11のコレクタ電流
Ｉc(Q11)と、電流源Ｉ３の電流Ｉ3 との関係は、次式
（11）を満たす関係が必要である。 Ｉc(Q11)≫Ｉ3 ・・・・・（11）
【００２９】しかし、本実施例においては、電流源Ｉ３
の電流Ｉ3 が、トランジスタＱ11のコレクタ電流Ｉ
c(Q11)に与える影響は、１／ｈFEになり、したがって電
流源Ｉ３の設定が容易になるという利点が得られる。
の電流Ｉ3 が、トランジスタＱ11のコレクタ電流Ｉ
c(Q11)に与える影響は、１／ｈFEになり、したがって電
流源Ｉ３の設定が容易になるという利点が得られる。
【００３０】次に、第３の具体的な実施例を図４に基づ
いて説明する。なお図４において、図３に示した実施例
と同一又は対応する部材には同一符号を付して示し、そ
の説明を省略する。この実施例は、差動入力段をダーリ
ントン接続で構成したものである。すなわち、入力ＰＮ
ＰトランジスタＱ１のエミッタにベースを接続したＰＮ
ＰトランジスタＱ16と、ＰＮＰトランジスタＱ２のエミ
ッタにベースを接続したＰＮＰトランジスタＱ17とを設
け、そしてトランジスタＱ１のエミッタはカレントミラ
ー回路を構成するトランジスタＱ18のコレクタに接続
し、トランジスタＱ２のエミッタはカレントミラー回路
を構成するトランジスタＱ19のコレクタに接続すると共
に、トランジスタＱ１，Ｑ２のコレクタはＧＮＤに接続
する。更にトランジスタＱ16，Ｑ17のエミッタは、カレ
ントミラー回路を構成するトランジスタＱ11のコレクタ
に接続し、トランジスタＱ16のコレクタはトランジスタ
Ｑ５のコレクタ及びベースに接続し、トランジスタＱ17
のコレクタはトランジスタＱ６のコレクタに接続して構
成するものである。
いて説明する。なお図４において、図３に示した実施例
と同一又は対応する部材には同一符号を付して示し、そ
の説明を省略する。この実施例は、差動入力段をダーリ
ントン接続で構成したものである。すなわち、入力ＰＮ
ＰトランジスタＱ１のエミッタにベースを接続したＰＮ
ＰトランジスタＱ16と、ＰＮＰトランジスタＱ２のエミ
ッタにベースを接続したＰＮＰトランジスタＱ17とを設
け、そしてトランジスタＱ１のエミッタはカレントミラ
ー回路を構成するトランジスタＱ18のコレクタに接続
し、トランジスタＱ２のエミッタはカレントミラー回路
を構成するトランジスタＱ19のコレクタに接続すると共
に、トランジスタＱ１，Ｑ２のコレクタはＧＮＤに接続
する。更にトランジスタＱ16，Ｑ17のエミッタは、カレ
ントミラー回路を構成するトランジスタＱ11のコレクタ
に接続し、トランジスタＱ16のコレクタはトランジスタ
Ｑ５のコレクタ及びベースに接続し、トランジスタＱ17
のコレクタはトランジスタＱ６のコレクタに接続して構
成するものである。
【００３１】このように構成したベース電流補正回路に
おいて、例えば、カレントミラー回路を構成しているＰ
ＮＰトランジスタＱ10，Ｑ11，Ｑ12，Ｑ18，Ｑ19の中、
トランジスタＱ10，Ｑ18，Ｑ11，Ｑ19のそれぞれのコレ
クタ電流Ｉc(Q10)，Ｉc(Q18)，Ｉc(Q11)，Ｉc(Q19)の比
を、次式（12）で示すように設定する。 Ｉc(Q10)：Ｉc(Q18)：Ｉc(Q11)：Ｉc(Q19)＝１：１：２：１ ・・・・・（12）
おいて、例えば、カレントミラー回路を構成しているＰ
ＮＰトランジスタＱ10，Ｑ11，Ｑ12，Ｑ18，Ｑ19の中、
トランジスタＱ10，Ｑ18，Ｑ11，Ｑ19のそれぞれのコレ
クタ電流Ｉc(Q10)，Ｉc(Q18)，Ｉc(Q11)，Ｉc(Q19)の比
を、次式（12）で示すように設定する。 Ｉc(Q10)：Ｉc(Q18)：Ｉc(Q11)：Ｉc(Q19)＝１：１：２：１ ・・・・・（12）
【００３２】これにより、トランジスタＱ１，Ｑ２のベ
ース電流Ｉb(Q1) ，Ｉb(Q2) は、トランジスタＱ16，Ｑ
17のベース電流を無視すると、次式（13）で表される。 Ｉb(Q1) ＝Ｉc(Q18)／ｈFE(Q1) Ｉb(Q2) ＝Ｉc(Q19)／ｈFE(Q2) ・・・・・（13）
ース電流Ｉb(Q1) ，Ｉb(Q2) は、トランジスタＱ16，Ｑ
17のベース電流を無視すると、次式（13）で表される。 Ｉb(Q1) ＝Ｉc(Q18)／ｈFE(Q1) Ｉb(Q2) ＝Ｉc(Q19)／ｈFE(Q2) ・・・・・（13）
【００３３】そして、トランジスタＱ１，Ｑ２のＶ
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧を、それ
ぞれＶIN1 ，ＶIN2 とすると、次式（14）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)＝ＶIN2 ＋１ＶBE(Q2) ・・・・・（14）
CE(Q1, Q2)は、入力端子ＩＮ１，ＩＮ２の電圧を、それ
ぞれＶIN1 ，ＶIN2 とすると、次式（14）で表される。 ＶCE(Q1, Q2)＝ＶIN1 ＋１ＶBE(Q1)＝ＶIN2 ＋１ＶBE(Q2) ・・・・・（14）
【００３４】一方、カレントミラー回路を構成している
ＮＰＮトランジスタＱ７，Ｑ８，Ｑ９の中、トランジス
タＱ８，Ｑ９のコレクタ電流Ｉc(Q8, Q9) は、ＰＮＰト
ランジスタＱ４においてＩE ≒ＩC とすると、次式（1
5）で表される。 Ｉc(Q8, Q9) ＝Ｉc(Q10)／ｈFE(Q3) ・・・・・（15）
ＮＰＮトランジスタＱ７，Ｑ８，Ｑ９の中、トランジス
タＱ８，Ｑ９のコレクタ電流Ｉc(Q8, Q9) は、ＰＮＰト
ランジスタＱ４においてＩE ≒ＩC とすると、次式（1
5）で表される。 Ｉc(Q8, Q9) ＝Ｉc(Q10)／ｈFE(Q3) ・・・・・（15）
【００３５】そして、ＰＮＰトランジスタＱ３のＶ
CE(Q3)は、次式（16）で表される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)＋１ＶBE(Q16) −１ＶBE(Q13) −１ＶBE(D2)＋１ＶBE(Q4)＋１ＶBE(Q3)−１ＶBE(D3) ≒ＶIN1 ＋１ＶBE＝ＶIN2 ＋１ＶBE ・・・・・（16）
CE(Q3)は、次式（16）で表される。 ＶCE(Q3)＝ＶIN1 ＋１ＶBE(Q1)＋１ＶBE(Q16) −１ＶBE(Q13) −１ＶBE(D2)＋１ＶBE(Q4)＋１ＶBE(Q3)−１ＶBE(D3) ≒ＶIN1 ＋１ＶBE＝ＶIN2 ＋１ＶBE ・・・・・（16）
【００３６】ここで、トランジスタＱ10，Ｑ18，Ｑ19の
コレクタ電流は同じなので、式（13）と（15）の値は等
しくなり、更に式（14），（16）により、入力信号の変
化に対しても、トランジスタＱ１，Ｑ２，Ｑ３のＶCEの
変化量は同じになり、アーリ効果の影響はなくなる。し
たがって、入力端子ＩＮ１，ＩＮ２には電流が流れず、
差動入力段がダーリントン接続の場合においても、特性
の優れたベース電流補正回路が実現できることがわか
る。
コレクタ電流は同じなので、式（13）と（15）の値は等
しくなり、更に式（14），（16）により、入力信号の変
化に対しても、トランジスタＱ１，Ｑ２，Ｑ３のＶCEの
変化量は同じになり、アーリ効果の影響はなくなる。し
たがって、入力端子ＩＮ１，ＩＮ２には電流が流れず、
差動入力段がダーリントン接続の場合においても、特性
の優れたベース電流補正回路が実現できることがわか
る。
【００３７】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、入力信号の変化による差動入力段
を構成するトランジスタのアーリ効果の影響がなくな
り、入力バイアス電流を低減できるベース電流補正回路
を提供することができる。
に、本発明によれば、入力信号の変化による差動入力段
を構成するトランジスタのアーリ効果の影響がなくな
り、入力バイアス電流を低減できるベース電流補正回路
を提供することができる。
【図１】本発明に係る演算増幅器のベース電流補正回路
の基本的な実施例を示す回路構成図である。
の基本的な実施例を示す回路構成図である。
【図２】本発明の第１の具体的な実施例を示す回路構成
図である。
図である。
【図３】本発明の第２の具体的な実施例を示す回路構成
図である。
図である。
【図４】本発明の第３の具体的な実施例を示す回路構成
図である。
図である。
【図５】従来のベース電流補正回路の構成例を示す回路
構成図である。
構成図である。
【図６】トランジスタのＶCE−ＩC 特性を示す図であ
る。
る。
１ レベルシフト回路 Ｑ１〜Ｑ４，Ｑ10〜Ｑ12，Ｑ16〜Ｑ19 ＰＮＰトランジ
スタ Ｑ５〜Ｑ９，Ｑ13，Ｑ15 ＮＰＮトランジスタ Ｄ１〜Ｄ３ ダイオード Ｉ１〜Ｉ５ 電流源 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ 出力端子
スタ Ｑ５〜Ｑ９，Ｑ13，Ｑ15 ＮＰＮトランジスタ Ｄ１〜Ｄ３ ダイオード Ｉ１〜Ｉ５ 電流源 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ 出力端子
Claims (2)
- 【請求項１】 差動入力段を構成するトランジスタのエ
ミッタに、一端が電源に接続された第１の電流源の他端
と、第１のレベルシフト回路の一端を接続し、該レベル
シフト回路の他端を、第１のトランジスタのベースと、
一端がＧＮＤに接続された第２の電流源の他端に接続
し、前記第１のトランジスタのコレクタをカレントミラ
ー回路の入力に接続し、該カレントミラー回路の第１の
出力を差動入力段の一方のトランジスタのベースに接続
し、該カレントミラー回路の第２の出力を差動入力段の
他方のトランジスタのベースに接続し、前記第１のトラ
ンジスタのエミッタを第２のトランジスタのベースに接
続し、該第２のトランジスタのコレクタをＧＮＤに接続
すると共にエミッタを一端が電源に接続された第３の電
流源の他端に接続したことを特徴とする演算増幅器のベ
ース電流補正回路。 - 【請求項２】 前記請求項１記載の演算増幅器のベース
電流補正回路において、前記第２のトランジスタのコレ
クタとＧＮＤの間に、第２のレベルシフト回路を設けた
ことを特徴とする演算増幅器のベース電流補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101844A JPH06291567A (ja) | 1993-04-06 | 1993-04-06 | 演算増幅器のベース電流補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101844A JPH06291567A (ja) | 1993-04-06 | 1993-04-06 | 演算増幅器のベース電流補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291567A true JPH06291567A (ja) | 1994-10-18 |
Family
ID=14311368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101844A Withdrawn JPH06291567A (ja) | 1993-04-06 | 1993-04-06 | 演算増幅器のベース電流補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015035683A (ja) * | 2013-08-08 | 2015-02-19 | 新日本無線株式会社 | 演算増幅器 |
-
1993
- 1993-04-06 JP JP5101844A patent/JPH06291567A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015035683A (ja) * | 2013-08-08 | 2015-02-19 | 新日本無線株式会社 | 演算増幅器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5357188A (en) | Current mirror circuit operable with a low power supply voltage | |
| US5155429A (en) | Threshold voltage generating circuit | |
| US5144169A (en) | Operational amplifier circuit | |
| JPH06291567A (ja) | 演算増幅器のベース電流補正回路 | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JP2644191B2 (ja) | バッファアンプ | |
| JPH0252892B2 (ja) | ||
| JPS6154286B2 (ja) | ||
| JP2000323935A (ja) | 高耐圧出力回路 | |
| JPH03112214A (ja) | 電圧比較回路 | |
| JPH0212049B2 (ja) | ||
| JP2503887B2 (ja) | 利得可変回路 | |
| JP3406468B2 (ja) | 定電圧発生回路 | |
| JP2646721B2 (ja) | レベル変換回路 | |
| JP2002208854A (ja) | 半導体装置の出力回路 | |
| JPH06260925A (ja) | レベルシフト回路 | |
| JP3172310B2 (ja) | バッファ回路 | |
| JPH08222971A (ja) | 演算増幅器 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| JPS6182521A (ja) | 差動型コンパレ−タ回路 | |
| JPH05291844A (ja) | レベルシフト回路 | |
| JPH05343933A (ja) | 電圧電流変換回路 | |
| JPH051647B2 (ja) | ||
| JPH06236219A (ja) | 定電流回路 | |
| JPS5979614A (ja) | 電流ミラ−回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |