JPH06291616A - 集積化ディジタル回路 - Google Patents
集積化ディジタル回路Info
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- JPH06291616A JPH06291616A JP5077223A JP7722393A JPH06291616A JP H06291616 A JPH06291616 A JP H06291616A JP 5077223 A JP5077223 A JP 5077223A JP 7722393 A JP7722393 A JP 7722393A JP H06291616 A JPH06291616 A JP H06291616A
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- 230000006870 function Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】しきい値やゲート長等のデバイス特性や抵抗値
や容量値等の素子の特性値のばらつき、および温度や電
源電圧等の動作環境の変動によらず、所望の性能を達成
する集積化ディジタル回路を提供する。 【構成】発振回路２が、可変抵抗Ｒ１と可変電流源Ｉ１
と論理または記憶動作を実現する差動トランジスタ対と
から構成される電流モード回路から構成され、発振回路
２の縦続接続回路の段数と同等以下のクリティカルパス
ゲート段数を有するプロセッサ３により構成される。こ
れにより、回路性能が所望の性能に対して変動したと
き、信号振幅制御信号１０１と電流値制御信号１０２に
より電流モード回路の信号振幅と電流値を調節して回路
性能を変更できる。
や容量値等の素子の特性値のばらつき、および温度や電
源電圧等の動作環境の変動によらず、所望の性能を達成
する集積化ディジタル回路を提供する。 【構成】発振回路２が、可変抵抗Ｒ１と可変電流源Ｉ１
と論理または記憶動作を実現する差動トランジスタ対と
から構成される電流モード回路から構成され、発振回路
２の縦続接続回路の段数と同等以下のクリティカルパス
ゲート段数を有するプロセッサ３により構成される。こ
れにより、回路性能が所望の性能に対して変動したと
き、信号振幅制御信号１０１と電流値制御信号１０２に
より電流モード回路の信号振幅と電流値を調節して回路
性能を変更できる。
Description
【０００１】
【産業上の利用分野】本発明は、集積化ディジタル回路
に関し、特に、しきい値やゲート長、等のデバイス特性
や抵抗値や容量値、等の素子の特性値のばらつき、およ
び温度や電源電圧、等の動作環境の変動によらず、所望
の性能を達成する集積化ディジタル回路に関する。
に関し、特に、しきい値やゲート長、等のデバイス特性
や抵抗値や容量値、等の素子の特性値のばらつき、およ
び温度や電源電圧、等の動作環境の変動によらず、所望
の性能を達成する集積化ディジタル回路に関する。
【０００２】
【従来の技術】従来の集積化ディジタル回路は、主にｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタを相補的に
動作させるＣＭＯＳ回路、バイポーラトランジスタを用
いたＥＣＬ回路、その両方を用いたＢｉＣＭＯＳ回路等
で構成されている。
ＭＯＳトランジスタとｐＭＯＳトランジスタを相補的に
動作させるＣＭＯＳ回路、バイポーラトランジスタを用
いたＥＣＬ回路、その両方を用いたＢｉＣＭＯＳ回路等
で構成されている。
【０００３】図９に従来のディジタル回路の構成例を示
す。
す。
【０００４】図９を参照すると、従来の集積化ディジタ
ル回路は、ディジタル回路を集積化した半導体集積回路
９１と、ＣＭＯＳ回路またはＢｉＣＭＯＳ回路で構成し
た発振回路９６と、ＣＭＯＳ回路またはＢｉＣＭＯＳ回
路で構成したプロセッサ９７と、外部信号入力信号線３
０４と、発振信号線３０５とを備える。外部信号入力線
３０４を通して入力された信号により発振回路９６の発
振信号の周波数が制御される。発振信号は発振信号線３
０５を通して前記プロセッサ９７に入力されて、プロセ
ッサの動作を同期する。外部信号入力線３０４を通して
入力される信号は、発振回路９６の発振周波数を制御す
る制御信号の場合と、集積回路外部の相違を同期する同
期信号の場合がある。後者の場合には、発振回路９６は
外部から入力された同期信号に同期した内部用発振信号
を生成する。また、従来例には発振回路９６が搭載され
ていない事もある。この場合は、集積回路の外部から直
接、発振信号を前記プロセッサ９７に供給する。
ル回路は、ディジタル回路を集積化した半導体集積回路
９１と、ＣＭＯＳ回路またはＢｉＣＭＯＳ回路で構成し
た発振回路９６と、ＣＭＯＳ回路またはＢｉＣＭＯＳ回
路で構成したプロセッサ９７と、外部信号入力信号線３
０４と、発振信号線３０５とを備える。外部信号入力線
３０４を通して入力された信号により発振回路９６の発
振信号の周波数が制御される。発振信号は発振信号線３
０５を通して前記プロセッサ９７に入力されて、プロセ
ッサの動作を同期する。外部信号入力線３０４を通して
入力される信号は、発振回路９６の発振周波数を制御す
る制御信号の場合と、集積回路外部の相違を同期する同
期信号の場合がある。後者の場合には、発振回路９６は
外部から入力された同期信号に同期した内部用発振信号
を生成する。また、従来例には発振回路９６が搭載され
ていない事もある。この場合は、集積回路の外部から直
接、発振信号を前記プロセッサ９７に供給する。
【０００５】
【発明が解決しようとする課題】この従来の集積化ディ
ジタル回路は、デバイス特性や素子の特性値のばらつ
き、そして温度や電源電圧の変動によって、設計時に目
標とした性能を達成できない事が多かった。したがっ
て、あらかじめこれらのばらつきや変動、等の不確定な
要因によるトランジスタ特性の低下を考慮して、集積化
ディジタル回路を設計するため所望の性能の約２倍もの
性能をもつようマージンをとる設計をしなければならな
かった。また、そうしなければ良品歩留まりは極めて低
くなってしまう。
ジタル回路は、デバイス特性や素子の特性値のばらつ
き、そして温度や電源電圧の変動によって、設計時に目
標とした性能を達成できない事が多かった。したがっ
て、あらかじめこれらのばらつきや変動、等の不確定な
要因によるトランジスタ特性の低下を考慮して、集積化
ディジタル回路を設計するため所望の性能の約２倍もの
性能をもつようマージンをとる設計をしなければならな
かった。また、そうしなければ良品歩留まりは極めて低
くなってしまう。
【０００６】本発明の目的はこのような従来の欠点を除
去し、しきい値やゲート長、等のデバイス特性や抵抗値
や容量値、等の素子の特性値のばらつき、および温度や
電源電圧、等の動作環境の変動によらず、所望の性能を
達成する集積化ディジタル回路を提供する事にある。
去し、しきい値やゲート長、等のデバイス特性や抵抗値
や容量値、等の素子の特性値のばらつき、および温度や
電源電圧、等の動作環境の変動によらず、所望の性能を
達成する集積化ディジタル回路を提供する事にある。
【０００７】
【課題を解決するための手段】本発明の集積化ディジタ
ル回路は、第１の制御信号により抵抗値を変えられる可
変抵抗と、第２の制御信号により電流値を変えられる可
変電流源と、論理または記憶動作を実現する差動トラン
ジスタ対とから構成される電流モード回路において、任
意の個数の前記電流モード回路を縦続にかつリング状に
接続して構成する発振回路と、前記発振回路の前記電流
モード回路の縦続接続段数と同等以下のクリティカルパ
スゲート段数を有し前記発振回路の発振信号により同期
され前記電流モード回路で構成するプロセッサとを有
し、前記発振回路と前記プロセッサを構成する前記電流
モード回路の信号振幅と電流値を外部信号により制御す
る構成である。
ル回路は、第１の制御信号により抵抗値を変えられる可
変抵抗と、第２の制御信号により電流値を変えられる可
変電流源と、論理または記憶動作を実現する差動トラン
ジスタ対とから構成される電流モード回路において、任
意の個数の前記電流モード回路を縦続にかつリング状に
接続して構成する発振回路と、前記発振回路の前記電流
モード回路の縦続接続段数と同等以下のクリティカルパ
スゲート段数を有し前記発振回路の発振信号により同期
され前記電流モード回路で構成するプロセッサとを有
し、前記発振回路と前記プロセッサを構成する前記電流
モード回路の信号振幅と電流値を外部信号により制御す
る構成である。
【０００８】また、本発明の集積化ディジタル回路は、
外部から入力した同期信号の周波数と前記発振回路の発
振信号の周波数とを比較し前記周波数の差が無くなるよ
うに前記発振回路と前記プロセッサを構成する前記電流
モード回路の信号振幅と電流値を制御する信号を出力す
る位相周波数比較器を有する構成とすることもできる。
外部から入力した同期信号の周波数と前記発振回路の発
振信号の周波数とを比較し前記周波数の差が無くなるよ
うに前記発振回路と前記プロセッサを構成する前記電流
モード回路の信号振幅と電流値を制御する信号を出力す
る位相周波数比較器を有する構成とすることもできる。
【０００９】また、さらに、本発明のディジタル化集積
回路は、前記発振回路の発振信号を分周する分周回路
と、外部から入力した同期信号の周波数と前記分周回路
により分周された分周信号の周波数を比較し前記信号の
周波数の差が無くなるように前記発振回路と前記プロセ
ッサを構成する前記電流モード回路の信号振幅と電流値
を制御する信号を出力する位相周波数比較器とを有する
構成とすることもできる。
回路は、前記発振回路の発振信号を分周する分周回路
と、外部から入力した同期信号の周波数と前記分周回路
により分周された分周信号の周波数を比較し前記信号の
周波数の差が無くなるように前記発振回路と前記プロセ
ッサを構成する前記電流モード回路の信号振幅と電流値
を制御する信号を出力する位相周波数比較器とを有する
構成とすることもできる。
【００１０】
【実施例】次に図１から図８を参照して本発明の実施例
について説明する。
について説明する。
【００１１】図１は本発明の第１の実施例の集積化ディ
ジタル回路を示す回路図である。
ジタル回路を示す回路図である。
【００１２】図１を参照すると、この実施例の集積化デ
ィジタル回路１は、信号振幅制御信号と電流値制御信号
により信号振幅と電流値のそれぞれの値を調節できるＭ
ＯＳ電流モード回路で構成された発振回路２と、同じく
信号振幅制御信号と電流値制御信号により信号振幅と電
流値のそれぞれの値を調節できるＭＯＳ電流モード回路
で構成されたプロセッサ３と、発振回路とプロセッサを
構成する電流モード回路の信号振幅と電流値を制御する
信号を伝える信号振幅制御信号線１０１および電流値制
御信号線１０２と、発振回路２から出力される発振信号
をプロセッサ３に供給する発振信号線１０３とを有して
いる。
ィジタル回路１は、信号振幅制御信号と電流値制御信号
により信号振幅と電流値のそれぞれの値を調節できるＭ
ＯＳ電流モード回路で構成された発振回路２と、同じく
信号振幅制御信号と電流値制御信号により信号振幅と電
流値のそれぞれの値を調節できるＭＯＳ電流モード回路
で構成されたプロセッサ３と、発振回路とプロセッサを
構成する電流モード回路の信号振幅と電流値を制御する
信号を伝える信号振幅制御信号線１０１および電流値制
御信号線１０２と、発振回路２から出力される発振信号
をプロセッサ３に供給する発振信号線１０３とを有して
いる。
【００１３】発振回路２は任意の個数のＭＯＳ電流モー
ド回路を縦続にかつリング状に接続して構成され、プロ
セッサ３は発振回路のＭＯＳ電流モード回路の縦続接続
段数と同等以下のクリティカルパスゲート段数を有し、
発振回路２の発振信号により同期される。能動素子のト
ランジスタのしきい値やゲート長等のデバイス特性や受
動素子の抵抗および容量の抵抗値や容量値等の素子の特
性値のばらつき、ならびに集積化ディジタル回路の動作
温度や電源電圧等の動作環境の変動により、回路性能が
所望の性能に対して変動したとき、信号振幅制御信号と
電流値制御信号によりＭＯＳ電流モード回路の信号振幅
と電流値を調節して回路性能を変更できる。さらに、プ
ロセッサ回路３は発振回路２の発振周波数の変化に応じ
て、そのサイクル時間内でクリティカルパスが必ず動作
するように信号振幅と電流値が調節されるため、所望の
同期周波数で必ず動作する。
ド回路を縦続にかつリング状に接続して構成され、プロ
セッサ３は発振回路のＭＯＳ電流モード回路の縦続接続
段数と同等以下のクリティカルパスゲート段数を有し、
発振回路２の発振信号により同期される。能動素子のト
ランジスタのしきい値やゲート長等のデバイス特性や受
動素子の抵抗および容量の抵抗値や容量値等の素子の特
性値のばらつき、ならびに集積化ディジタル回路の動作
温度や電源電圧等の動作環境の変動により、回路性能が
所望の性能に対して変動したとき、信号振幅制御信号と
電流値制御信号によりＭＯＳ電流モード回路の信号振幅
と電流値を調節して回路性能を変更できる。さらに、プ
ロセッサ回路３は発振回路２の発振周波数の変化に応じ
て、そのサイクル時間内でクリティカルパスが必ず動作
するように信号振幅と電流値が調節されるため、所望の
同期周波数で必ず動作する。
【００１４】発振回路２の具体例を示す図２を併せて参
照すると、この実施例の発振回路は、信号振幅制御信号
線１０１の信号振幅制御信号により抵抗を調節できる可
変抵抗Ｒ１と、電流値制御信号線１０２の電流値制御信
号線の電流値制御信号により電流値を調節できる可変電
流源Ｉ１と、差動対を構成するｎＭＯＳトランジスタ
（Ｍ１〜Ｍ４）と、信号振幅の高電位供給線２０１と、
信号振幅の低電位供給線２０２とで構成される。
照すると、この実施例の発振回路は、信号振幅制御信号
線１０１の信号振幅制御信号により抵抗を調節できる可
変抵抗Ｒ１と、電流値制御信号線１０２の電流値制御信
号線の電流値制御信号により電流値を調節できる可変電
流源Ｉ１と、差動対を構成するｎＭＯＳトランジスタ
（Ｍ１〜Ｍ４）と、信号振幅の高電位供給線２０１と、
信号振幅の低電位供給線２０２とで構成される。
【００１５】本発振回路を構成する２個の可変抵抗Ｒ１
とトランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）と可変電流
源Ｉ１から構成されるＭＯＳ電流モード回路はＮＯＲ／
ＯＲまたはＮＡＮＤ／ＡＮＤ回路として機能する。本実
施例の電流モード回路はＮＯＲ／ＯＲやＮＡＮＤ／ＡＮ
Ｄだけでなく、インバータ回路でも良い。信号振幅制御
信号と電流値制御信号により可変抵抗Ｒ１の抵抗値と可
変電流源Ｉ１の電流値を制御する事で発振周波数を調節
できる。具体的には、以下のようにする。
とトランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）と可変電流
源Ｉ１から構成されるＭＯＳ電流モード回路はＮＯＲ／
ＯＲまたはＮＡＮＤ／ＡＮＤ回路として機能する。本実
施例の電流モード回路はＮＯＲ／ＯＲやＮＡＮＤ／ＡＮ
Ｄだけでなく、インバータ回路でも良い。信号振幅制御
信号と電流値制御信号により可変抵抗Ｒ１の抵抗値と可
変電流源Ｉ１の電流値を制御する事で発振周波数を調節
できる。具体的には、以下のようにする。
【００１６】低周波数発振信号を必要とするときは、可
変抵抗Ｒ１の抵抗値を大きくし、可変電流源Ｉ１の電流
値を小さくする。高周波発振信号を必要とするときは、
可変抵抗Ｒ１の抵抗値を小さくし、可変電流源Ｉ１の電
流値を大きくする。上述の制御により信号振幅を一定の
まま、発振周波数を変化できる。なお、発振信号の周期
は縦続に接続されたＭＯＳ電流モード回路の段数にＭＯ
Ｓ電流モード回路１個の遅延時間をかけたものの２倍に
なる。
変抵抗Ｒ１の抵抗値を大きくし、可変電流源Ｉ１の電流
値を小さくする。高周波発振信号を必要とするときは、
可変抵抗Ｒ１の抵抗値を小さくし、可変電流源Ｉ１の電
流値を大きくする。上述の制御により信号振幅を一定の
まま、発振周波数を変化できる。なお、発振信号の周期
は縦続に接続されたＭＯＳ電流モード回路の段数にＭＯ
Ｓ電流モード回路１個の遅延時間をかけたものの２倍に
なる。
【００１７】発振回路２およびプロセッサ３を構成する
ＭＯＳ電流モードインバータ回路の具体例である図３を
参照すると、このインバータ回路は、信号振幅制御信号
線１０１の信号振幅制御信号により抵抗を調節できる可
変抵抗Ｒ２と、電流値制御信号線１０２の電流値制御信
号線の電流値制御信号により電流値を調節できる可変電
流源Ｉ２と、差動対を構成するｎＭＯＳトランジスタＭ
５およびＭ６と、入力信号線２０３および２０４を有す
る構成である。入力信号線２０３および２０４を通し
て、互いに相補動作する信号を入力し、その結果、可変
抵抗Ｒ２とトランジスタＭ５およびＭ６の接点に反転信
号が出力される。信号振幅制御信号と電流値制御信号に
より可変抵抗Ｒ２の抵抗値と可変電流源Ｉ２の電流値を
制御し、このインバータ回路の遅延時間ｔｐｄを制御で
きる。可変抵抗Ｒ２の抵抗値を大きくし、可変電流源Ｉ
２の電流値を小さくすれば、遅延時間ｔｐｄを増大で
き、可変抵抗Ｒ２の抵抗値を小さくし、可変電流源Ｉ２
の電流値を大きくすれば、遅延時間ｔｐｄを減少させる
ことができる。
ＭＯＳ電流モードインバータ回路の具体例である図３を
参照すると、このインバータ回路は、信号振幅制御信号
線１０１の信号振幅制御信号により抵抗を調節できる可
変抵抗Ｒ２と、電流値制御信号線１０２の電流値制御信
号線の電流値制御信号により電流値を調節できる可変電
流源Ｉ２と、差動対を構成するｎＭＯＳトランジスタＭ
５およびＭ６と、入力信号線２０３および２０４を有す
る構成である。入力信号線２０３および２０４を通し
て、互いに相補動作する信号を入力し、その結果、可変
抵抗Ｒ２とトランジスタＭ５およびＭ６の接点に反転信
号が出力される。信号振幅制御信号と電流値制御信号に
より可変抵抗Ｒ２の抵抗値と可変電流源Ｉ２の電流値を
制御し、このインバータ回路の遅延時間ｔｐｄを制御で
きる。可変抵抗Ｒ２の抵抗値を大きくし、可変電流源Ｉ
２の電流値を小さくすれば、遅延時間ｔｐｄを増大で
き、可変抵抗Ｒ２の抵抗値を小さくし、可変電流源Ｉ２
の電流値を大きくすれば、遅延時間ｔｐｄを減少させる
ことができる。
【００１８】図４は発振回路およびプロセッサを構成す
るＭＯＳ電流モードＥＸＯＲ／ＥＸＮＯＲ回路の具体的
回路例である。このＥＸＯＲ／ＥＸＮＯＲ回路は、信号
振幅制御信号線１０１の信号振幅制御信号により抵抗を
調節できる可変抵抗Ｒ３と、電流値制御信号線１０２の
電流値制御信号線の電流値制御信号により電流値を調節
できる可変電流減Ｉ３と、差動対を構成するｎＭＯＳト
ランジスタ（Ｍ７〜Ｍ１２）と、、入力信号線（２０５
〜２０８）と有する構成である。入力信号線２０５およ
び２０６ならびに２０７および２０８を通して、互いに
相補動作する信号を入力し、その結果、可変抵抗Ｒ３と
トランジスタＭ７とＭ８の接点にＥＸＯＲまたはＥＸＮ
ＯＲ信号が出力される。信号振幅制御信号と電流値制御
信号により可変抵抗Ｒ３の抵抗値と可変電流源Ｉ３の電
流値を制御し、この回路の遅延時間ｔｐｄを制御でき
る。可変抵抗Ｒ３の抵抗値を大きくし、可変電流源Ｉ３
の電流値を小さくすれば、遅延時間ｔｐｄを増大でき、
可変抵抗Ｒ３の抵抗値を小さくし、可変電流源Ｉ３の電
流値を大きくすれば、遅延時間ｔｐｄを削減できる。
るＭＯＳ電流モードＥＸＯＲ／ＥＸＮＯＲ回路の具体的
回路例である。このＥＸＯＲ／ＥＸＮＯＲ回路は、信号
振幅制御信号線１０１の信号振幅制御信号により抵抗を
調節できる可変抵抗Ｒ３と、電流値制御信号線１０２の
電流値制御信号線の電流値制御信号により電流値を調節
できる可変電流減Ｉ３と、差動対を構成するｎＭＯＳト
ランジスタ（Ｍ７〜Ｍ１２）と、、入力信号線（２０５
〜２０８）と有する構成である。入力信号線２０５およ
び２０６ならびに２０７および２０８を通して、互いに
相補動作する信号を入力し、その結果、可変抵抗Ｒ３と
トランジスタＭ７とＭ８の接点にＥＸＯＲまたはＥＸＮ
ＯＲ信号が出力される。信号振幅制御信号と電流値制御
信号により可変抵抗Ｒ３の抵抗値と可変電流源Ｉ３の電
流値を制御し、この回路の遅延時間ｔｐｄを制御でき
る。可変抵抗Ｒ３の抵抗値を大きくし、可変電流源Ｉ３
の電流値を小さくすれば、遅延時間ｔｐｄを増大でき、
可変抵抗Ｒ３の抵抗値を小さくし、可変電流源Ｉ３の電
流値を大きくすれば、遅延時間ｔｐｄを削減できる。
【００１９】さらに、プロセッサを構成する重要な回路
である加算器を示す図５を参照すると、この回路は３個
のＭＯＳ電流モード回路で構成されており、それぞれは
図２に示すＮＡＮＤ／ＡＮＤ回路と図４に示すＥＸＯＲ
／ＥＸＮＯＲ回路である。入力信号線２０８および２０
９、２１０および２１１ならびに２１８および２１９に
はそれぞれ、信号Ａと信号Ａの反転信号、信号Ｂと信号
Ｂの反転信号、桁上げＣａｒｒｙ信号とＣａｒｒｙの反
転信号を入力する。出力信号線２１２および２１３、２
１４および２１５ならびに２１６および２１７には、桁
上げ発生信号Ｇと信号Ｇの反転信号、桁上げ伝搬信号Ｐ
とＰの反転信号、和信号ＳＵＭとＳＵＭの反転信号がそ
れぞれ出力される。信号振幅制御信号と電流値制御信号
により可変抵抗の抵抗値と可変電流源の電流値を制御
し、遅延時間を制御できる。可変抵抗の抵抗値を大きく
し、可変電流源の電流値を小さくすれば、遅延時間を増
大でき、可変抵抗の抵抗値を小さくし、可変電流源の電
流値を大きくすれば、遅延時間を削減できる。
である加算器を示す図５を参照すると、この回路は３個
のＭＯＳ電流モード回路で構成されており、それぞれは
図２に示すＮＡＮＤ／ＡＮＤ回路と図４に示すＥＸＯＲ
／ＥＸＮＯＲ回路である。入力信号線２０８および２０
９、２１０および２１１ならびに２１８および２１９に
はそれぞれ、信号Ａと信号Ａの反転信号、信号Ｂと信号
Ｂの反転信号、桁上げＣａｒｒｙ信号とＣａｒｒｙの反
転信号を入力する。出力信号線２１２および２１３、２
１４および２１５ならびに２１６および２１７には、桁
上げ発生信号Ｇと信号Ｇの反転信号、桁上げ伝搬信号Ｐ
とＰの反転信号、和信号ＳＵＭとＳＵＭの反転信号がそ
れぞれ出力される。信号振幅制御信号と電流値制御信号
により可変抵抗の抵抗値と可変電流源の電流値を制御
し、遅延時間を制御できる。可変抵抗の抵抗値を大きく
し、可変電流源の電流値を小さくすれば、遅延時間を増
大でき、可変抵抗の抵抗値を小さくし、可変電流源の電
流値を大きくすれば、遅延時間を削減できる。
【００２０】図６はプロセッサを構成する重要な回路の
フリップフロップである。このフリップフロップは信号
振幅制御信号線１０１の信号振幅制御信号により抵抗を
調節できる可変抵抗Ｒ４と、電流源制御信号線１０２の
電流値制御信号線の電流値制御信号により電流値を調節
できる可変電流源Ｉ４と、差動対を構成するｎＭＯＳト
ランジスタ（Ｍ１３〜Ｍ１８）と、入力信号線（２２０
〜２２３）と、出力信号線（２２４，２２５）とを有し
ている。入力信号線２２０と２２１を通して、互いに相
補動作するデータ信号を、入力信号線２２２と２２３を
通して、互いに相補動作する同期信号を入力し、その結
果、出力信号線２２４と２２５とに記憶データＱとＱの
反転信号が出力される。信号振幅制御信号と電流値制御
信号により可変抵抗Ｒ４の抵抗値と可変電流源Ｉ４の電
流値を制御し、この回路の遅延時間ｔｐｄを制御でき
る。可変抵抗Ｒ４の抵抗値を大きくし、可変電流源Ｉ４
の電流値を小さくすれば、遅延時間ｔｐｄを増大でき、
可変抵抗Ｒ４の抵抗値を小さくし、可変電流源Ｉ４の電
流値を大きくすれば、遅延時間ｔｐｄを削減できる。
フリップフロップである。このフリップフロップは信号
振幅制御信号線１０１の信号振幅制御信号により抵抗を
調節できる可変抵抗Ｒ４と、電流源制御信号線１０２の
電流値制御信号線の電流値制御信号により電流値を調節
できる可変電流源Ｉ４と、差動対を構成するｎＭＯＳト
ランジスタ（Ｍ１３〜Ｍ１８）と、入力信号線（２２０
〜２２３）と、出力信号線（２２４，２２５）とを有し
ている。入力信号線２２０と２２１を通して、互いに相
補動作するデータ信号を、入力信号線２２２と２２３を
通して、互いに相補動作する同期信号を入力し、その結
果、出力信号線２２４と２２５とに記憶データＱとＱの
反転信号が出力される。信号振幅制御信号と電流値制御
信号により可変抵抗Ｒ４の抵抗値と可変電流源Ｉ４の電
流値を制御し、この回路の遅延時間ｔｐｄを制御でき
る。可変抵抗Ｒ４の抵抗値を大きくし、可変電流源Ｉ４
の電流値を小さくすれば、遅延時間ｔｐｄを増大でき、
可変抵抗Ｒ４の抵抗値を小さくし、可変電流源Ｉ４の電
流値を大きくすれば、遅延時間ｔｐｄを削減できる。
【００２１】次に、本発明の第２の実施例の集積化ディ
ジタル回路７１の回路図を示す図７を参照すると、この
実施例の集積化ディジタル回路７１は、信号振幅制御信
号と電流値制御信号により信号振幅と電流値のそれぞれ
の値を調節できるＭＯＳ電流モード回路で構成された発
振回路７２と、同じく信号振幅制御信号と電流値制御信
号により信号振幅と電流値のそれぞれの値を調節できる
ＭＯＳ電流モード回路で構成されたプロセッサ７３と、
外部同期信号と発振回路が出力する発振信号との位相と
周波数を比較する位相周波数比較器７４と、外部同期信
号を位相周波数比較器７４に伝える外部同期信号線１０
６と、発振回路７２とプロセッサ７３を構成する電流モ
ード回路の信号振幅と電流値を制御する信号７０４およ
び７０５を伝える信号振幅制御信号線１０４と電流値制
御信号線１０５、発振回路７２から出力される発振信号
をプロセッサ７３に供給する発振信号線１０３とを有す
る構成である。発振回路７２は任意の個数のＭＯＳ電流
モード回路を縦続にかつリング状に接続して構成され、
プロセッサ７３は発振回路７２のＭＯＳ電流モード回路
の縦属接続段数と同等以下のクリティカルパスゲート段
数を有し、発振回路７２の発振信号により同期される。
ジタル回路７１の回路図を示す図７を参照すると、この
実施例の集積化ディジタル回路７１は、信号振幅制御信
号と電流値制御信号により信号振幅と電流値のそれぞれ
の値を調節できるＭＯＳ電流モード回路で構成された発
振回路７２と、同じく信号振幅制御信号と電流値制御信
号により信号振幅と電流値のそれぞれの値を調節できる
ＭＯＳ電流モード回路で構成されたプロセッサ７３と、
外部同期信号と発振回路が出力する発振信号との位相と
周波数を比較する位相周波数比較器７４と、外部同期信
号を位相周波数比較器７４に伝える外部同期信号線１０
６と、発振回路７２とプロセッサ７３を構成する電流モ
ード回路の信号振幅と電流値を制御する信号７０４およ
び７０５を伝える信号振幅制御信号線１０４と電流値制
御信号線１０５、発振回路７２から出力される発振信号
をプロセッサ７３に供給する発振信号線１０３とを有す
る構成である。発振回路７２は任意の個数のＭＯＳ電流
モード回路を縦続にかつリング状に接続して構成され、
プロセッサ７３は発振回路７２のＭＯＳ電流モード回路
の縦属接続段数と同等以下のクリティカルパスゲート段
数を有し、発振回路７２の発振信号により同期される。
【００２２】しきい値やゲート長、等のデバイス特性や
抵抗値や容量値、等の素子の特性値のばらつき、および
温度や電源電圧、等の動作環境の変動により、回路性能
が所望の性能に対して変動したとき、信号振幅制御信号
７０４と電流値制御信号７０５によりＭＯＳ電流モード
回路の信号振幅と電流値を調節して回路性能を変更でき
る。さらに、プロセッサ回路７３は発振回路７２の発振
周波数の変化に応じて、そのサイクル時間内でクリティ
カルパスが必ず動作するように信号振幅と電流値が調節
されるため、所望の同期周波数で必ず動作する。
抵抗値や容量値、等の素子の特性値のばらつき、および
温度や電源電圧、等の動作環境の変動により、回路性能
が所望の性能に対して変動したとき、信号振幅制御信号
７０４と電流値制御信号７０５によりＭＯＳ電流モード
回路の信号振幅と電流値を調節して回路性能を変更でき
る。さらに、プロセッサ回路７３は発振回路７２の発振
周波数の変化に応じて、そのサイクル時間内でクリティ
カルパスが必ず動作するように信号振幅と電流値が調節
されるため、所望の同期周波数で必ず動作する。
【００２３】この実施例においては、外部から入力する
外部同期信号と発振回路の発振信号の周波数が等しくな
るように位相周波数比較器７４が信号振幅制御信号７０
４と電流値制御信号７０５を出力し、それらが発振回路
７２とプロセッサ７３を構成する電流モード回路の信号
振幅と電流値を制御する。集積回路内部で自動的に信号
振幅制御信号７０４と電流値制御信号７０５を出力する
ので、集積回路には外部から同期信号を入力するだけで
良く、制御が容易になる。
外部同期信号と発振回路の発振信号の周波数が等しくな
るように位相周波数比較器７４が信号振幅制御信号７０
４と電流値制御信号７０５を出力し、それらが発振回路
７２とプロセッサ７３を構成する電流モード回路の信号
振幅と電流値を制御する。集積回路内部で自動的に信号
振幅制御信号７０４と電流値制御信号７０５を出力する
ので、集積回路には外部から同期信号を入力するだけで
良く、制御が容易になる。
【００２４】次に、本発明の第３の実施例の集積化ディ
ジタル回路について説明する。
ジタル回路について説明する。
【００２５】図８は本発明の第３の実施例の集積化ディ
ジタル回路を示す回路図で、この実施例の集積化ディジ
タル回路８１は、信号振幅制御信号８０４と電流値制御
信号８０５により信号振幅と電流値のそれぞれの値を調
節できるＭＯＳ電流モード回路で構成された発振回路８
２と、同じく信号振幅制御信号８０４と電流値制御信号
８０５により信号振幅と電流値のそれぞれの値を調節で
きるＭＯＳ電流モード回路で構成されたプロセッサ８３
と、外部同期信号と分周回路８５が出力する分周発振信
号８０６との位相と周波数を比較する位相周波数比較器
８４と、発振回路２が出力する発振信号を任意の割合で
分周し分周発振信号８０６を出力する分周回路８５と、
外部同期信号を位相周波数比較器８４に伝える外部同期
信号線１０８と、発振回路８２とプロセッサ８３を構成
する電流モード回路の信号振幅と電流値を制御する信号
を伝える信号振幅制御信号線１０４と電流値制御信号線
１０５と、発振回路から出力される発振信号をプロセッ
サに供給する発振信号線１０３と、分周回路５が出力す
る分周発振信号を位相周波数比較器４に伝える分周発振
信号線１０７とを有する構成である。発振回路８２は任
意の個数のＭＯＳ電流モード回路を縦属にかつリング状
に接続して構成され、プロセッサ８３は発振回路８２の
ＭＯＳ電流モード回路の継続接続段数と同等以下のクリ
ティカルパスゲート段数を有し、発振回路８２の発振信
号により同期される。
ジタル回路を示す回路図で、この実施例の集積化ディジ
タル回路８１は、信号振幅制御信号８０４と電流値制御
信号８０５により信号振幅と電流値のそれぞれの値を調
節できるＭＯＳ電流モード回路で構成された発振回路８
２と、同じく信号振幅制御信号８０４と電流値制御信号
８０５により信号振幅と電流値のそれぞれの値を調節で
きるＭＯＳ電流モード回路で構成されたプロセッサ８３
と、外部同期信号と分周回路８５が出力する分周発振信
号８０６との位相と周波数を比較する位相周波数比較器
８４と、発振回路２が出力する発振信号を任意の割合で
分周し分周発振信号８０６を出力する分周回路８５と、
外部同期信号を位相周波数比較器８４に伝える外部同期
信号線１０８と、発振回路８２とプロセッサ８３を構成
する電流モード回路の信号振幅と電流値を制御する信号
を伝える信号振幅制御信号線１０４と電流値制御信号線
１０５と、発振回路から出力される発振信号をプロセッ
サに供給する発振信号線１０３と、分周回路５が出力す
る分周発振信号を位相周波数比較器４に伝える分周発振
信号線１０７とを有する構成である。発振回路８２は任
意の個数のＭＯＳ電流モード回路を縦属にかつリング状
に接続して構成され、プロセッサ８３は発振回路８２の
ＭＯＳ電流モード回路の継続接続段数と同等以下のクリ
ティカルパスゲート段数を有し、発振回路８２の発振信
号により同期される。
【００２６】しきい値やゲート長、等のデバイス特性や
抵抗値や容量値、等の素子の特性値のばらつき、および
温度や電源電圧、等の動作環境の変動により、回路性能
が所望の性能に対して変動したとき、信号振幅制御信号
８０４と電流値制御信号８０５によりＭＯＳ電流モード
回路の信号振幅と電流値を調節して回路性能を変更でき
る。さらに、プロセッサ８３は発振回路８２の発振周波
数の変化に応じて、そのサイクル時間内でクリティカル
パスが必ず動作するように信号振幅と電流値が調節され
るため、所望の同期周波数で必ず動作する。
抵抗値や容量値、等の素子の特性値のばらつき、および
温度や電源電圧、等の動作環境の変動により、回路性能
が所望の性能に対して変動したとき、信号振幅制御信号
８０４と電流値制御信号８０５によりＭＯＳ電流モード
回路の信号振幅と電流値を調節して回路性能を変更でき
る。さらに、プロセッサ８３は発振回路８２の発振周波
数の変化に応じて、そのサイクル時間内でクリティカル
パスが必ず動作するように信号振幅と電流値が調節され
るため、所望の同期周波数で必ず動作する。
【００２７】本実施例においては、発振回路８２が出力
する発振信号を分周回路８５が分周するため、位相周波
数比較器８４が比較する外部同期信号と分周後の発振信
号は、共に低周波数になる。
する発振信号を分周回路８５が分周するため、位相周波
数比較器８４が比較する外部同期信号と分周後の発振信
号は、共に低周波数になる。
【００２８】この結果、発振回路８２が高周波数の発振
信号を出力する場合にも、集積回路の外部から高周波数
の同期信号を入力する必要が無くなり、集積回路の内部
と外部とで信号のやりとりをする入出力回路の設計が容
易になるだけでなく、入出力回路で消費される消費電力
も低減できる。
信号を出力する場合にも、集積回路の外部から高周波数
の同期信号を入力する必要が無くなり、集積回路の内部
と外部とで信号のやりとりをする入出力回路の設計が容
易になるだけでなく、入出力回路で消費される消費電力
も低減できる。
【００２９】なお、上述の実施例では電流モード回路と
してＭＯＳ電流モード回路を用いたが、差動ＭＯＳトラ
ンジスタ対の代わりに、差動バイポーラトランジスタ
対、差動ＧａＡｓ ＭＥＳトランジスタ対、差動ＧａＡ
ｓ ＤＭＴ対を用いても良い。また、可変抵抗と可変電
流源はＭＯＳやバイポーラ、ＧａＡｓ ＭＥＳやＧａＡ
ｓ ＤＭＴで作成できる。
してＭＯＳ電流モード回路を用いたが、差動ＭＯＳトラ
ンジスタ対の代わりに、差動バイポーラトランジスタ
対、差動ＧａＡｓ ＭＥＳトランジスタ対、差動ＧａＡ
ｓ ＤＭＴ対を用いても良い。また、可変抵抗と可変電
流源はＭＯＳやバイポーラ、ＧａＡｓ ＭＥＳやＧａＡ
ｓ ＤＭＴで作成できる。
【００３０】
【発明の効果】以上説明したように、本発明において
は、発振回路とプロセッサが、可変抵抗と可変電流源と
論理または記憶動作を実現する差動トランジスタ対とか
ら構成される電流モード回路から構成される発振回路の
縦続接続回路の段数と同等以下のクリティカルパスゲー
ト段数を有するプロセッサにより、しきい値やゲート長
等のデバイス特性や抵抗値や容量値等の素子の特性値の
ばらつき、および温度や電源電圧等の動作環境の変動に
より、回路性能が所望の性能に対して変動したとき、信
号振幅制御信号と電流値制御信号により電流モード回路
の信号振幅と電流値を調節して回路性能を変更でき、さ
らに、プロセッサ回路は発振回路の発振周波数の変化に
応じて、そのサイクル時間内でクリティカルパスが必ず
動作するように信号振幅と電流値が調節されるため、所
望の同期周波数で必ず動作する。
は、発振回路とプロセッサが、可変抵抗と可変電流源と
論理または記憶動作を実現する差動トランジスタ対とか
ら構成される電流モード回路から構成される発振回路の
縦続接続回路の段数と同等以下のクリティカルパスゲー
ト段数を有するプロセッサにより、しきい値やゲート長
等のデバイス特性や抵抗値や容量値等の素子の特性値の
ばらつき、および温度や電源電圧等の動作環境の変動に
より、回路性能が所望の性能に対して変動したとき、信
号振幅制御信号と電流値制御信号により電流モード回路
の信号振幅と電流値を調節して回路性能を変更でき、さ
らに、プロセッサ回路は発振回路の発振周波数の変化に
応じて、そのサイクル時間内でクリティカルパスが必ず
動作するように信号振幅と電流値が調節されるため、所
望の同期周波数で必ず動作する。
【００３１】また、本発明は、外部から入力する外部同
期信号と発振回路の発振信号の周波数が等しくなるよう
な位相周波数比較器が信号振幅制御信号と電流値制御信
号を出力し、それらが発振回路とプロセッサを構成する
電流モード回路の信号振幅と電流値を制御する。集積回
路内部で自動的に信号振幅制御信号と電流値制御信号を
出力するので、集積回路には外部から同期信号を入力す
るだけで良く、制御が容易になる。
期信号と発振回路の発振信号の周波数が等しくなるよう
な位相周波数比較器が信号振幅制御信号と電流値制御信
号を出力し、それらが発振回路とプロセッサを構成する
電流モード回路の信号振幅と電流値を制御する。集積回
路内部で自動的に信号振幅制御信号と電流値制御信号を
出力するので、集積回路には外部から同期信号を入力す
るだけで良く、制御が容易になる。
【００３２】さらに、本発明は、発振回路が出力する発
振信号を分周回路が分周するため、位相周波数比較器が
比較する外部同期信号と分周後の発振信号は、共に低周
波数になる。この結果、発振回路が高周波数の発振信号
を出力する場合にも、集積回路の外部から高周波数の同
期信号を入力する必要が無くなり、集積回路の内部と外
部とで信号のやりとりをする入出力回路の設計が容易に
なるだけでなく、入出力回路で消費される消費電力も低
減できる。
振信号を分周回路が分周するため、位相周波数比較器が
比較する外部同期信号と分周後の発振信号は、共に低周
波数になる。この結果、発振回路が高周波数の発振信号
を出力する場合にも、集積回路の外部から高周波数の同
期信号を入力する必要が無くなり、集積回路の内部と外
部とで信号のやりとりをする入出力回路の設計が容易に
なるだけでなく、入出力回路で消費される消費電力も低
減できる。
【図１】本発明の第１の実施例の集積化ディジタル回路
のブロック構成を示した図である。
のブロック構成を示した図である。
【図２】本発明の第１の実施例の集積化ディジタル回路
の発振回路の具体例を示した回路図である。
の発振回路の具体例を示した回路図である。
【図３】本発明の第１の実施例の集積化ディジタル回路
のプロセッサのインバータ回路の具体例を示した回路図
である。
のプロセッサのインバータ回路の具体例を示した回路図
である。
【図４】本発明の第１の実施例の集積化ディジタル回路
のプロセッサのＥＸＯＲ／ＥＸＮＯＲ回路の具体例を示
した回路図である。
のプロセッサのＥＸＯＲ／ＥＸＮＯＲ回路の具体例を示
した回路図である。
【図５】本発明の第１の実施例の集積化ディジタル回路
のプロセッサの加算回路の具体例を示した回路図であ
る。
のプロセッサの加算回路の具体例を示した回路図であ
る。
【図６】本発明の第１の実施例の集積化ディジタル回路
のプロセッサのフリップフロップ回路の具体例を示した
回路図である。
のプロセッサのフリップフロップ回路の具体例を示した
回路図である。
【図７】本発明の第２の実施例の集積化ディジタル回路
のブロック構成を示した図である。
のブロック構成を示した図である。
【図８】本発明の第３の実施例の集積化ディジタル回路
のブロック構成を示した図である。
のブロック構成を示した図である。
【図９】従来例の集積化ディジタル回路を示した回路図
である。
である。
１，７１，８１，９１ 半導体集積回路 ２，７２，８２ 発振回路 ３，７３，８３ プロセッサ ７４，８４ 位相周波数比較器 ８５ 分周回路 ９６ ＣＭＯＳ／ＢｉＣＭＯＳ発振回路 ９７ ＣＭＯＳ／ＢｉＣＭＯＳプロセッサ １０１，１０４ 信号振幅制御信号線 １０２，１０５ 電流値制御線 １０３，３０５ 発振信号線 １０６，１０８，３０４ 外部同期信号線 １０７ 分周発振信号線 ７０４，８０４ 信号振幅制御信号 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 可変抵抗 Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ
９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１
５，Ｍ１６，Ｍ１７，Ｍ１８ ｎＭＯＳトランジスタ Ｉ１，Ｉ２，Ｉ３，Ｉ４ 可変電流源 ｔｐｄ 遅延時間
９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１
５，Ｍ１６，Ｍ１７，Ｍ１８ ｎＭＯＳトランジスタ Ｉ１，Ｉ２，Ｉ３，Ｉ４ 可変電流源 ｔｐｄ 遅延時間
Claims (3)
- 【請求項１】 第１の制御信号により抵抗値を変えられ
る可変抵抗と、第２の制御信号により電流値を変えられ
る可変電流源と、論理または記憶動作を実現する差動ト
ランジスタ対とから構成される電流モード回路におい
て、任意の個数の前記電流モード回路を縦続にかつリン
グ状に接続して構成する発振回路と、前記発振回路の前
記電流モード回路の縦続接続段数と同等以下のクリティ
カルパスゲート段数を有し前記発振回路の発振信号によ
り同期され前記電流モード回路で構成するプロセッサと
を有し、前記発振回路と前記プロセッサを構成する前記
電流モード回路の信号振幅と電流値を外部信号により制
御する事を特徴とする集積化ディジタル回路。 - 【請求項２】 外部から入力した同期信号の周波数と前
記発振回路の発振信号の周波数とを比較し前記周波数の
差が無くなるように前記発振回路と前記プロセッサを構
成する前記電流モード回路の信号振幅と電流値を制御す
る信号を出力する位相周波数比較器を有する事を特徴と
する請求項１記載の集積化ディジタル回路。 - 【請求項３】 前記発振回路の発振信号を分周する分周
回路と、外部から入力した同期信号の周波数と前記分周
回路により分周された分周信号の周波数を比較し前記信
号の周波数の差が無くなるように前記発振回路と前記プ
ロセッサを構成する前記電流モード回路の信号振幅と電
流値を制御する信号を出力する位相周波数比較器とを有
する事を特徴とする請求項１または２記載の集積化ディ
ジタル回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077223A JP2570956B2 (ja) | 1993-04-02 | 1993-04-02 | 集積化ディジタル回路 |
| US08/222,279 US5585754A (en) | 1993-04-02 | 1994-04-04 | Integrated digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077223A JP2570956B2 (ja) | 1993-04-02 | 1993-04-02 | 集積化ディジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291616A true JPH06291616A (ja) | 1994-10-18 |
| JP2570956B2 JP2570956B2 (ja) | 1997-01-16 |
Family
ID=13627860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077223A Expired - Lifetime JP2570956B2 (ja) | 1993-04-02 | 1993-04-02 | 集積化ディジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570956B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739703A (en) * | 1995-03-10 | 1998-04-14 | Nec Corporation | BiCMOS logic gate |
-
1993
- 1993-04-02 JP JP5077223A patent/JP2570956B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739703A (en) * | 1995-03-10 | 1998-04-14 | Nec Corporation | BiCMOS logic gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570956B2 (ja) | 1997-01-16 |
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|---|---|---|---|
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