JPH07336216A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH07336216A JPH07336216A JP6129381A JP12938194A JPH07336216A JP H07336216 A JPH07336216 A JP H07336216A JP 6129381 A JP6129381 A JP 6129381A JP 12938194 A JP12938194 A JP 12938194A JP H07336216 A JPH07336216 A JP H07336216A
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- 238000010586 diagram Methods 0.000 description 19
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- 230000004048 modification Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力電圧に比例して発振周波数が変化するＶ
ＣＯの線形領域を広げる。 【構成】 ２個のバイアス電圧発生部５１，５２は、入
力電圧Ｖi に対してそれぞれ異なった出力電圧特性を有
し、入力電圧Ｖi に基づいた出力電圧をトランスファゲ
ート電圧５３，５４に送出する。各トランスファゲート
電圧５３，５４は入力電圧のレベルに応じたインバータ
５５，５６の出力で相補的にオン、オフし、バイアス電
圧発生部５１，５２の出力電圧を選択してＰＭＯＳ６１
ｃ〜６５ｃのゲートに与える。一方、ＮＭＯＳ６１ｄ〜
６５ｄのゲートには入力電圧Ｖi が与えられている。Ｐ
ＭＯＳ６１ｃ〜６５ｃ及びＮＭＯＳ６１ｄ〜６５ｄの導
通状態の変化により、各インバータ６１〜６５の出力の
遅延時間が制御され、リングオシレータの発振周波数が
入力電圧に対して線形に変化する。
ＣＯの線形領域を広げる。 【構成】 ２個のバイアス電圧発生部５１，５２は、入
力電圧Ｖi に対してそれぞれ異なった出力電圧特性を有
し、入力電圧Ｖi に基づいた出力電圧をトランスファゲ
ート電圧５３，５４に送出する。各トランスファゲート
電圧５３，５４は入力電圧のレベルに応じたインバータ
５５，５６の出力で相補的にオン、オフし、バイアス電
圧発生部５１，５２の出力電圧を選択してＰＭＯＳ６１
ｃ〜６５ｃのゲートに与える。一方、ＮＭＯＳ６１ｄ〜
６５ｄのゲートには入力電圧Ｖi が与えられている。Ｐ
ＭＯＳ６１ｃ〜６５ｃ及びＮＭＯＳ６１ｄ〜６５ｄの導
通状態の変化により、各インバータ６１〜６５の出力の
遅延時間が制御され、リングオシレータの発振周波数が
入力電圧に対して線形に変化する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（Phase Locked
Loop ；以下、ＰＬＬという）等に用いられ、半導体集
積回路で構成されて入力電圧に応じた発振周波数を出力
する電圧制御発振器（以下、ＶＣＯという）に関するも
のである。
Loop ；以下、ＰＬＬという）等に用いられ、半導体集
積回路で構成されて入力電圧に応じた発振周波数を出力
する電圧制御発振器（以下、ＶＣＯという）に関するも
のである。
【０００２】
【従来の技術】第１の従来例 図２は、第１の従来例を示すＶＣＯの回路図である。こ
のＶＣＯは半導体集積回路で構成され、入力電圧Ｖi に
対してバイアス電圧を生成するバイアス電圧発生回路１
０と、リングオシレータ２０と、出力用インバータ３０
とを、備えている。バイアス電圧回路１０は、電源電位
Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰ型チャネル電
界効果トランジスタ（以下、ＰＭＯＳという）１１とＮ
型チャネル電界効果トランジスタ（以下、ＮＭＯＳとい
う）１２を有している。ＰＭＯＳ１１のソースは電源電
位Ｖｄｄに接続され、ＰＭＯＳ１１のドレインがノード
Ｎ１０でＮＭＯＳ１２のドレインと接続されている。Ｐ
ＭＯＳ１１ではノードＮ１０の電圧がゲートに入力さ
れ、ノードＮ１０の電圧がＰＭＯＳ１１の電圧導通状態
を制御する構成である。ＮＭＯＳ１２のソースは、接地
電位Ｖｓｓに接続され、そのＮＭＯＳ１２のゲートには
入力電圧Ｖi が入力されている。
のＶＣＯは半導体集積回路で構成され、入力電圧Ｖi に
対してバイアス電圧を生成するバイアス電圧発生回路１
０と、リングオシレータ２０と、出力用インバータ３０
とを、備えている。バイアス電圧回路１０は、電源電位
Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰ型チャネル電
界効果トランジスタ（以下、ＰＭＯＳという）１１とＮ
型チャネル電界効果トランジスタ（以下、ＮＭＯＳとい
う）１２を有している。ＰＭＯＳ１１のソースは電源電
位Ｖｄｄに接続され、ＰＭＯＳ１１のドレインがノード
Ｎ１０でＮＭＯＳ１２のドレインと接続されている。Ｐ
ＭＯＳ１１ではノードＮ１０の電圧がゲートに入力さ
れ、ノードＮ１０の電圧がＰＭＯＳ１１の電圧導通状態
を制御する構成である。ＮＭＯＳ１２のソースは、接地
電位Ｖｓｓに接続され、そのＮＭＯＳ１２のゲートには
入力電圧Ｖi が入力されている。
【０００３】リングオシレータ２０は入力信号Ｖi に基
づいた発振周波数を出力用インバータ３０へ出力するも
のであり、出力用インバータ３０の出力が出力端子Ｏｕ
ｔから出力される。リングオシレータ２０は電源電位Ｖ
ｄｄと接地電位Ｖｓｓ間に設けられた５段のインバータ
２１，２２，２３，２４，２５を有している。各インバ
ータ２１〜２５はＣＭＯＳで構成されている。即ち、イ
ンバータ２１はドレイン同士がノードＮ２１で接続され
たＰＭＯＳ２１ａ及びＮＭＯＳ２１ｂで構成で構成さ
れ、同様に、各インバータ２２，２３，２４，２５は、
ノードＮ２２，Ｎ２３，Ｎ２４，Ｎ２５にドレイン同士
が接続されたＰＭＯＳ２２ａ，ＮＭＯＳ２２ｂと、ＰＭ
ＯＳ２３ａ，ＮＭＯＳ２３ｂと、ＰＭＯＳ２４ａ，ＮＭ
ＯＳ２４ｂと、ＰＭＯＳ２５ａ，ＮＭＯＳ２５ｂとでそ
れぞれ構成されている。各ノードＮ２１，Ｎ２２，Ｎ２
３，Ｎ２４は、インバータ２１，２２，２３，２４のそ
れぞれの出力端子として次段のＣＭＯＳのゲートに接続
され、ノードＮ２５は、出力用インバータ３０の出力端
子に接続されると共に、インバータ２１のＣＭＯＳであ
るＰＭＯＳ２１ａ、ＮＭＯＳ２１ｂのゲートに接続され
ている。各インバータの２１，２２，２３，２４，２５
中のＰＭＯＳ２１ａ〜２５ａのソースと電源電位Ｖｄｄ
の間には、それらＰＭＯＳ２１ａ〜２５ａに流れる電流
を制御するＰＭＯＳ２１ｃ〜２５ｃがそれぞれ接続さ
れ、各ＮＭＯＳ２１ｂ〜２５ｂのソースと接地電位Ｖｓ
ｓの間には、ＮＭＯＳ２１ｂ〜２５ｂに流れる電流を制
御するＮＭＯＳ２１ｄ〜２５ｄがそれぞれ接続されてい
る。ＰＭＯＳ２１ｃ〜２５ｃのゲートには、バイアス発
生回路１０の出力端子であるノードＮ１０が接続され、
ＰＭＯＳ２１ｃ〜２５ｃは、ノードＮ１０の電圧で導通
状態が制御される構成である。ＮＭＯＳ２１ｄ〜２５ｄ
のゲートには入力電圧Ｖi が入力され、入力電圧Ｖiに
よってＮＭＯＳ２１ｄ〜２５ｄの導通状態が制御される
構成である。
づいた発振周波数を出力用インバータ３０へ出力するも
のであり、出力用インバータ３０の出力が出力端子Ｏｕ
ｔから出力される。リングオシレータ２０は電源電位Ｖ
ｄｄと接地電位Ｖｓｓ間に設けられた５段のインバータ
２１，２２，２３，２４，２５を有している。各インバ
ータ２１〜２５はＣＭＯＳで構成されている。即ち、イ
ンバータ２１はドレイン同士がノードＮ２１で接続され
たＰＭＯＳ２１ａ及びＮＭＯＳ２１ｂで構成で構成さ
れ、同様に、各インバータ２２，２３，２４，２５は、
ノードＮ２２，Ｎ２３，Ｎ２４，Ｎ２５にドレイン同士
が接続されたＰＭＯＳ２２ａ，ＮＭＯＳ２２ｂと、ＰＭ
ＯＳ２３ａ，ＮＭＯＳ２３ｂと、ＰＭＯＳ２４ａ，ＮＭ
ＯＳ２４ｂと、ＰＭＯＳ２５ａ，ＮＭＯＳ２５ｂとでそ
れぞれ構成されている。各ノードＮ２１，Ｎ２２，Ｎ２
３，Ｎ２４は、インバータ２１，２２，２３，２４のそ
れぞれの出力端子として次段のＣＭＯＳのゲートに接続
され、ノードＮ２５は、出力用インバータ３０の出力端
子に接続されると共に、インバータ２１のＣＭＯＳであ
るＰＭＯＳ２１ａ、ＮＭＯＳ２１ｂのゲートに接続され
ている。各インバータの２１，２２，２３，２４，２５
中のＰＭＯＳ２１ａ〜２５ａのソースと電源電位Ｖｄｄ
の間には、それらＰＭＯＳ２１ａ〜２５ａに流れる電流
を制御するＰＭＯＳ２１ｃ〜２５ｃがそれぞれ接続さ
れ、各ＮＭＯＳ２１ｂ〜２５ｂのソースと接地電位Ｖｓ
ｓの間には、ＮＭＯＳ２１ｂ〜２５ｂに流れる電流を制
御するＮＭＯＳ２１ｄ〜２５ｄがそれぞれ接続されてい
る。ＰＭＯＳ２１ｃ〜２５ｃのゲートには、バイアス発
生回路１０の出力端子であるノードＮ１０が接続され、
ＰＭＯＳ２１ｃ〜２５ｃは、ノードＮ１０の電圧で導通
状態が制御される構成である。ＮＭＯＳ２１ｄ〜２５ｄ
のゲートには入力電圧Ｖi が入力され、入力電圧Ｖiに
よってＮＭＯＳ２１ｄ〜２５ｄの導通状態が制御される
構成である。
【０００４】図３は、図２のバイアス電圧発生回路の入
力電圧に対する出力電圧を示す特性図であり、この図を
用いて、図２のＶＣＯの動作を説明する。入力電圧Ｖi
がＮＭＯＳ１２のゲートに与えられ、その入力電圧Ｖi
に応じて、ＮＭＯＳ１２の抵抗値が変化してノードＮ１
０の電圧が変化する。ノードＮ１０の電圧変化に伴い、
ＰＭＯＳ１１の導通状態も変化してノードＮ１０の電圧
が確定する。そのため、バイアス電圧発生回路の出力端
子であるノードＮ１０の電圧は、図３のように入力電圧
Ｖi が増加すると降下する。一方、リングオシレータ２
０において、インバータ２１はノードＮ２５の電圧、及
び他のインバータ２２〜２５は前段のインバータのノー
ドＮ２１〜Ｎ２４の電圧をそれぞれ入力し、各インバー
タ２１〜２５は出力端子であるノードＮ２１〜２５から
反転電圧を出力する。即ち、ノードＮ２５の電圧は発振
する。ここで、例えば、インバータ２１におけるノード
Ｎ２１の出力電圧は、遅延されて次段のインバータ２２
に伝達される。この遅延における遅延時間は、インバー
タ２２のＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂのゲート容
量と、インバータ２１中のＰＭＯＳ２１ａ，２１ｃ及び
ＮＭＯＳ２１ｂ，２１ｄを流れる電流とに依存してい
る。各インバータ２２〜２５は、同様に入力電圧に対応
する出力電圧を遅延して次段へ送出している。各ＰＭＯ
Ｓ２１ｃ〜２５ｃのゲートは、バイアス発生回路１０の
ノードＮ１０からの電圧が入力され、ＰＭＯＳ２１ｃ〜
２５ｃの抵抗値が変化して導通状態が制御される。即
ち、ＰＭＯＳ２１ａ〜２５ａに対する電源電圧Ｖｄｄか
らの電流が制御される。同様に、ＮＭＯＳ２１ｄ〜２５
ｄは、入力電圧Ｖi によって導通状態が制御され、ＮＭ
ＯＳ２１ｂ〜２５ｂの接地電位Ｖｓｓに対する電流が制
御される。その結果、各インバータ２１〜２５における
遅延時間が制御され発振周波数ｆが制御される。図４
は、図２のＶＣＯの入力電圧と発振周波数の関係を示す
特性図である。ノードＮ２５の電圧が出力用インバータ
３０で反転されて出力端子Ｏｕｔから出力される。即
ち、例えば入力電圧Ｖi が増加すると図４のように発振
周波数ｆが増加して出力される。
力電圧に対する出力電圧を示す特性図であり、この図を
用いて、図２のＶＣＯの動作を説明する。入力電圧Ｖi
がＮＭＯＳ１２のゲートに与えられ、その入力電圧Ｖi
に応じて、ＮＭＯＳ１２の抵抗値が変化してノードＮ１
０の電圧が変化する。ノードＮ１０の電圧変化に伴い、
ＰＭＯＳ１１の導通状態も変化してノードＮ１０の電圧
が確定する。そのため、バイアス電圧発生回路の出力端
子であるノードＮ１０の電圧は、図３のように入力電圧
Ｖi が増加すると降下する。一方、リングオシレータ２
０において、インバータ２１はノードＮ２５の電圧、及
び他のインバータ２２〜２５は前段のインバータのノー
ドＮ２１〜Ｎ２４の電圧をそれぞれ入力し、各インバー
タ２１〜２５は出力端子であるノードＮ２１〜２５から
反転電圧を出力する。即ち、ノードＮ２５の電圧は発振
する。ここで、例えば、インバータ２１におけるノード
Ｎ２１の出力電圧は、遅延されて次段のインバータ２２
に伝達される。この遅延における遅延時間は、インバー
タ２２のＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂのゲート容
量と、インバータ２１中のＰＭＯＳ２１ａ，２１ｃ及び
ＮＭＯＳ２１ｂ，２１ｄを流れる電流とに依存してい
る。各インバータ２２〜２５は、同様に入力電圧に対応
する出力電圧を遅延して次段へ送出している。各ＰＭＯ
Ｓ２１ｃ〜２５ｃのゲートは、バイアス発生回路１０の
ノードＮ１０からの電圧が入力され、ＰＭＯＳ２１ｃ〜
２５ｃの抵抗値が変化して導通状態が制御される。即
ち、ＰＭＯＳ２１ａ〜２５ａに対する電源電圧Ｖｄｄか
らの電流が制御される。同様に、ＮＭＯＳ２１ｄ〜２５
ｄは、入力電圧Ｖi によって導通状態が制御され、ＮＭ
ＯＳ２１ｂ〜２５ｂの接地電位Ｖｓｓに対する電流が制
御される。その結果、各インバータ２１〜２５における
遅延時間が制御され発振周波数ｆが制御される。図４
は、図２のＶＣＯの入力電圧と発振周波数の関係を示す
特性図である。ノードＮ２５の電圧が出力用インバータ
３０で反転されて出力端子Ｏｕｔから出力される。即
ち、例えば入力電圧Ｖi が増加すると図４のように発振
周波数ｆが増加して出力される。
【０００５】第２の従来例 図５は、第２の従来例を示すＶＣＯの回路図である。こ
のＶＣＯは、入力端子からの入力電圧Ｖi に対してバイ
アス電圧を生成する第１の実施例と異なるバイアス電圧
発生回路４０と、図２と同様にリングオシレータ２０
と、出力用インバータ３０とを、備えている。バイアス
電圧回路４０は、電源電位Ｖｄｄと接地電位Ｖｓｓ間に
接続されたＰＭＯＳ４１とＮＭＯＳ４２を有している。
ＰＭＯＳ４１のソースは電源電位Ｖｄｄに接続され、Ｐ
ＭＯＳ４１のドレインがノードＮ４０でＮＭＯＳ４２の
ドレインと接続されている。ＰＭＯＳ４１のゲートに
は、入力電圧Ｖi が入力され、ＮＭＯＳ４２のゲート
は、ノードＮ４０に接続されている。ノードＮ４０の電
圧がＮＭＯＳ４２の導通状態を制御する構成である。Ｎ
ＭＯＳ４２のソースは、接地電位Ｖｓｓに接続されてい
る。リングオシレータ２０は、入力信号Ｖi に基づいた
発振周波数ｆを出力用インバータ３０へ出力するもので
あり、リングオシレータ２０の出力電圧が出力用インバ
ータ３０を介して出力端子Ｏｕｔから出力される。リン
グオシレータ２０は図２と同様の構成であり、５段のイ
ンバータ２１，２２，２３，２４，２５と、各インバー
タ２１，２２，２３，２４，２５における遅延時間をそ
れぞれ制御するＰＭＯＳ２１ｃ〜２５ｄとＮＭＯＳ２１
ｄ〜２５ｄを有している。各ＰＭＯＳ２１ｃ〜２５ｃの
ゲートにはバイアス発生回路４０中のノードＮ４０が接
続され、ＰＭＯＳ２１ｃ〜２５ｃは、ノードＮ４０の電
圧で導通状態が制御される構成である。ＮＭＯＳ２１ｄ
〜２５ｄのゲートには入力電圧Ｖi が入力され、入力電
圧Ｖi によってＮＭＯＳ２１ｄ〜２５ｄの導通状態が制
御される構成である。
のＶＣＯは、入力端子からの入力電圧Ｖi に対してバイ
アス電圧を生成する第１の実施例と異なるバイアス電圧
発生回路４０と、図２と同様にリングオシレータ２０
と、出力用インバータ３０とを、備えている。バイアス
電圧回路４０は、電源電位Ｖｄｄと接地電位Ｖｓｓ間に
接続されたＰＭＯＳ４１とＮＭＯＳ４２を有している。
ＰＭＯＳ４１のソースは電源電位Ｖｄｄに接続され、Ｐ
ＭＯＳ４１のドレインがノードＮ４０でＮＭＯＳ４２の
ドレインと接続されている。ＰＭＯＳ４１のゲートに
は、入力電圧Ｖi が入力され、ＮＭＯＳ４２のゲート
は、ノードＮ４０に接続されている。ノードＮ４０の電
圧がＮＭＯＳ４２の導通状態を制御する構成である。Ｎ
ＭＯＳ４２のソースは、接地電位Ｖｓｓに接続されてい
る。リングオシレータ２０は、入力信号Ｖi に基づいた
発振周波数ｆを出力用インバータ３０へ出力するもので
あり、リングオシレータ２０の出力電圧が出力用インバ
ータ３０を介して出力端子Ｏｕｔから出力される。リン
グオシレータ２０は図２と同様の構成であり、５段のイ
ンバータ２１，２２，２３，２４，２５と、各インバー
タ２１，２２，２３，２４，２５における遅延時間をそ
れぞれ制御するＰＭＯＳ２１ｃ〜２５ｄとＮＭＯＳ２１
ｄ〜２５ｄを有している。各ＰＭＯＳ２１ｃ〜２５ｃの
ゲートにはバイアス発生回路４０中のノードＮ４０が接
続され、ＰＭＯＳ２１ｃ〜２５ｃは、ノードＮ４０の電
圧で導通状態が制御される構成である。ＮＭＯＳ２１ｄ
〜２５ｄのゲートには入力電圧Ｖi が入力され、入力電
圧Ｖi によってＮＭＯＳ２１ｄ〜２５ｄの導通状態が制
御される構成である。
【０００６】図６は、図５のバイアス電圧発生回路の入
力電圧に対する出力電圧を示す特性図であり、この図を
用いて、図５のＶＣＯの動作を説明する。入力電圧Ｖi
がＰＭＯＳ４１のゲートに与えられ、その入力電圧Ｖi
に応じて、ＰＭＯＳ４１の抵抗値が変化してノードＮ４
０の電圧が変化する。ノードＮ４０の電圧変化に伴い、
ＮＭＯＳ４２の導通状態も変化してノードＮ４０の電圧
が確定する。そのため、バイアス電圧発生回路４０の出
力端子であるノードＮ４０の電圧は、図６のように入力
電圧Ｖi が増加すると降下する。一方、リングオシレー
タ２０において、インバータ２１はノードＮ２５の電
圧、及び他のインバータ２２〜２５は前段のインバータ
のノードＮ２１〜Ｎ２４の電圧をそれぞれ入力し、各イ
ンバータ２１〜２５は出力端子であるノードＮ２１〜２
５から反転電圧を出力する。そのため、ノードＮ２５の
電圧は発振する。各インバータ２１〜２５は、入力され
た電圧に対応する出力電圧を遅延して次段へ送出してい
る。各ＰＭＯＳ２１ｃ〜２５ｃのゲートは、バイアス発
生回路４０のノードＮ４０からの電圧が入力され、ＰＭ
ＯＳ２１ｃ〜２５ｃの抵抗値が変化して導通状態が制御
される。即ち、ＰＭＯＳ２１ａ〜２５ａに対する電源電
圧Ｖｄｄからの電流が制御される。同様に、ＮＭＯＳ２
１ｄ〜２５ｄは、入力電圧Ｖi によって導通状態が制御
され、ＮＭＯＳ２１ｂ〜２５ｂの接地電位Ｖｓｓに対す
る電流が制御される。その結果、各インバータ２１〜２
５における遅延時間が制御され発振周波数ｆが制御され
る。図７は、図５のＶＣＯの入力電圧と発振周波数の関
係を示す特性図である。ノードＮ２５の電圧が出力用イ
ンバータ３０で反転されて出力端子Ｏｕｔから出力され
る。即ち、例えば入力電圧Ｖi が増加すると図７のよう
に発振周波数ｆが増加して出力される。
力電圧に対する出力電圧を示す特性図であり、この図を
用いて、図５のＶＣＯの動作を説明する。入力電圧Ｖi
がＰＭＯＳ４１のゲートに与えられ、その入力電圧Ｖi
に応じて、ＰＭＯＳ４１の抵抗値が変化してノードＮ４
０の電圧が変化する。ノードＮ４０の電圧変化に伴い、
ＮＭＯＳ４２の導通状態も変化してノードＮ４０の電圧
が確定する。そのため、バイアス電圧発生回路４０の出
力端子であるノードＮ４０の電圧は、図６のように入力
電圧Ｖi が増加すると降下する。一方、リングオシレー
タ２０において、インバータ２１はノードＮ２５の電
圧、及び他のインバータ２２〜２５は前段のインバータ
のノードＮ２１〜Ｎ２４の電圧をそれぞれ入力し、各イ
ンバータ２１〜２５は出力端子であるノードＮ２１〜２
５から反転電圧を出力する。そのため、ノードＮ２５の
電圧は発振する。各インバータ２１〜２５は、入力され
た電圧に対応する出力電圧を遅延して次段へ送出してい
る。各ＰＭＯＳ２１ｃ〜２５ｃのゲートは、バイアス発
生回路４０のノードＮ４０からの電圧が入力され、ＰＭ
ＯＳ２１ｃ〜２５ｃの抵抗値が変化して導通状態が制御
される。即ち、ＰＭＯＳ２１ａ〜２５ａに対する電源電
圧Ｖｄｄからの電流が制御される。同様に、ＮＭＯＳ２
１ｄ〜２５ｄは、入力電圧Ｖi によって導通状態が制御
され、ＮＭＯＳ２１ｂ〜２５ｂの接地電位Ｖｓｓに対す
る電流が制御される。その結果、各インバータ２１〜２
５における遅延時間が制御され発振周波数ｆが制御され
る。図７は、図５のＶＣＯの入力電圧と発振周波数の関
係を示す特性図である。ノードＮ２５の電圧が出力用イ
ンバータ３０で反転されて出力端子Ｏｕｔから出力され
る。即ち、例えば入力電圧Ｖi が増加すると図７のよう
に発振周波数ｆが増加して出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＶＣＯでは、次のような課題があった。ＰＬＬ等に用い
られる場合、入力電圧Ｖi の対応した発振周波数ｆを出
力する必要があるため、入力電圧Ｖi の変化に対して発
振周波数ｆが線形に変化するＶＣＯが求められ、発振周
波数ｆの入力電圧特性における線形範囲の広いＶＣＯが
要求されている。そのため、バイアス電圧発生回路は入
力電圧に反比例する線形性をもった出力電圧を発生する
必要がある。例えば、図２のバイアス発生回路２０を用
いた第１の従来例では、図３に示すように入力電圧Ｖi
が電源電圧Ｖｄｄに近付くと、バイアス電圧発生回路２
０は入力電圧Ｖi に反比例する線形性をもった出力電圧
を発生することができなくなる。そのため、ＶＣＯの発
振周波数ｆも図４のように線形性を保てなくなる。一
方、図５のバイアス発生回路４０を用いた第２の従来例
では、図６に示すように入力電圧がＶi が接地電位Ｖｓ
ｓに近付くと、バイアス電圧発生回路４０は入力電圧Ｖ
i に反比例する線形性をもった出力電圧を発生すること
ができなくなり、ＶＣＯの発振周波数ｆも図７のように
線形性を保てなくなる。即ち、従来のＶＣＯでは、発振
周波数ｆの入力電圧特性が線形である範囲が狭いという
課題があった。
ＶＣＯでは、次のような課題があった。ＰＬＬ等に用い
られる場合、入力電圧Ｖi の対応した発振周波数ｆを出
力する必要があるため、入力電圧Ｖi の変化に対して発
振周波数ｆが線形に変化するＶＣＯが求められ、発振周
波数ｆの入力電圧特性における線形範囲の広いＶＣＯが
要求されている。そのため、バイアス電圧発生回路は入
力電圧に反比例する線形性をもった出力電圧を発生する
必要がある。例えば、図２のバイアス発生回路２０を用
いた第１の従来例では、図３に示すように入力電圧Ｖi
が電源電圧Ｖｄｄに近付くと、バイアス電圧発生回路２
０は入力電圧Ｖi に反比例する線形性をもった出力電圧
を発生することができなくなる。そのため、ＶＣＯの発
振周波数ｆも図４のように線形性を保てなくなる。一
方、図５のバイアス発生回路４０を用いた第２の従来例
では、図６に示すように入力電圧がＶi が接地電位Ｖｓ
ｓに近付くと、バイアス電圧発生回路４０は入力電圧Ｖ
i に反比例する線形性をもった出力電圧を発生すること
ができなくなり、ＶＣＯの発振周波数ｆも図７のように
線形性を保てなくなる。即ち、従来のＶＣＯでは、発振
周波数ｆの入力電圧特性が線形である範囲が狭いという
課題があった。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、入力電圧に対応したバイアス電圧を生成
するバイアス電圧発生回路と、内臓した奇数段のインバ
ータにおける各段のインバータの出力電圧が遅延して次
段のインバータへそれぞれ供給され最終段のインバータ
の出力電圧が遅延して初段のインバータに供給されて発
振し、前記入力電圧と前記バイアス電圧とに基づいて該
各段のインバータの出力電圧の遅延が制御されて該発振
周波数が変化するリングオシレータとを備え、前記入力
電圧に対応した周波数を出力する電圧制御発振器におい
て、バイアス電圧発生回路を次のような構成としてい
る。即ち、前記バイアス電圧発生回路は、前記入力電圧
に対してそれぞれ異なる出力電圧特性を持つ複数のバイ
アス電圧発生部を有し、前記入力電圧に応じて前記複数
のバイアス電圧発生部の生成する電圧を前記バイアス電
圧として選択する構成としている。
決するために、入力電圧に対応したバイアス電圧を生成
するバイアス電圧発生回路と、内臓した奇数段のインバ
ータにおける各段のインバータの出力電圧が遅延して次
段のインバータへそれぞれ供給され最終段のインバータ
の出力電圧が遅延して初段のインバータに供給されて発
振し、前記入力電圧と前記バイアス電圧とに基づいて該
各段のインバータの出力電圧の遅延が制御されて該発振
周波数が変化するリングオシレータとを備え、前記入力
電圧に対応した周波数を出力する電圧制御発振器におい
て、バイアス電圧発生回路を次のような構成としてい
る。即ち、前記バイアス電圧発生回路は、前記入力電圧
に対してそれぞれ異なる出力電圧特性を持つ複数のバイ
アス電圧発生部を有し、前記入力電圧に応じて前記複数
のバイアス電圧発生部の生成する電圧を前記バイアス電
圧として選択する構成としている。
【０００９】
【作用】本発明によれば、以上のようにＶＣＯを構成し
たので、バイアス電圧発生回路内の複数のバイアス電圧
発生部は、入力電圧に対してそれぞれ異なる出力電圧特
性を持ち、バイアス電圧発生回路は入力電圧に応じ、そ
れらバイアス電圧発生部の出力をバイアス電圧として選
択する。バイアス電圧と入力電圧とは、リングオシレー
タにおける奇数段のインバータの出力電圧の遅延を制御
し、そのリングオシレータは、入力電圧に対応した周波
数で発振する。従って、前記課題を解決できるのであ
る。
たので、バイアス電圧発生回路内の複数のバイアス電圧
発生部は、入力電圧に対してそれぞれ異なる出力電圧特
性を持ち、バイアス電圧発生回路は入力電圧に応じ、そ
れらバイアス電圧発生部の出力をバイアス電圧として選
択する。バイアス電圧と入力電圧とは、リングオシレー
タにおける奇数段のインバータの出力電圧の遅延を制御
し、そのリングオシレータは、入力電圧に対応した周波
数で発振する。従って、前記課題を解決できるのであ
る。
【００１０】
【実施例】図１は、本発明の実施例を示すＶＣＯの回路
図である。このＶＣＯは半導体集積回路で構成され、入
力端子Ｉｎからの入力電圧Ｖi に基づいたバイアス電圧
を生成するバイアス電圧発生回路５０と、リングオシレ
ータ６０と、出力用インバータ７０とを、備えている。
バイアス電圧発生回路５０は、第１及び第２の従来例の
バイアス電圧発生回路２０，４０とそれぞれ同様の構成
であるバイアス電圧発生部５１，５２を備えている。各
バイアス電圧発生部５１，５２は、図３と図６に示され
たように、入力電圧Ｖi に対する異なった出力電圧特性
をそれぞれ有している。バイアス電圧発生部５１は、電
源電位Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰＭＯＳ
５１ａとＮＭＯＳ５１ｂとを、有している。ＰＭＯＳ５
１ａのソースは電源電位Ｖｄｄに接続され、ＰＭＯＳ５
１ａのドレインがノードＮ５１でＮＭＯＳ５１ｂのドレ
インと接続されている。ＰＭＯＳ５１ａではノードＮ５
１の電圧が制御電極であるゲートに入力され、ノードＮ
５１の電圧がＰＭＯＳ５１ａの導通状態を制御する構成
である。ＮＭＯＳ５１ａのソースは接地電位Ｖｓｓに接
続され、そのＮＭＯＳ５１ｂのゲートには入力電圧Ｖi
が入力されている。バイアス電圧発生部５２は、電源電
位Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰＭＯＳ５２
ａとＮＭＯＳ５２ｂを有している。ＰＭＯＳ５２ａのソ
ースは電源電位Ｖｄｄに接続され、ＰＭＯＳ５２ａのド
レインがノードＮ５２でＮＭＯＳ５２ｂのドレインと接
続されている。ＰＭＯＳ５２ａのゲートには入力電圧Ｖ
i が入力され、ＮＭＯＳ５２ｂのゲートはノードＮ５２
に接続されている。ノードＮ５２の電圧がＮＭＯＳ５２
ｂの導通状態を制御する構成である。ＮＭＯＳ５２のソ
ースは、接地電位Ｖｓｓに接続されている。
図である。このＶＣＯは半導体集積回路で構成され、入
力端子Ｉｎからの入力電圧Ｖi に基づいたバイアス電圧
を生成するバイアス電圧発生回路５０と、リングオシレ
ータ６０と、出力用インバータ７０とを、備えている。
バイアス電圧発生回路５０は、第１及び第２の従来例の
バイアス電圧発生回路２０，４０とそれぞれ同様の構成
であるバイアス電圧発生部５１，５２を備えている。各
バイアス電圧発生部５１，５２は、図３と図６に示され
たように、入力電圧Ｖi に対する異なった出力電圧特性
をそれぞれ有している。バイアス電圧発生部５１は、電
源電位Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰＭＯＳ
５１ａとＮＭＯＳ５１ｂとを、有している。ＰＭＯＳ５
１ａのソースは電源電位Ｖｄｄに接続され、ＰＭＯＳ５
１ａのドレインがノードＮ５１でＮＭＯＳ５１ｂのドレ
インと接続されている。ＰＭＯＳ５１ａではノードＮ５
１の電圧が制御電極であるゲートに入力され、ノードＮ
５１の電圧がＰＭＯＳ５１ａの導通状態を制御する構成
である。ＮＭＯＳ５１ａのソースは接地電位Ｖｓｓに接
続され、そのＮＭＯＳ５１ｂのゲートには入力電圧Ｖi
が入力されている。バイアス電圧発生部５２は、電源電
位Ｖｄｄと接地電位Ｖｓｓ間に接続されたＰＭＯＳ５２
ａとＮＭＯＳ５２ｂを有している。ＰＭＯＳ５２ａのソ
ースは電源電位Ｖｄｄに接続され、ＰＭＯＳ５２ａのド
レインがノードＮ５２でＮＭＯＳ５２ｂのドレインと接
続されている。ＰＭＯＳ５２ａのゲートには入力電圧Ｖ
i が入力され、ＮＭＯＳ５２ｂのゲートはノードＮ５２
に接続されている。ノードＮ５２の電圧がＮＭＯＳ５２
ｂの導通状態を制御する構成である。ＮＭＯＳ５２のソ
ースは、接地電位Ｖｓｓに接続されている。
【００１１】各ノードＮ５１，５２は、ＣＭＯＳで構成
されたトランスファゲート５３，５４にそれぞれ接続さ
れている。さらに、バイアス電圧発生回路５０は入力電
圧Ｖi を入力するインバータ５５と、このインバータ５
５の出力側に接続されたインバータ５６とを、設けてい
る。トランスファゲート５３，５４は、インバータ５５
及びインバータ５６の出力電圧に応じてノードＮ５１，
５２の電圧を選択しリングオシレータ６０に送出する接
続である。リングオシレータ６０は入力信号Ｖi に基づ
いた発振周波数ｆを出力用インバータ７０へ出力するも
のであり、出力用インバータ７０の出力が出力端子Ｏｕ
ｔから出力される。リングオシレータ６０は図２及び図
５におけるリングオシレータと同様の構成であり、５段
のインバータ６１，６２，６３，６４，６５を有してい
る。各インバータ６１〜６５はＣＭＯＳの構成され、イ
ンバータ６１はドレイン同士がノードＮ６１で接続され
たＰＭＯＳ６１ａ、ＮＭＯＳ６１ｂで構成されている。
同様に、各インバータ６２，６３，６４，６５は、ノー
ドＮ６２，Ｎ６３，Ｎ６４，Ｎ６５にドレイン同士が接
続されたＰＭＯＳ６２ａ，ＮＭＯＳ６２ｂと、ＰＭＯＳ
６３ａ，ＮＭＯＳ６３ｂと、ＰＭＯＳ６４ａ，ＮＭＯＳ
６４ｂと、ＰＭＯＳ６５ａ，ＮＭＯＳ６５ｂとでそれぞ
れ構成されている。各ノードＮ６１，Ｎ６２，Ｎ６３，
Ｎ６４は、インバータ６１，６２，６３，６４のそれぞ
れの出力端子として次段のＣＭＯＳのゲートに接続さ
れ、ノードＮ６５は、出力用インバータ７０の出力端子
に接続されると共に、インバータ６１のＣＭＯＳである
ＰＭＯＳ６１ａ、ＮＭＯＳ６１ｂのゲートに接続されて
いる。各インバータの６１，６２，６３，６４，６５中
のＰＭＯＳ６１ａ〜６５ａのソースと電源電位Ｖｄｄの
間には、それらＰＭＯＳ６１ａ〜６５ａに流れる電流を
制御するＰＭＯＳ６１ｃ〜６５ｃがそれぞれ接続され、
各ＮＭＯＳ６１ｂ〜６５ｂのソースと接地電位Ｖｓｓの
間には、ＮＭＯＳ６１ｂ〜６５ｂに流れる電流を制御す
るＮＭＯＳ６１ｄ〜６５ｄがそれぞれ接続されている。
各ＰＭＯＳ６１ｃ〜６５ｃのゲートには、バイアス発生
回路５０で選択されたノードＮ５１またはＮ５２の出力
電圧が与えられ、ＮＭＯＳ６１ｄ〜６５ｄのゲートに
は、入力電圧Ｖi が与えられている構成である。ＮＭＯ
Ｓ６１ｄ〜６５ｄは入力電圧Ｖi で導通状態が制御され
る構成である。
されたトランスファゲート５３，５４にそれぞれ接続さ
れている。さらに、バイアス電圧発生回路５０は入力電
圧Ｖi を入力するインバータ５５と、このインバータ５
５の出力側に接続されたインバータ５６とを、設けてい
る。トランスファゲート５３，５４は、インバータ５５
及びインバータ５６の出力電圧に応じてノードＮ５１，
５２の電圧を選択しリングオシレータ６０に送出する接
続である。リングオシレータ６０は入力信号Ｖi に基づ
いた発振周波数ｆを出力用インバータ７０へ出力するも
のであり、出力用インバータ７０の出力が出力端子Ｏｕ
ｔから出力される。リングオシレータ６０は図２及び図
５におけるリングオシレータと同様の構成であり、５段
のインバータ６１，６２，６３，６４，６５を有してい
る。各インバータ６１〜６５はＣＭＯＳの構成され、イ
ンバータ６１はドレイン同士がノードＮ６１で接続され
たＰＭＯＳ６１ａ、ＮＭＯＳ６１ｂで構成されている。
同様に、各インバータ６２，６３，６４，６５は、ノー
ドＮ６２，Ｎ６３，Ｎ６４，Ｎ６５にドレイン同士が接
続されたＰＭＯＳ６２ａ，ＮＭＯＳ６２ｂと、ＰＭＯＳ
６３ａ，ＮＭＯＳ６３ｂと、ＰＭＯＳ６４ａ，ＮＭＯＳ
６４ｂと、ＰＭＯＳ６５ａ，ＮＭＯＳ６５ｂとでそれぞ
れ構成されている。各ノードＮ６１，Ｎ６２，Ｎ６３，
Ｎ６４は、インバータ６１，６２，６３，６４のそれぞ
れの出力端子として次段のＣＭＯＳのゲートに接続さ
れ、ノードＮ６５は、出力用インバータ７０の出力端子
に接続されると共に、インバータ６１のＣＭＯＳである
ＰＭＯＳ６１ａ、ＮＭＯＳ６１ｂのゲートに接続されて
いる。各インバータの６１，６２，６３，６４，６５中
のＰＭＯＳ６１ａ〜６５ａのソースと電源電位Ｖｄｄの
間には、それらＰＭＯＳ６１ａ〜６５ａに流れる電流を
制御するＰＭＯＳ６１ｃ〜６５ｃがそれぞれ接続され、
各ＮＭＯＳ６１ｂ〜６５ｂのソースと接地電位Ｖｓｓの
間には、ＮＭＯＳ６１ｂ〜６５ｂに流れる電流を制御す
るＮＭＯＳ６１ｄ〜６５ｄがそれぞれ接続されている。
各ＰＭＯＳ６１ｃ〜６５ｃのゲートには、バイアス発生
回路５０で選択されたノードＮ５１またはＮ５２の出力
電圧が与えられ、ＮＭＯＳ６１ｄ〜６５ｄのゲートに
は、入力電圧Ｖi が与えられている構成である。ＮＭＯ
Ｓ６１ｄ〜６５ｄは入力電圧Ｖi で導通状態が制御され
る構成である。
【００１２】次に、図１のＶＣＯの動作を説明する。入
力電圧Ｖi がバイアス電圧発生部５１のＮＭＯＳ５１ｂ
のゲートに与えられ、その入力電圧Ｖi に応じて、ＮＭ
ＯＳ５１ｂの抵抗値が変化してノードＮ５１の電圧が変
化する。ノードＮ５１の電圧変化に伴い、ＰＭＯＳ５１
ａの導通状態も変化してノードＮ５１の電圧が確定す
る。即ち、ノードＮ５１の電圧は、図３のように出力電
圧特性で示される電圧となる。バイアス電圧発生部５２
においても同時に入力電圧Ｖi がＰＭＯＳ５２ａのゲー
トに与えられ、その入力電圧Ｖiに応じて、ＰＭＯＳ５
２ａの抵抗値が変化してノードＮ５２の電圧が変化す
る。ノードＮ５２の電圧変化に伴い、ＮＭＯＳ５２ｂの
導通状態も変化してノードＮ５２の電圧が確定する。ノ
ードＮ５２の電圧は、図６のような出力電圧特性で示さ
れる電圧となる。ノードＮ５１の電圧はトランスファゲ
ート５３に送出され、ノードＮ５２の電圧はトランスフ
ァゲート５４に送出される。一方、入力電圧Ｖi のレベ
ルが、インバータ５５のスレシッショルド電圧よりも低
い場合、トランスファゲート５３がオンしてトランスフ
ァゲート５４がオフする。そのため、リングオシレータ
６０中のＰＭＯＳ６１ｃ〜６５ｃのゲートにはノードＮ
５１の電圧が選択供給される。また、入力電圧Ｖi のレ
ベルがインバータ５５のスレシッショルド電圧よりも高
い場合、トランスファゲート５３がオフしてトランスフ
ァゲート５４がオンする。そのため、リングオシレータ
６０中のＰＭＯＳ６１ｃ〜６５ｃのゲートにはノードＮ
５２の電圧が選択供給される。図８は、図１のバイアス
電圧発生回路の出力電圧を示す特性図である。
力電圧Ｖi がバイアス電圧発生部５１のＮＭＯＳ５１ｂ
のゲートに与えられ、その入力電圧Ｖi に応じて、ＮＭ
ＯＳ５１ｂの抵抗値が変化してノードＮ５１の電圧が変
化する。ノードＮ５１の電圧変化に伴い、ＰＭＯＳ５１
ａの導通状態も変化してノードＮ５１の電圧が確定す
る。即ち、ノードＮ５１の電圧は、図３のように出力電
圧特性で示される電圧となる。バイアス電圧発生部５２
においても同時に入力電圧Ｖi がＰＭＯＳ５２ａのゲー
トに与えられ、その入力電圧Ｖiに応じて、ＰＭＯＳ５
２ａの抵抗値が変化してノードＮ５２の電圧が変化す
る。ノードＮ５２の電圧変化に伴い、ＮＭＯＳ５２ｂの
導通状態も変化してノードＮ５２の電圧が確定する。ノ
ードＮ５２の電圧は、図６のような出力電圧特性で示さ
れる電圧となる。ノードＮ５１の電圧はトランスファゲ
ート５３に送出され、ノードＮ５２の電圧はトランスフ
ァゲート５４に送出される。一方、入力電圧Ｖi のレベ
ルが、インバータ５５のスレシッショルド電圧よりも低
い場合、トランスファゲート５３がオンしてトランスフ
ァゲート５４がオフする。そのため、リングオシレータ
６０中のＰＭＯＳ６１ｃ〜６５ｃのゲートにはノードＮ
５１の電圧が選択供給される。また、入力電圧Ｖi のレ
ベルがインバータ５５のスレシッショルド電圧よりも高
い場合、トランスファゲート５３がオフしてトランスフ
ァゲート５４がオンする。そのため、リングオシレータ
６０中のＰＭＯＳ６１ｃ〜６５ｃのゲートにはノードＮ
５２の電圧が選択供給される。図８は、図１のバイアス
電圧発生回路の出力電圧を示す特性図である。
【００１３】各トランスファゲート５３，５４の動作に
よってＰＭＯＳ６１ｃ〜６５ｃのゲートに供給されるバ
イアス電圧発生回路５０の出力電圧は、入力電圧Ｖi の
変化に対して図８のようになる。即ち、入力電圧Ｖi の
変化に対して線形に変化する線形領域が広くなってい
る。リングオシレータ６０は、第１及び第２の従来例と
同様の動作を行う。即ち、各段のインバータ６１〜６５
における遅延時間が、バイアス電圧発生回路５０の出力
電圧と入力電圧Ｖi によって制御され、その制御に応じ
た発振周波数ｆで発振する。リングオシレータ６０の発
振周波数ｆを出力するノードＮ６５の電圧が、の出力用
インバータ７０で反転されて出力端子Ｏｕｔから出力さ
れる。図９は、図１のＶＣＯの入力電圧と発振周波数の
関係を示す特性図である。バイアス電圧発生回路５０か
ら送出するバイアス電圧の線形領域が広くなっているの
で、図９のように、このＶＣＯにおいて入力電圧Ｖi の
変化に対して発振周波数ｆが線形で変化する領域が広く
なる。以上のように、本実施例では、入力電圧Ｖi に対
して異なる出力電圧特性を持ったバイアス電圧発生部５
１，５２を備え、入力電圧Ｖi に基づいてそれらの出力
電圧を選択してリングオシレータ６０に送出する構成に
している。そのため、バイアス電圧回路５０の出力電圧
特性は、入力電圧Ｖi に対して線形の部分が広げられ、
ＶＣＯの発振周波数ｆにおいても入力電圧Ｖi に比例す
る範囲が広げられる。なお、本発明は、上記実施例に限
定されず種々の変形が可能である。例えば、入力電圧Ｖ
i に対して異なる出力電圧特性を持ったバイアス電圧発
生部をバイアス電圧発生部５１，５２の２個としている
が、さらに数をましてＶＣＯの線形領域を拡大すること
も可能である。
よってＰＭＯＳ６１ｃ〜６５ｃのゲートに供給されるバ
イアス電圧発生回路５０の出力電圧は、入力電圧Ｖi の
変化に対して図８のようになる。即ち、入力電圧Ｖi の
変化に対して線形に変化する線形領域が広くなってい
る。リングオシレータ６０は、第１及び第２の従来例と
同様の動作を行う。即ち、各段のインバータ６１〜６５
における遅延時間が、バイアス電圧発生回路５０の出力
電圧と入力電圧Ｖi によって制御され、その制御に応じ
た発振周波数ｆで発振する。リングオシレータ６０の発
振周波数ｆを出力するノードＮ６５の電圧が、の出力用
インバータ７０で反転されて出力端子Ｏｕｔから出力さ
れる。図９は、図１のＶＣＯの入力電圧と発振周波数の
関係を示す特性図である。バイアス電圧発生回路５０か
ら送出するバイアス電圧の線形領域が広くなっているの
で、図９のように、このＶＣＯにおいて入力電圧Ｖi の
変化に対して発振周波数ｆが線形で変化する領域が広く
なる。以上のように、本実施例では、入力電圧Ｖi に対
して異なる出力電圧特性を持ったバイアス電圧発生部５
１，５２を備え、入力電圧Ｖi に基づいてそれらの出力
電圧を選択してリングオシレータ６０に送出する構成に
している。そのため、バイアス電圧回路５０の出力電圧
特性は、入力電圧Ｖi に対して線形の部分が広げられ、
ＶＣＯの発振周波数ｆにおいても入力電圧Ｖi に比例す
る範囲が広げられる。なお、本発明は、上記実施例に限
定されず種々の変形が可能である。例えば、入力電圧Ｖ
i に対して異なる出力電圧特性を持ったバイアス電圧発
生部をバイアス電圧発生部５１，５２の２個としている
が、さらに数をましてＶＣＯの線形領域を拡大すること
も可能である。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、入力電圧に対して異なる出力電圧特性を持ったバ
イアス電圧発生部を備え、バイアス電圧発生部の出力を
入力電圧に基づいてバイアス電圧として選択してリング
オシレータに送出する構成としている。そのため、例え
ば、入力電圧に対して出力電圧が線形に変化するバイア
ス電圧発生部の出力を、入力電圧に応じて選択すること
ができ、入力電圧に比例してＶＣＯの発振周波数の変化
するＶＣＯの線形領域を広げることができる。
れば、入力電圧に対して異なる出力電圧特性を持ったバ
イアス電圧発生部を備え、バイアス電圧発生部の出力を
入力電圧に基づいてバイアス電圧として選択してリング
オシレータに送出する構成としている。そのため、例え
ば、入力電圧に対して出力電圧が線形に変化するバイア
ス電圧発生部の出力を、入力電圧に応じて選択すること
ができ、入力電圧に比例してＶＣＯの発振周波数の変化
するＶＣＯの線形領域を広げることができる。
【図１】本発明の実施例を示すＶＣＯの回路図である。
【図２】第１の従来例を示すＶＣＯの回路図である。
【図３】図２のバイアス電圧発生回路の入力電圧に対す
る出力電圧を示す特性図である。
る出力電圧を示す特性図である。
【図４】図２のＶＣＯの入力電圧と発振周波数の関係を
示す特性図である。
示す特性図である。
【図５】第２の従来例を示すＶＣＯの回路図である。
【図６】図５のバイアス電圧発生回路の入力電圧に対す
る出力電圧を示す特性図である。
る出力電圧を示す特性図である。
【図７】図５のＶＣＯの入力電圧と発振周波数の関係を
示す特性図である。。
示す特性図である。。
【図８】図１のバイアス電圧発生回路の出力電圧を示す
特性図である。
特性図である。
【図９】図１のＶＣＯの入力電圧と発振周波数の関係を
示す特性図である。
示す特性図である。
５０ バイアス電圧発生
回路 ５１，５２ バイアス電圧発生
部 ５３，５４ トランスファゲー
ト ６０ リングオシレータ ６１〜６５ インバータ ６１ａ〜６５ａ，６１ｃ〜６５ｃ ＰＭＯＳ ６１ｂ〜６５ｂ，６１ｄ〜６５ｄ ＮＭＯＳ Ｖi 入力電圧
回路 ５１，５２ バイアス電圧発生
部 ５３，５４ トランスファゲー
ト ６０ リングオシレータ ６１〜６５ インバータ ６１ａ〜６５ａ，６１ｃ〜６５ｃ ＰＭＯＳ ６１ｂ〜６５ｂ，６１ｄ〜６５ｄ ＮＭＯＳ Ｖi 入力電圧
Claims (1)
- 【請求項１】 入力電圧に対応したバイアス電圧を生成
するバイアス電圧発生回路と、内臓した奇数段のインバ
ータにおける各段のインバータの出力電圧が遅延して次
段のインバータへそれぞれ供給され最終段のインバータ
の出力電圧が遅延して初段のインバータに供給されて発
振し、前記入力電圧と前記バイアス電圧とに基づいて該
各段のインバータの出力電圧の遅延が制御されて該発振
周波数が変化するリングオシレータとを備え、前記入力
電圧に対応した周波数を出力する電圧制御発振器におい
て、 前記バイアス電圧発生回路は、前記入力電圧に対してそ
れぞれ異なる出力電圧特性を持つ複数のバイアス電圧発
生部を有し、前記入力電圧に応じて前記複数のバイアス
電圧発生部の生成する電圧を前記バイアス電圧として選
択する構成とした、 ことを特徴とする電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129381A JPH07336216A (ja) | 1994-06-13 | 1994-06-13 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129381A JPH07336216A (ja) | 1994-06-13 | 1994-06-13 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336216A true JPH07336216A (ja) | 1995-12-22 |
Family
ID=15008179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129381A Withdrawn JPH07336216A (ja) | 1994-06-13 | 1994-06-13 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336216A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030435A (ko) * | 1999-09-21 | 2001-04-16 | 니시무로 타이죠 | 전압 제어 발진기 및 이 전압 제어 발진기를 이용한ｐｌｌ 회로 |
| KR100303776B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 전압제어 발진기 |
| US6407644B1 (en) | 1999-09-20 | 2002-06-18 | Nec Corporation | Voltage controlled oscillator |
| KR100515032B1 (ko) * | 1997-12-30 | 2005-12-01 | 삼성전자주식회사 | 전압 제어 발진기 |
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