JPH06291659A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH06291659A JPH06291659A JP8043893A JP8043893A JPH06291659A JP H06291659 A JPH06291659 A JP H06291659A JP 8043893 A JP8043893 A JP 8043893A JP 8043893 A JP8043893 A JP 8043893A JP H06291659 A JPH06291659 A JP H06291659A
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Abstract
(57)【要約】
【目的】 低精度のＡ／Ｄコンバータを用いて、実質的
に高精度なＡ／Ｄ変換を行う。 【構成】 ディエンファシス回路１において、アナログ
信号の高域の周波数特性がディエンファシスされ、ディ
レイ回路１において遅延される。そして、差分回路３に
おいて、ディエンファシス回路１の出力と、ディレイ回
路２の出力の差分がとられ、Ａ／Ｄコンバータ４におい
てＡ／Ｄ変換される。その後、Ａ／Ｄ変換した信号がデ
ィジタル積分回路５で積分されてから、ディエンファシ
ス回路１の逆特性を有するディジタルエンファシス回路
６で、その高域の周波数特性がエンファシスされる。
に高精度なＡ／Ｄ変換を行う。 【構成】 ディエンファシス回路１において、アナログ
信号の高域の周波数特性がディエンファシスされ、ディ
レイ回路１において遅延される。そして、差分回路３に
おいて、ディエンファシス回路１の出力と、ディレイ回
路２の出力の差分がとられ、Ａ／Ｄコンバータ４におい
てＡ／Ｄ変換される。その後、Ａ／Ｄ変換した信号がデ
ィジタル積分回路５で積分されてから、ディエンファシ
ス回路１の逆特性を有するディジタルエンファシス回路
６で、その高域の周波数特性がエンファシスされる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばビデオ信号やオ
ーディオ信号などのアナログ信号をディジタル信号に変
換する場合に用いて好適なＡ／Ｄ変換器に関する。
ーディオ信号などのアナログ信号をディジタル信号に変
換する場合に用いて好適なＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来、アナログ信号としての、例えばビ
デオ信号を、ディジタル信号に変換するＡ／Ｄ変換器に
おいては、いわゆるフラッシュ型のものが一般的に知ら
れている（用いられている）。例えば、８ビット精度の
フラッシュ型のＡ／Ｄ変換器は、２５６（＝２8）のコ
ンパレータを有し、入力されたアナログ信号をサンプル
ホールドして、２５６の異なる閾値Ｓ0乃至Ｓ255と比較
する。そして、サンプルホールドされたレベルが、閾値
Ｓi乃至Ｓi+1（ｉ＝０，１，・・・，２５５、但し、閾
値Ｓ256は、例えば無限大とする）の範囲のレベルであ
る場合、それを、例えばレベルｉの８ビットのディジタ
ル信号に変換して出力するようになされている。
デオ信号を、ディジタル信号に変換するＡ／Ｄ変換器に
おいては、いわゆるフラッシュ型のものが一般的に知ら
れている（用いられている）。例えば、８ビット精度の
フラッシュ型のＡ／Ｄ変換器は、２５６（＝２8）のコ
ンパレータを有し、入力されたアナログ信号をサンプル
ホールドして、２５６の異なる閾値Ｓ0乃至Ｓ255と比較
する。そして、サンプルホールドされたレベルが、閾値
Ｓi乃至Ｓi+1（ｉ＝０，１，・・・，２５５、但し、閾
値Ｓ256は、例えば無限大とする）の範囲のレベルであ
る場合、それを、例えばレベルｉの８ビットのディジタ
ル信号に変換して出力するようになされている。
【０００３】
【発明が解決しようとする課題】しかしながら、このフ
ラッシュ型のＡ／Ｄ変換器においては、ビット精度を増
加させると、必要となるコンパレータが多くなり、回路
規模が大型化する課題があった。このため、フラッシュ
型のＡ／Ｄコンバータのビット精度としては、実用性を
考えると、たかだか８ビット精度程度が限界であった。
ラッシュ型のＡ／Ｄ変換器においては、ビット精度を増
加させると、必要となるコンパレータが多くなり、回路
規模が大型化する課題があった。このため、フラッシュ
型のＡ／Ｄコンバータのビット精度としては、実用性を
考えると、たかだか８ビット精度程度が限界であった。
【０００４】そこで、より高精度なＡ／Ｄ変換器を実現
する方法として、Ａ／Ｄ変換処理を複数回繰り返す方法
があるが、この方法では、回路構成が複雑になる課題が
あった。
する方法として、Ａ／Ｄ変換処理を複数回繰り返す方法
があるが、この方法では、回路構成が複雑になる課題が
あった。
【０００５】さらに、高精度なＡ／Ｄ変換器を実現する
方法としては、例えば特開平３−１１４３７８に記載さ
れているように、入力アナログ信号としての画素信号ど
うしの差分をＡ／Ｄ変換する方法がある。
方法としては、例えば特開平３−１１４３７８に記載さ
れているように、入力アナログ信号としての画素信号ど
うしの差分をＡ／Ｄ変換する方法がある。
【０００６】即ち、近接する画素信号のレベルの変化
が、通常緩やかであることを利用して、近接する画素信
号どうしの差分をとり、Ａ／Ｄ変換する信号のダイナミ
ックレンジを小さくしてから、その差分をＡ／Ｄ変換
し、実質的にビット精度を向上させる方法がある。
が、通常緩やかであることを利用して、近接する画素信
号どうしの差分をとり、Ａ／Ｄ変換する信号のダイナミ
ックレンジを小さくしてから、その差分をＡ／Ｄ変換
し、実質的にビット精度を向上させる方法がある。
【０００７】しかしながら、この方法では、近接する画
素信号のレベルが激しく変化する場合、即ち画像が高域
成分を多く含む場合、その差分をとっても、ダイナミッ
クレンジがほとんど小さくならず（もしくは変わら
ず）、正確にＡ／Ｄ変換することができない課題があっ
た。
素信号のレベルが激しく変化する場合、即ち画像が高域
成分を多く含む場合、その差分をとっても、ダイナミッ
クレンジがほとんど小さくならず（もしくは変わら
ず）、正確にＡ／Ｄ変換することができない課題があっ
た。
【０００８】本発明は、このような状況に鑑みてなされ
たものであり、回路を複雑化および大型化することな
く、高精度且つ正確なＡ／Ｄ変換を行うことができるよ
うにするものである。
たものであり、回路を複雑化および大型化することな
く、高精度且つ正確なＡ／Ｄ変換を行うことができるよ
うにするものである。
【０００９】
【課題を解決するための手段】請求項１に記載のＡ／Ｄ
変換器は、入力されたアナログ信号をディジタル信号に
変換するＡ／Ｄ変換器において、アナログ信号の高域の
周波数特性をディエンファシスし、そのうちの、時間的
に近接しているものどうしの差分をＡ／Ｄ変換してディ
ジタル信号に変換し、ディジタル信号を積分して、その
高域の周波数特性をエンファシスすることを特徴とす
る。
変換器は、入力されたアナログ信号をディジタル信号に
変換するＡ／Ｄ変換器において、アナログ信号の高域の
周波数特性をディエンファシスし、そのうちの、時間的
に近接しているものどうしの差分をＡ／Ｄ変換してディ
ジタル信号に変換し、ディジタル信号を積分して、その
高域の周波数特性をエンファシスすることを特徴とす
る。
【００１０】請求項２に記載のＡ／Ｄ変換器は、入力さ
れたアナログ信号の高域の周波数特性をディエンファシ
スするディエンファシス手段としてのディエンファシス
回路１と、ディエンファシス回路１の出力を１クロック
分だけ遅延する遅延手段としてのディレイ回路２と、デ
ィエンファシス回路１の出力と、ディレイ回路２の出力
との差分を算出する差分算出手段としての差分回路３
と、差分回路３の出力をＡ／Ｄ変換するＡ／Ｄ変換手段
としてのＡ／Ｄコンバータ４と、Ａ／Ｄコンバータ４の
出力を１クロック分だけ遅延し、その遅延出力と、Ａ／
Ｄコンバータ４の出力を加算することにより、Ａ／Ｄコ
ンバータ４の出力を積分する積分手段としてのディジタ
ル積分回路５と、ディジタル積分回路５の出力の高域の
周波数特性をエンファシスする、ディエンファシス回路
１のディエンファシス特性と逆の特性を有するエンファ
シス手段としてのディジタルエンファシス回路６とを備
えることを特徴とする。
れたアナログ信号の高域の周波数特性をディエンファシ
スするディエンファシス手段としてのディエンファシス
回路１と、ディエンファシス回路１の出力を１クロック
分だけ遅延する遅延手段としてのディレイ回路２と、デ
ィエンファシス回路１の出力と、ディレイ回路２の出力
との差分を算出する差分算出手段としての差分回路３
と、差分回路３の出力をＡ／Ｄ変換するＡ／Ｄ変換手段
としてのＡ／Ｄコンバータ４と、Ａ／Ｄコンバータ４の
出力を１クロック分だけ遅延し、その遅延出力と、Ａ／
Ｄコンバータ４の出力を加算することにより、Ａ／Ｄコ
ンバータ４の出力を積分する積分手段としてのディジタ
ル積分回路５と、ディジタル積分回路５の出力の高域の
周波数特性をエンファシスする、ディエンファシス回路
１のディエンファシス特性と逆の特性を有するエンファ
シス手段としてのディジタルエンファシス回路６とを備
えることを特徴とする。
【００１１】
【作用】本発明のＡ／Ｄ変換器においては、アナログ信
号の高域の周波数特性をディエンファシスし、そのうち
の、時間的に近接しているものどうしの差分をＡ／Ｄ変
換する。そして、Ａ／Ｄ変換した信号を積分してから、
その高域の周波数特性をエンファシスする。従って、ア
ナログ信号の時間的に近接しているものどうしの差分の
ダイナミックレンジが、ディエンファシスした分だけ小
さくなるので、実質的に高精度なＡ／Ｄ変換を行うこと
ができる。
号の高域の周波数特性をディエンファシスし、そのうち
の、時間的に近接しているものどうしの差分をＡ／Ｄ変
換する。そして、Ａ／Ｄ変換した信号を積分してから、
その高域の周波数特性をエンファシスする。従って、ア
ナログ信号の時間的に近接しているものどうしの差分の
ダイナミックレンジが、ディエンファシスした分だけ小
さくなるので、実質的に高精度なＡ／Ｄ変換を行うこと
ができる。
【００１２】
【実施例】図１は、本発明のＡ／Ｄ変換器の一実施例の
構成を示すブロック図である。ディエンファシス回路１
は、例えば図２に示すように、抵抗Ｒ1の一端に、コン
デンサＣと抵抗Ｒ2が直列に接続された直列回路の一端
を接続し、その直列回路の他端、即ち抵抗Ｒ2の、コン
デンサＣと接続されていない方の一端を接地して、抵抗
Ｒ1の他端を入力端子、抵抗Ｒ1とコンデンサＣの接続点
を出力端子とした、伝達関数Ｈ１（ｓ）（ｓはラプラス
変数）が、式 Ｈ１（ｓ）＝（１＋Ｔｓ）／（１＋８Ｔｓ） ・・・（１） 但し、Ｔ＝ＣＲ2＝Ｃ（Ｒ1＋Ｒ2）／８ で示されるローパスフィルタとして構成され、入力され
たアナログ信号の高域の周波数特性（ｆ特）をディエン
ファシスする（高域のｆ特を落とす）。
構成を示すブロック図である。ディエンファシス回路１
は、例えば図２に示すように、抵抗Ｒ1の一端に、コン
デンサＣと抵抗Ｒ2が直列に接続された直列回路の一端
を接続し、その直列回路の他端、即ち抵抗Ｒ2の、コン
デンサＣと接続されていない方の一端を接地して、抵抗
Ｒ1の他端を入力端子、抵抗Ｒ1とコンデンサＣの接続点
を出力端子とした、伝達関数Ｈ１（ｓ）（ｓはラプラス
変数）が、式 Ｈ１（ｓ）＝（１＋Ｔｓ）／（１＋８Ｔｓ） ・・・（１） 但し、Ｔ＝ＣＲ2＝Ｃ（Ｒ1＋Ｒ2）／８ で示されるローパスフィルタとして構成され、入力され
たアナログ信号の高域の周波数特性（ｆ特）をディエン
ファシスする（高域のｆ特を落とす）。
【００１３】ディレイ回路２は、例えばいわゆるサンプ
ルホールド回路で、Ａ／Ｄコンバータ４の１サンプリン
グクロック分だけ、ディエンファシス回路１で高域のｆ
特の落とされたアナログ信号を遅延する。なお、ディレ
イ回路２は、例えば複数のコイルを直列に接続するとと
もに、コイルどうしの接続点に、一端を接地したコンデ
ンサを接続した、いわゆるＬＣ回路として構成するよう
にしても良い。
ルホールド回路で、Ａ／Ｄコンバータ４の１サンプリン
グクロック分だけ、ディエンファシス回路１で高域のｆ
特の落とされたアナログ信号を遅延する。なお、ディレ
イ回路２は、例えば複数のコイルを直列に接続するとと
もに、コイルどうしの接続点に、一端を接地したコンデ
ンサを接続した、いわゆるＬＣ回路として構成するよう
にしても良い。
【００１４】差分回路３は、ディレイ回路２で１サンプ
リングクロック分だけ遅延されたアナログ信号と、ディ
エンファシス回路１の出力との差分を算出する。Ａ／Ｄ
コンバータ４は、差分回路３の出力を、所定のビット数
Ｎのディジタル信号にＡ／Ｄ変換する。
リングクロック分だけ遅延されたアナログ信号と、ディ
エンファシス回路１の出力との差分を算出する。Ａ／Ｄ
コンバータ４は、差分回路３の出力を、所定のビット数
Ｎのディジタル信号にＡ／Ｄ変換する。
【００１５】ディジタル積分回路５は、例えば図３に示
すように、入力信号（ディジタル信号）とアンプ１３の
出力とを加算する演算器１１、演算器１１の出力を１サ
ンプルクロック分だけ遅延する遅延器１２、および遅延
器１２の出力をＫ倍に増幅するアンプ１３から構成さ
れ、入力されたディジタル信号を積分する。ディジタル
エンファシス回路６は、例えば図４に示すように、入力
信号（ディジタル信号）とアンプ２５の出力とを加算す
る演算器２１、入力信号とアンプ２３の出力との差分を
算出する演算器２２、演算器２１の出力を所定数倍（図
４においては、７／８倍）に増幅するアンプ２３、演算
器２１の出力を１サンプルクロック分だけ遅延する遅延
器２４、および遅延器２４の出力をＣ倍に増幅するアン
プ２５から構成されるディジタルフィルタで、ディエン
ファシス回路１のディエンファシス特性と逆の特性を有
し、入力されたディジタル信号の高域の周波数特性をエ
ンファシスする。
すように、入力信号（ディジタル信号）とアンプ１３の
出力とを加算する演算器１１、演算器１１の出力を１サ
ンプルクロック分だけ遅延する遅延器１２、および遅延
器１２の出力をＫ倍に増幅するアンプ１３から構成さ
れ、入力されたディジタル信号を積分する。ディジタル
エンファシス回路６は、例えば図４に示すように、入力
信号（ディジタル信号）とアンプ２５の出力とを加算す
る演算器２１、入力信号とアンプ２３の出力との差分を
算出する演算器２２、演算器２１の出力を所定数倍（図
４においては、７／８倍）に増幅するアンプ２３、演算
器２１の出力を１サンプルクロック分だけ遅延する遅延
器２４、および遅延器２４の出力をＣ倍に増幅するアン
プ２５から構成されるディジタルフィルタで、ディエン
ファシス回路１のディエンファシス特性と逆の特性を有
し、入力されたディジタル信号の高域の周波数特性をエ
ンファシスする。
【００１６】以上のように構成されるＡ／Ｄ変換器で
は、ディエンファシス回路１に、アナログ信号が入力さ
れると、そこで、式（１）に示す伝達関数Ｈ１（ｓ）に
基づいて、アナログ信号の高域のｆ特が低下される。
は、ディエンファシス回路１に、アナログ信号が入力さ
れると、そこで、式（１）に示す伝達関数Ｈ１（ｓ）に
基づいて、アナログ信号の高域のｆ特が低下される。
【００１７】即ち、この場合、アナログ信号の高域成分
（激しく変化する信号成分）のダイナミックレンジが、
１／８倍される。
（激しく変化する信号成分）のダイナミックレンジが、
１／８倍される。
【００１８】ここで、ディエンファシス回路１に、図５
（ａ）に示すステップ関数を入力したときのステップ応
答の例を図５（ｂ）に示す。
（ａ）に示すステップ関数を入力したときのステップ応
答の例を図５（ｂ）に示す。
【００１９】ディエンファシス回路１で高域のｆ特が低
下されたアナログ信号は、ディレイ回路２および差分回
路３に出力される。ディレイ回路２においては、入力さ
れたアナログ信号を、Ａ／Ｄコンバータ４の１サンプリ
ングクロック分だけ遅延し、差分回路３に出力する。差
分回路３では、ディレイ回路２で１サンプリングクロッ
ク分だけ遅延されたアナログ信号と、ディエンファシス
回路２からのアナログ信号との差分がとられる。
下されたアナログ信号は、ディレイ回路２および差分回
路３に出力される。ディレイ回路２においては、入力さ
れたアナログ信号を、Ａ／Ｄコンバータ４の１サンプリ
ングクロック分だけ遅延し、差分回路３に出力する。差
分回路３では、ディレイ回路２で１サンプリングクロッ
ク分だけ遅延されたアナログ信号と、ディエンファシス
回路２からのアナログ信号との差分がとられる。
【００２０】ここで、１サンプリングクロック分だけ遅
延されたアナログ信号と、元のアナログ信号との差分が
とられることにより、アナログ信号の時間的変化の緩や
かな部分、即ちアナログ信号の低域成分は、ほぼ０に近
い値となり、従ってアナログ信号の低域成分のダイナミ
ックレンジは、かなり小さくされる（少なくとも、上述
した高域成分の場合より小さくされる）。
延されたアナログ信号と、元のアナログ信号との差分が
とられることにより、アナログ信号の時間的変化の緩や
かな部分、即ちアナログ信号の低域成分は、ほぼ０に近
い値となり、従ってアナログ信号の低域成分のダイナミ
ックレンジは、かなり小さくされる（少なくとも、上述
した高域成分の場合より小さくされる）。
【００２１】差分回路２より出力された差分信号（ディ
レイ回路２で１サンプリングクロック分だけ遅延された
アナログ信号と、ディエンファシス回路２からのアナロ
グ信号との差分）は、Ａ／Ｄコンバータ４に入力され、
所定のビット精度（ビット数）のディジタル信号にＡ／
Ｄ変換される。
レイ回路２で１サンプリングクロック分だけ遅延された
アナログ信号と、ディエンファシス回路２からのアナロ
グ信号との差分）は、Ａ／Ｄコンバータ４に入力され、
所定のビット精度（ビット数）のディジタル信号にＡ／
Ｄ変換される。
【００２２】ここで、Ａ／Ｄコンバータ４に入力された
差分信号は、入力されたアナログ信号の高域成分（激し
く変化する信号成分）のダイナミックレンジが、１／８
倍され、さらにその低域成分（緩やかに変化する信号成
分）のダイナミックレンジが、上述したようにかなり小
さくされた信号である。
差分信号は、入力されたアナログ信号の高域成分（激し
く変化する信号成分）のダイナミックレンジが、１／８
倍され、さらにその低域成分（緩やかに変化する信号成
分）のダイナミックレンジが、上述したようにかなり小
さくされた信号である。
【００２３】従って、この差分信号のダイナミックレン
ジは、入力されたアナログ信号のダイナミックレンジの
１／８（＝２-3）倍にはなされており、よって３ビット
分は減少していることになる。
ジは、入力されたアナログ信号のダイナミックレンジの
１／８（＝２-3）倍にはなされており、よって３ビット
分は減少していることになる。
【００２４】以上から、この場合、Ａ／Ｄコンバータ４
においては、差分回路３における差分処理によるＡ／Ｄ
コンバータ４の１ビットの分解能劣化を考慮すると、Ａ
／Ｄコンバータ４のビット精度Ｎより２ビット多い（Ｎ
＋２）ビット精度でのＡ／Ｄ変換処理が、実質的に行わ
れることになる。
においては、差分回路３における差分処理によるＡ／Ｄ
コンバータ４の１ビットの分解能劣化を考慮すると、Ａ
／Ｄコンバータ４のビット精度Ｎより２ビット多い（Ｎ
＋２）ビット精度でのＡ／Ｄ変換処理が、実質的に行わ
れることになる。
【００２５】即ち、低ビット精度のＡ／Ｄコンバータ
で、高ビット精度のＡ／Ｄコンバータと等価なＡ／Ｄ変
換処理が可能となることになる。
で、高ビット精度のＡ／Ｄコンバータと等価なＡ／Ｄ変
換処理が可能となることになる。
【００２６】Ａ／Ｄコンバータ４からのディジタル信号
は、ディジタル積分回路５に入力される。ディジタル積
分回路５では、図３に示すように、遅延器１２で１サン
プルクロック分だけ遅延され、アンプ１３でＫ（本実施
例においては、Ｋ＝１）倍されたディジタル信号と、Ａ
／Ｄコンバータ４からのディジタル信号との加算値が演
算器１１によって演算され、即ちＡ／Ｄコンバータ４か
らのディジタル信号が、式 Ｈ２（ｚ）＝１／（１＋Ｋｚ-1） ＝１／（１＋ｚ-1） ・・・（２） で示される伝達関数Ｈ２（ｚ）に基づいて積分されて出
力される。
は、ディジタル積分回路５に入力される。ディジタル積
分回路５では、図３に示すように、遅延器１２で１サン
プルクロック分だけ遅延され、アンプ１３でＫ（本実施
例においては、Ｋ＝１）倍されたディジタル信号と、Ａ
／Ｄコンバータ４からのディジタル信号との加算値が演
算器１１によって演算され、即ちＡ／Ｄコンバータ４か
らのディジタル信号が、式 Ｈ２（ｚ）＝１／（１＋Ｋｚ-1） ＝１／（１＋ｚ-1） ・・・（２） で示される伝達関数Ｈ２（ｚ）に基づいて積分されて出
力される。
【００２７】従って、ディジタル積分回路５からは、差
分回路２で差分がとられる前のアナログ信号、即ちディ
エンファシス回路１から出力されたアナログ信号に対応
するディジタル信号が出力されることになる。
分回路２で差分がとられる前のアナログ信号、即ちディ
エンファシス回路１から出力されたアナログ信号に対応
するディジタル信号が出力されることになる。
【００２８】ディジタル積分回路５からのディジタル信
号は、ディジタルエンファシス回路６に入力される。デ
ィジタルエンファシス回路６では、図４に示すように、
遅延器２４で１サンプリングクロック分だけ遅延され、
アンプ２５でＣ倍されたディジタル信号と、ディジタル
積分回路５からのディジタル信号との加算値が演算器２
１によって演算される。そして、演算器２１の出力は、
アンプ２３および遅延器２４に入力され、アンプ２３で
７／８倍された後、演算器２２によって、ディジタル積
分回路５からのディジタル信号から減算されて出力され
る。
号は、ディジタルエンファシス回路６に入力される。デ
ィジタルエンファシス回路６では、図４に示すように、
遅延器２４で１サンプリングクロック分だけ遅延され、
アンプ２５でＣ倍されたディジタル信号と、ディジタル
積分回路５からのディジタル信号との加算値が演算器２
１によって演算される。そして、演算器２１の出力は、
アンプ２３および遅延器２４に入力され、アンプ２３で
７／８倍された後、演算器２２によって、ディジタル積
分回路５からのディジタル信号から減算されて出力され
る。
【００２９】即ち、ディジタルエンファシス回路６で
は、式 Ｈ３（ｚ）＝（１／８）（１＋８Ｃｚ-1）／（１＋Ｃｚ-1） ・・・（３） 但し、Ｃ＝Ｔ（＝ＣＲ2＝Ｃ（Ｒ1＋Ｒ2）／８） で示される伝達関数Ｈ３（ｚ）に基づいて、ディジタル
積分回路５からのディジタル信号の高域の周波数特性が
エンファシスされる。
は、式 Ｈ３（ｚ）＝（１／８）（１＋８Ｃｚ-1）／（１＋Ｃｚ-1） ・・・（３） 但し、Ｃ＝Ｔ（＝ＣＲ2＝Ｃ（Ｒ1＋Ｒ2）／８） で示される伝達関数Ｈ３（ｚ）に基づいて、ディジタル
積分回路５からのディジタル信号の高域の周波数特性が
エンファシスされる。
【００３０】つまり、ディジタルエンファシス回路６に
おいては、ディエンファシス回路１の伝達関数Ｈ１
（ｓ）の逆関数（但し、本実施例においては、ゲインは
異なるが）としての伝達関数Ｈ３（ｚ）に基づいて、デ
ィジタル積分回路５からのディジタル信号の高域の周波
数特性がエンファシスされ、これにより、ディエンファ
シス回路１で低下された高域のｆ特が補償されて出力さ
れることになる。
おいては、ディエンファシス回路１の伝達関数Ｈ１
（ｓ）の逆関数（但し、本実施例においては、ゲインは
異なるが）としての伝達関数Ｈ３（ｚ）に基づいて、デ
ィジタル積分回路５からのディジタル信号の高域の周波
数特性がエンファシスされ、これにより、ディエンファ
シス回路１で低下された高域のｆ特が補償されて出力さ
れることになる。
【００３１】ここで、ディジタルエンファシス回路６
に、図６（ａ）に示すステップ関数を入力したときのス
テップ応答の例を図６（ｂ）に示す。
に、図６（ａ）に示すステップ関数を入力したときのス
テップ応答の例を図６（ｂ）に示す。
【００３２】以上のように、入力されたアナログ信号の
低域のダイナミックレンジだけでなく、高域のダイナミ
ックレンジも低下させるようにしたので、Ａ／Ｄコンバ
ータ４が低精度のものであっても、高精度且つ正確なＡ
／Ｄ変換処理が可能となる。
低域のダイナミックレンジだけでなく、高域のダイナミ
ックレンジも低下させるようにしたので、Ａ／Ｄコンバ
ータ４が低精度のものであっても、高精度且つ正確なＡ
／Ｄ変換処理が可能となる。
【００３３】但し、ディジタルエンファシス回路６での
エンファシスにより、ディジタル信号の高域の分解能は
幾分低下する。しかしながら、このＡ／Ｄ変換器を、例
えばビデオ信号やオーディオ信号をＡ／Ｄ変換するのに
適用する場合、人間の視覚または聴覚は、ビデオ信号ま
たはオーディオ信号の高域成分に対する分解能が、それ
ぞれさほど高くはないので、エンファシスによる信号の
高域の分解能の低下は、実用的に問題がない。従って、
このＡ／Ｄ変換器は、コストパフォーマンスの優れた、
いわば周波数適応分解型Ａ／Ｄ変換器ということができ
る。
エンファシスにより、ディジタル信号の高域の分解能は
幾分低下する。しかしながら、このＡ／Ｄ変換器を、例
えばビデオ信号やオーディオ信号をＡ／Ｄ変換するのに
適用する場合、人間の視覚または聴覚は、ビデオ信号ま
たはオーディオ信号の高域成分に対する分解能が、それ
ぞれさほど高くはないので、エンファシスによる信号の
高域の分解能の低下は、実用的に問題がない。従って、
このＡ／Ｄ変換器は、コストパフォーマンスの優れた、
いわば周波数適応分解型Ａ／Ｄ変換器ということができ
る。
【００３４】また、Ａ／Ｄコンバータ４が高精度のもの
であれば、さらに高精度なＡ／Ｄ変換処理が可能とな
る。
であれば、さらに高精度なＡ／Ｄ変換処理が可能とな
る。
【００３５】さらに、Ａ／Ｄコンバータ４として低精度
のものを用いるようにすることにより、装置の低コスト
化を図ることができる。また、回路の構成が簡単である
から、回路を小型に構成でき、さらに処理の高速化を容
易に図ることができる。
のものを用いるようにすることにより、装置の低コスト
化を図ることができる。また、回路の構成が簡単である
から、回路を小型に構成でき、さらに処理の高速化を容
易に図ることができる。
【００３６】なお、本実施例で示したように、ディエン
ファシス回路１をアナログ（ローパス）フィルタで構成
するとともに、ディジタルエンファシス回路６をディジ
タルフィルタで構成する場合、ディエンファシス回路１
のエンファシス特性（本実施例においては、式（１）で
示される伝達関数Ｈ１（ｓ））の逆特性を有するディジ
タルフィルタを実現することができなければならない。
即ち、ディエンファシス回路１の伝達関数は、式（１）
で示されるものに制限されるものではないが、ディジタ
ルエンファシス回路６としてのディジタルフィルタの実
現性による制約を受ける。
ファシス回路１をアナログ（ローパス）フィルタで構成
するとともに、ディジタルエンファシス回路６をディジ
タルフィルタで構成する場合、ディエンファシス回路１
のエンファシス特性（本実施例においては、式（１）で
示される伝達関数Ｈ１（ｓ））の逆特性を有するディジ
タルフィルタを実現することができなければならない。
即ち、ディエンファシス回路１の伝達関数は、式（１）
で示されるものに制限されるものではないが、ディジタ
ルエンファシス回路６としてのディジタルフィルタの実
現性による制約を受ける。
【００３７】また、本実施例においては、図３に示すデ
ィジタル積分回路５のアンプ１３における増幅率ＫをＫ
＝１としたが、信号の直流分が必要でない、例えばオー
ディオ信号をＡ／Ｄ変換する場合には、Ｋを１より小さ
い値に設定し、回路のアナログ系（ディエンファシス回
路１、ディレイ回路２、差分回路３）の精度を緩くする
ことができる。
ィジタル積分回路５のアンプ１３における増幅率ＫをＫ
＝１としたが、信号の直流分が必要でない、例えばオー
ディオ信号をＡ／Ｄ変換する場合には、Ｋを１より小さ
い値に設定し、回路のアナログ系（ディエンファシス回
路１、ディレイ回路２、差分回路３）の精度を緩くする
ことができる。
【００３８】さらに、ビデオ信号をＡ／Ｄ変換する場合
には、ディジタル積分回路５を、Ｈ周期（水平周期）で
リセットするようにすることにより、上述のオーディオ
信号における場合と同様にして、回路のアナログ系の精
度を緩くすることができる。
には、ディジタル積分回路５を、Ｈ周期（水平周期）で
リセットするようにすることにより、上述のオーディオ
信号における場合と同様にして、回路のアナログ系の精
度を緩くすることができる。
【００３９】また、このＡ／Ｄ変換器を、クローズされ
たシステムでＤ／Ａ変換器とペアで用いる場合には、デ
ィジタルエンファシス回路６を設けずに、Ｄ／Ａ変換し
て得られるアナログ信号に、アナログエンファシス処理
を施すようにすることができる。
たシステムでＤ／Ａ変換器とペアで用いる場合には、デ
ィジタルエンファシス回路６を設けずに、Ｄ／Ａ変換し
て得られるアナログ信号に、アナログエンファシス処理
を施すようにすることができる。
【００４０】さらに、本実施例においては、差分回路３
の出力を、そのままＡ／Ｄコンバータ４に入力するよう
にしたが、差分回路３の出力に対して、例えば"Quantiz
ingfor minimum distortion",J.Max, IRE Trans. Infor
mation Theory, Vol. IT-6,pp7-12, March 1960などに
記載されているような非線形処理を施してから、Ａ／Ｄ
コンバータ４に入力するようにしても良い。
の出力を、そのままＡ／Ｄコンバータ４に入力するよう
にしたが、差分回路３の出力に対して、例えば"Quantiz
ingfor minimum distortion",J.Max, IRE Trans. Infor
mation Theory, Vol. IT-6,pp7-12, March 1960などに
記載されているような非線形処理を施してから、Ａ／Ｄ
コンバータ４に入力するようにしても良い。
【００４１】
【発明の効果】以上の如く、本発明のＡ／Ｄ変換器によ
れば、アナログ信号の高域の周波数特性をディエンファ
シスし、そのうちの、時間的に近接しているものどうし
の差分をＡ／Ｄ変換する。そして、Ａ／Ｄ変換した信号
を積分してから、その高域の周波数特性をエンファシス
する。従って、アナログ信号のダイナミックレンジが、
小さくなるので、実質的に高精度なＡ／Ｄ変換を行うこ
とができる。
れば、アナログ信号の高域の周波数特性をディエンファ
シスし、そのうちの、時間的に近接しているものどうし
の差分をＡ／Ｄ変換する。そして、Ａ／Ｄ変換した信号
を積分してから、その高域の周波数特性をエンファシス
する。従って、アナログ信号のダイナミックレンジが、
小さくなるので、実質的に高精度なＡ／Ｄ変換を行うこ
とができる。
【図１】本発明のＡ／Ｄ変換器の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】図１の実施例のディエンファシス回路１のより
詳細な回路図である。
詳細な回路図である。
【図３】図１の実施例のディジタル積分回路５のより詳
細な回路図である。
細な回路図である。
【図４】図１の実施例のディジタルエンファシス回路６
のより詳細な回路図である。
のより詳細な回路図である。
【図５】図１の実施例のディエンファシス回路１のステ
ップ応答を示す波形図である。
ップ応答を示す波形図である。
【図６】図１の実施例のディジタルエンファシス回路６
のステップ応答を示す波形図である。
のステップ応答を示す波形図である。
１ ディエンファシス回路 ２ ディレイ回路 ３ 差分回路 ４ Ａ／Ｄコンバータ ５ ディジタル積分回路 ６ ディジタルエンファシス回路
Claims (2)
- 【請求項１】 入力されたアナログ信号をディジタル信
号に変換するＡ／Ｄ変換器において、 前記アナログ信号の高域の周波数特性をディエンファシ
スし、そのうちの、時間的に近接しているものどうしの
差分をＡ／Ｄ変換してディジタル信号に変換し、前記デ
ィジタル信号を積分して、その高域の周波数特性をエン
ファシスすることを特徴とするＡ／Ｄ変換器。 - 【請求項２】 入力されたアナログ信号の高域の周波数
特性をディエンファシスするディエンファシス手段と、 前記ディエンファシス手段の出力を１クロック分だけ遅
延する遅延手段と、 前記ディエンファシス手段の出力と、前記遅延手段の出
力との差分を算出する差分算出手段と、 前記差分算出手段の出力をＡ／Ｄ変換するＡ／Ｄ変換手
段と、 前記Ａ／Ｄ変換手段の出力を１クロック分だけ遅延し、
その遅延出力と、前記Ａ／Ｄ変換手段の出力を加算する
ことにより、前記Ａ／Ｄ変換手段の出力を積分する積分
手段と、 前記積分手段の出力の高域の周波数特性をエンファシス
する、前記ディエンファシス手段のディエンファシス特
性と逆の特性を有するエンファシス手段とを備えること
を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043893A JPH06291659A (ja) | 1993-04-07 | 1993-04-07 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043893A JPH06291659A (ja) | 1993-04-07 | 1993-04-07 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291659A true JPH06291659A (ja) | 1994-10-18 |
Family
ID=13718271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8043893A Withdrawn JPH06291659A (ja) | 1993-04-07 | 1993-04-07 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015125582A1 (ja) * | 2014-02-20 | 2015-08-27 | オリンパス株式会社 | 固体撮像装置および撮像システム |
-
1993
- 1993-04-07 JP JP8043893A patent/JPH06291659A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015125582A1 (ja) * | 2014-02-20 | 2015-08-27 | オリンパス株式会社 | 固体撮像装置および撮像システム |
| JP2015156557A (ja) * | 2014-02-20 | 2015-08-27 | オリンパス株式会社 | 固体撮像装置および撮像システム |
| US9819885B2 (en) | 2014-02-20 | 2017-11-14 | Olympus Corporation | Solid-state imaging device and imaging system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |