JPH06291660A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 サンプリングタイミングスキューの問題を低
減することで、Ａ／Ｄ変換精度を向上する。 【構成】 少なくとも１つのサンプルホールド回路及び
コンパレータでなる上位コンパレータ群２１と複数のサ
ンプルホールド回路及びコンパレータでなる下位コンパ
レータ群２２とで構成される２ステップ直並列型Ａ／Ｄ
コンバータ。サンプルスイッチＳＬ２１〜ＳＬ２n 及び
サンプルコンデンサＣＬ１〜ＣＬn にて、合計n 個のサ
ンプルホールド回路が前記下位コンパレータ群２２に構
成される。平均化スイッチＳＬ３１〜ＳＬ３n による下
位コンパレータホールド電圧平均化回路によって、前記
サンプルコンデンサＣＬ１〜ＣＬn でのサンプリングタ
イミングスキューによる電圧のばらつきを解消する。Ａ
／Ｄ変換精度に特に影響のある前記下位コンパレータ群
２２にて、サンプルホールド電圧の平均化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の抵抗素子を直列
接続した、電圧の異なる複数の比較参照電圧ＶＬを得る
抵抗素子群を、更に複数直列接続して、該抵抗素子群相
互の直列接続点それぞれから電圧の異なる複数の比較参
照電圧ＶＨを得るようにラダー抵抗を構成し、Ａ／Ｄ変
換に際しては、まず、電圧の異なる複数の前記比較参照
電圧ＶＨそれぞれと入力されたアナログ信号電圧とを、
少なくとも１つのサンプルホールド回路及び少なくとも
１つのコンパレータでなる上位コンパレータ群にて比較
し、該上位コンパレータ群の比較結果に基づいて複数の
前記抵抗素子群の１つを選択し、選択された該抵抗素子
群から得られる電圧の異なる複数の前記比較参照電圧Ｖ
Ｌそれぞれと、入力されたアナログ信号電圧とを、複数
のサンプルホールド回路及び複数のコンパレータでなる
下位コンパレータ群にて同時比較し、前記上位コンパレ
ータ群の比較結果と前記下位コンパレータ群の比較結果
とに基づいて、Ａ／Ｄ変換結果のデジタル出力を決定す
る２ステップ直並列型のＡ／Ｄコンパレータに係り、特
に、Ａ／Ｄ変換精度を向上させることができるＡ／Ｄコ
ンバータに関する。

【０００２】

【従来の技術】Ａ／Ｄコンバータは、計測装置、例えば
デジタルボルトメータやプログラマブル電源など、工業
用分野では古くから用いられている。又、近年、Ａ／Ｄ
コンバータは、コンパクトディスクプレーヤなどの民生
用や、デジタル回線に電話を接続するためのコーデック
などの特殊分野などにも用いられるようになっている。

【０００３】又、家庭用ＶＴＲ（video tape recorder
）装置での特殊再生やノイズリダクション用として、
６〜８ビットの１０〜２０ＭＨz の高速動作が可能なＡ
／Ｄコンバータが使用されている。比較的大容量のＤＲ
ＡＭ（dynamic random accessmemory）が比較的安価に
用いられるようになるなど、近年のデジタル技術の発達
によって、Ａ／Ｄコンバータは、画像処理装置やデジタ
ルシグナルプロセッサなど、広範囲に用いられている。
このような画像処理装置やデジタルシグナルプロセッサ
などに用いられるＡ／Ｄコンバータは、より高速な動作
が要求される。

【０００４】高速動作が可能なＡ／Ｄコンバータとして
は、フラッシュ型Ａ／Ｄコンバータが知られている。こ
のフラッシュ型Ａ／Ｄコンバータは、例えばこれがn ビ
ットのフラッシュ型Ａ／Ｄコンバータである場合には、
合計（２ⁿ −１）個のコンパレータを同時動作させてＡ
／Ｄ変換するというものである。これら合計（２ⁿ −
１）個の各コンパレータには、合計２ⁿ 個の同一抵抗値
の抵抗素子が直列接続されたラダー抵抗を用いて基準電
圧を分圧した、電圧の互いに異なる比較参照電圧がそれ
ぞれ入力されている。従って、個々のコンパレータは、
それぞれに入力された比較参照電圧とアナログ信号電圧
とを比較する。又、このような合計（２ⁿ−１）個のコ
ンパレータによる比較結果に基づいて、エンコードされ
たn ビットのデジタル信号を出力する。このようなフラ
ッシュ型Ａ／Ｄコンバータによれば、積分型Ａ／Ｄコン
バータや逐次比較型Ａ／Ｄコンバータに比べ、はるかに
高速に、入力されたアナログ信号電圧に対応するデジタ
ル信号を得ることができる。

【０００５】又、高速動作が可能なＡ／Ｄコンバータに
関して、特公昭６２−４３５７０、又、特公平２−３９
１３６では、近年２ステップ直並列型Ａ／Ｄコンバータ
と呼ばれるものに関する技術が開示されている。該特公
平２−３９１３６で開示されている２ステップ直並列型
Ａ／Ｄコンバータは、例えばこれが（m ＋n ）ビットＡ
／Ｄコンバータの場合、まず合計（２^m −１）個のコン
パレータを用いて上位m ビットに相当するＡ／Ｄ変換を
行い、この後、該上位m ビットに相当するＡ／Ｄ変換の
結果に基づいて、合計（２ⁿ −１）個の別のコンパレー
タを用いて下位n ビットに相当するＡ／Ｄ変換を行うと
いうものである。従って、該２ステップ直並列型Ａ／Ｄ
コンバータに用いられるコンパレータの個数は、合計
（２^(m+n)−２）個であり、前述の一般的なフラッシュ
型Ａ／Ｄコンバータに比べ非常に減少することができ
る。

【０００６】又、このような２ステップフラッシュ型Ａ
／Ｄコンバータのコンパレータとして、近年、チョッパ
型コンパレータが用いられている。このチョッパ型コン
パレータは、ＣＭＯＳ（complementary metal oxide se
miconductor ）インバータの入力に直列接続されたコン
デンサへと、まずアナログ信号電圧を入力し、この際、
該ＣＭＯＳインバータのその入力と出力とを短絡させる
ことにより、該アナログ信号電圧に対応する電荷Ｑを該
コンデンサへと蓄える。この後、前記アナログ信号電圧
が入力されていたコンデンサを比較参照電圧へと接続す
る。このとき、前記ＣＭＯＳインバータの出力は、前記
アナログ信号電圧と前記比較参照電圧との差の値の正負
に従った出力となる。

【０００７】このような２ステップ直並列型Ａ／Ｄコン
バータは、まず、図３を用いて詳しく後述するように、
複数の抵抗素子を直列接続した、電圧の異なる複数の比
較参照電圧ＶＬを抵抗素子群を、更に複数直列接続し
て、該抵抗素子群相互の直列接続点それぞれから電圧の
異なる複数の比較参照電圧ＶＨを得るようにしたラダー
抵抗を用いる。

【０００８】又、Ａ／Ｄ変換に際しては、まず、電圧の
異なる複数の前記比較参照電圧ＶＨそれぞれと、入力さ
れたアナログ信号電圧とを、少なくとも１つのサンプル
ホールド回路及び少なくとも１つのコンパレータでなる
上位コンパレータ群にて比較する。又、該上位コンパレ
ータ群の比較結果に基づいて複数の前記抵抗素子群の１
つを選択し、選択された該抵抗素子群から得られる電圧
の異なる複数の前記比較参照電圧ＶＬそれぞれと、入力
された前記アナログ信号電圧とを、複数のコンパレータ
でなる下位コンパレータ群にて同時比較し、上位コンパ
レータ郡の比較結果と前記下位コンパレータ群の比較結
果とに基づいて、Ａ／Ｄ変換結果のデジタル出力を決定
するというものである。

【０００９】又、このような２ステップ直並列型Ａ／Ｄ
コンバータの変換速度を向上させる様々な技術が開示さ
れている。更に、前述のようなチョッパ型コンパレータ
を用いたものも知られている。

【００１０】図１５は、第１従来例の２ステップ直並列
型Ａ／Ｄコンバータの構成を示すブロック図である。
又、図１６は、第２従来例のチョッパ型コンパレータを
用いた２ステップ直並列型Ａ／Ｄコンバータの構成を示
すブロック図である。

【００１１】まず、前記図１５に示される２ステップ直
並列型Ａ／Ｄコンバータは、複数のサンプルホールド回
路１２及び複数のコンパレータ１３でなる上位コンパレ
ータ群に対して、複数のサンプルホールド回路１４及び
複数のコンパレータ１５でなる第１下位コンパレータ群
と、複数のサンプルホールド回路１４及び複数のコンパ
レータ１５でなる第２下位コンパレータ群とにより構成
されている。即ち、１つの上位コンパレータ群に対し
て、複数の下位コンパレータ群を備えている。この第１
従来例の２ステップ直並列型Ａ／Ｄコンバータは、第１
下位コンパレータ群と第２下位コンパレータ群とを交互
に動作させることにより、Ａ／Ｄ変換速度を略２倍に向
上させることができている。

【００１２】一方、前記図１６に示される２ステップ直
並列型Ａ／Ｄコンバータにおいても、１つの上位コンパ
レータ群に対して、複数の下位コンパータ群、即ち第１
下位コンパレータ群及び第２下位コンパレータ群にて構
成されている。又、前記上位コンパレータ群は、複数の
チョッパ型コンパレータ１０にて構成されている。前記
第１下位コンパレータ群及び前記第２下位コンパレータ
群についても、それぞれ、複数のチョッパ型コンパレー
タ１１にて構成されている。該チョッパ型コンパレータ
は、その機能動作上、サンプルホールド回路機能と、コ
ンパレータ機能とを併せ持つものとなっている。従っ
て、この図１６に示される第２従来例の２ステップ直並
列型Ａ／Ｄコンバータにおいても、２つの下位コンパレ
ータ群を交互に動作させることで、そのＡ／Ｄ変換速度
を略２倍に向上させることができている。

【００１３】又、前述の第１従来例や第２従来例等の２
ステップ直並列型Ａ／ＤコンバータのＡ／Ｄ変換精度を
より向上させる様々な技術が開示されている。

【００１４】一方、Ａ／Ｄ変換精度を向上させる技術と
して、例えば特開平２−９４８１６では、前述のような
２ステップ直並列型Ａ／Ｄコンバータにおいて、前記上
位コンパレータ群での比較時間に対して、前記下位コン
パレータ群の比較時間を長くするというものがある。こ
れによって、比較精度を向上させることができ、Ａ／Ｄ
変換精度をより向上させることができる。

【００１５】又、特開平１−１９００２９、特開平２−
１２３８２９、特開平２−１３２９２０及び特開平２−
２０２２２４では、前述のような２ステップ直並列型Ａ
／Ｄコンバータにおいて、下位コンパレータ群によるＡ
／Ｄ変換結果に基づいて、前記上位コンパレータ群のＡ
／Ｄ変換結果を補正することにより、Ａ／Ｄ変換精度を
向上させるという技術が開示されている。例えば、前記
特開平１−１９００２９では、前述のような２ステップ
直並列型Ａ／Ｄコンバータにおいて、前記下位コンパレ
ータ群による下位データの変換の範囲を、前記上位コン
パレータ群で変換された範囲の上下に所定量づつ拡張す
ると共に、この拡張された範囲で上記下位データの変換
が行われたとき、前記上位データの変換値を補正すると
いうものである。

【００１６】これら特開平１−１９００２９や特開平２
−１２３８２９等で開示されている技術は、上位コンパ
レータ群と下位コンパレータ群とに対して、共通のサン
プルホールド回路を用いる２ステップ直並列型Ａ／Ｄコ
ンバータを対象としている。２ステップ直並列型Ａ／Ｄ
コンバータは、前述の如く下位コンパレータ群の比較動
作の開始に比べて、上位コンパレータ群の比較動作の開
始が早い。このため、上位コンパレータ群と下位コンパ
レータ群とで共通のサンプルホールド回路を用いた場
合、先に動作する上位コンパレータの比較の時に、該サ
ンプルホールド回路の出力が安定していない恐れがあ
る。前述の特開平１−１９００２９や特開平２−１２３
８２９等では、このような上位コンパレータの比較時に
サンプルホールド回路の出力が安定していないことによ
る誤差を補正するというものである。

【００１７】又、特開平２−４１０２８では、アナログ
入力電圧をそれぞれサンプル用スイッチ回路及びホール
ド用コンデンサでなるサンプルホールド回路を有する複
数の比較器に受け、当該複数の比較器に入力されるそれ
ぞれの比較基準電圧及び上記アナログ入力電圧を比較
し、当該比較結果に基づいて上記アナログ入力電圧に応
じたデジタルデータを得るＡ／Ｄ変換回路、即ち、一般
的なフラッシュ型Ａ／Ｄ変換回路のＡ／Ｄ変換精度を向
上させるという技術が開示されている。これは、上記各
ホールド用コンデンサのホールド端を、それぞれ平均化
スイッチ回路を介して接続し、上記各サンプル用スイッ
チ回路のオン制御に応じて、上記各平均化スイッチ回路
をオン制御して、上記各ホールド用コンデンサにサンプ
ルホールドされたホールド電圧を平均化するというもの
である。該特開平２−４１０２８は、複数のサンプルホ
ールド回路を備えたＡ／Ｄコンバータにおいて、前記サ
ンプル用スイッチ回路のオン抵抗のばらつきによって生
じてしまう、各比較器にて比較される本来同一電圧とな
るべきホールド電圧のばらつきを、平均化にて有効に除
去するというものである。

【００１８】一方、ＩＥＥＥ（institute of electrica
l and electronics engineers ）刊行のＣＩＣＣ（cust
om integrated circuits conference ）1991 26.7 で
は、ＣＭＯＳ（complementary metal oxide semiconduc
tor ）９ビット２５ＭＨz の２ステップ直並列型Ａ／Ｄ
コンバータに関する技術が開示されている。又、この２
ステップ直並列型Ａ／Ｄコンバータは、図１７に示すと
おり、１組の上位コンパレータ群に対して２組の下位コ
ンパレータ群を備えている。

【００１９】更に、該２ステップ直並列型Ａ／Ｄコンバ
ータでは、特にサンプリングタイミングスキューの問題
に着目し、アナログ信号電圧ＶＩＮの入力直後に、付加
的なサプリング回路ＳＷ０が設けられている。このサン
プリングタイミングスキューの問題は、図１８のタイム
チャタートにも示される、上位コンパレータ群のサンプ
リングスイッチＳＷ１、３、４、及び下位コンパータ群
のサンプリングスイッチＳＷ１a 、３a 、４a （又は、
ＳＷ１b 、ＳＷ３b 、ＳＷ４b ）間での、オンからオフ
へのタイミングスキューに係るものである。このような
タイミングスキューが発生してしますと、上位コンパレ
ータ群にて比較されるサンプルホールド電圧のサンプル
時刻と、下位コンパレータ群にて比較されるサンプルホ
ールド電圧のサンプル時刻とが相違してしまう。このた
め、上位コンパレータ群にて比較されるサンプルホール
ド電圧と下位コンパレータ群にて比較されるサンプルホ
ールド電圧との間に相違が生じてしまい、Ａ／Ｄ変換誤
差となってしまう。

【００２０】このため、該２ステップ直並列型Ａ／Ｄコ
ンバータにおいては、前記図１７に示す如くサンプルス
イッチＳＷ０を設けると共に、前記図１８に示すとお
り、前記サンプルスイッチＳＷ１、３、４及びサンプル
スイッチＳＷ１a 、３a 、４aをオンからオフにするに
あって、まず、追加されたサンプルスイッチＳＷ０をオ
ンからオフにするようにしている。これによって、サン
プリングタイミングスキューの問題は解消れさる。又、
これによって、Ａ／Ｄ変換精度をより向上させることが
できる。

【００２１】

【発明が達成しようとする課題】しかしながら、前述し
た技術等、Ａ／Ｄ変換精度をより向上させる従来の技術
は、いずれも、Ａ／Ｄ変換速度が低下してしまったり、
回路構成が複雑になってしまう等、種々の問題を有して
いる。

【００２２】例えば前記特開平２−９４８１６では、２
ステップ直並列型Ａ／Ｄコンバータにおける上位コンパ
レータ群や下位コンパレータ群による比較動作の精度を
向上できるものの、前述のようなサンプリングタイミン
グスキューの問題は解消することができない。

【００２３】又、前記特開平１−１９００２９、前記特
開平２−１２３８２９、前記特開平２−１３２９２０及
び前記特開平２−２０２２２４で開示されているよう
に、前述の如く下位コンパレータ群の比較結果に基づい
て上位コンパレータ群の比較結果を補正するようにした
場合には、全体の回路構成が非常に複雑になってしまう
という問題がある。例えば、上位コンパレータ群の比較
結果に基づいて割付けられる下位コンパレータ群での比
較範囲は、上位コンパレータ群の比較結果に対応するも
のより拡張されているため、複数の抵抗素子を用いる等
して構成された基準電圧発生回路が非常に複雑になって
しまう。又、下位コンパレータ群の比較結果に基づいて
上位コンパレータ群の比較結果を補正する補正回路につ
いても、非常に複雑なものとなってしまう。

【００２４】又、前記特開平２−４１０２８では、その
平均化スイッチ回路によるサンプルホールド電圧の平均
化にて、前述のようなサンプリングタイングスキューの
問題は解消することができる。しかしながら、このよう
な平均化スイッチ回路をより効果的に用いるという点に
関しては全く言及されていない。特に、本発明が対象と
するような２ステップ直並列型Ａ／Ｄコンバータにおい
て、前記平均化スイッチ回路をどの様に用いるかについ
ては考慮されていない。

【００２５】又、前記ＣＩＣＣ1991 26.7 では、前述の
ようなサンプリングタイミングスキューの問題は解消で
きるものの、新たに設けられた前記サンプルスイッチＳ
Ｗ０に関する、新たな問題が生じてしまう。例えば、該
サンプルスイッチＳＷ０のオン抵抗によって、アナログ
信号電圧ＶＩＮの入力からサンプルコンデンサＣ１への
経路中での抵抗値が増加してしまう。これは、前記サン
プルスイッチＳＷ０のオン抵抗が、この経路へと、直列
に作用するためである。このような前記サンプルスイッ
チＳＷ０のオン抵抗の影響によって、アナログ信号電圧
ＶＩＮのサンプル時間が延長されてしまい、結果とし
て、Ａ／Ｄコンバータ全体のＡ／Ｄ変換速度を低下させ
てしまう。又、前記サンプルスイッチＳＷ０を新たに追
加することによって、ホールドステップ現象の影響が増
大してしまう。

【００２６】このホールドステップ現象は、Ａ／Ｄ変換
対象となるアナログ信号電圧の入力からサンプルコンデ
ンサへの経路中に設けられるサンプルスイッチにＭＯＳ
（metal oxide semiconductor ）トランジスタ等を用い
た場合に生じる、該サンプルスイッチのゲート電圧によ
るサンプルホールド電圧の変位によるものである。ＭＯ
Ｓトランジスタ等のサンプルスイッチは、そのゲート入
力への電圧の有無にて、スイッチのオンオフが制御され
る。この際、ゲート入力に印加される電圧によって生じ
るの電界の作用によって、サンプルコンデンサに蓄積さ
れる電荷が増減してしまう。このように蓄積される電荷
が増減してしまうと、サンプルコンデンサに保持される
サンプルホールド電圧が変動してしまい、Ａ／Ｄ変換精
度が低下してしまう。

【００２７】前記ＣＩＣＣ1991 26.7 の２ステップ直並
列型Ａ／Ｄコンバータにおける前記サンプルスイチッチ
ＳＷ０は、上位コンパレータ群及び下位コンパレータ群
全てのサンプルホールド回路への入力経路に配置されて
いる。従って、そのサンプル中に流れる電流は大きくな
ってしまう。このため、該サンプルスイッチに用いる、
例えばＭＯＳトランジスタの容量の大きさも大きくしな
ければならず、このため、前述のようなホールドステッ
プ現象の影響も大きくなってしまう。

【００２８】本発明は、前記従来の問題点を解決するべ
くなされたもので、回路構成を不必要に複雑にしてしま
うことなく、又、Ａ／Ｄ変換速度の低下を抑えながら、
前述のサンプリングタイミングスキューの問題を低減す
ることで、Ａ／Ｄ変換精度をより向上させることができ
る２ステップ直並列型のＡ／Ｄコンバータを提供するこ
とを目的とする。

【００２９】

【課題を達成するための手段】本発明は、複数の抵抗素
子を直列接続した、電圧の異なる複数の比較参照電圧Ｖ
Ｌを得る抵抗素子群を、更に複数直列接続して、該抵抗
素子群相互の直列接続点それぞれから電圧の異なる複数
の比較参照電圧ＶＨを得るようにラダー抵抗を構成し、
Ａ／Ｄ変換に際しては、まず、電圧の異なる複数の前記
比較参照電圧ＶＨそれぞれと入力されたアナログ信号電
圧とを、少なくとも１つのサンプルホールド回路及び少
なくとも１つのコンパレータでなる上位コンパレータ群
にて比較し、該上位コンパレータ群の比較結果に基づい
て複数の前記抵抗素子群の１つを選択し、選択された該
抵抗素子群から得られる電圧の異なる複数の前記比較参
照電圧ＶＬそれぞれと、入力された前記アナログ信号電
圧とを、複数のサンプルホールド回路及び複数のコンパ
レータでなる下位コンパレータ群にて同時比較し、前記
上位コンパレータ群の比較結果と前記下位コンパレータ
群の比較結果とに基づいて、Ａ／Ｄ変換結果のデジタル
出力を決定する２ステップ直並列型のＡ／Ｄコンパレー
タにおいて、前記下位コンパレータ群中のサンプルホー
ルド回路間でのサンプルホールド電圧の較差を低減する
下位コンパレータホールド電圧平均化回路を備えたこと
により、前記課題を達成したものである。

【００３０】又、前記Ａ／Ｄコンバータにおいて、前記
上位コンパレータ群が、複数のサンプルホールド回路及
び複数のコンパレータを有するものであって、又、更
に、前記上位コンパレータ群中のサンプルホールド回路
間でのサンプルホールド電圧の較差を低減する上位コン
パレータホールド電圧平均化回路と、該上位コンパレー
タホールド電圧平均化回路と前記下位コンパレータホー
ルド電圧平均化回路との間にあって、これら間のサンプ
ルホールド電圧の較差を低減するコンパレータ群間ホー
ルド電圧平均化回路とを備えたことにより、前記課題を
達成しすると共に、前記上位コンパレータ群と前記下位
コンパレータ群との間のサンプリングタイミングスキュ
ーの問題をも低減することで、よりＡ／Ｄ変換精度を向
上させたものである。

【００３１】又、前記Ａ／Ｄコンバータにおいて、前記
下位コンパレータ群中のサンプルホールド回路のサンプ
ルスイッチの容量の大きさに比べて、前記下位コンパレ
ータホールド電圧平均化回路の平均化スイッチの容量の
大きさが小さいことにより、前記課題を達成すると共
に、前述のサンプリングタイミングスキューの問題を低
減しながら、前記ホールドステップ現象の影響をより低
減したものである。

【００３２】又、前記Ａ／Ｄコンバータにおいて、前記
上位コンパレータ群の数よりも多い複数の前記下位コン
パレータ群を備え、又、該下位コンパレータ群に対応し
て、該下位コンパレータ群と同数の前記下位コンパレー
タホールド電圧平均化回路を備え、前記上位コンパレー
タホールド電圧平均化回路でのホールド電圧平均化時間
Ｔu に比べて、前記下位コンパレータホールド電圧平均
化回路でのホールド電圧平均化時間Ｔv を延長させたこ
とにより、前記課題を達成すると共に、Ａ／Ｄ変換速度
の低下を抑えながら、前記下位コンパレータ群でのサン
プルホールド電圧の平均化をより効果的に行うようにし
たものである。

【００３３】

【作用】本発明は、前述のＣＩＣＣ1991 26.7 で言及さ
れているサンプリングタイミングスキューの問題が、前
記特開平２−４１０２８で開示さているような平均化ス
イッチ回路を用いることで低減できることを見出してな
されたものである。又、本発明は、特に２ステップ直並
列型Ａ／Ｄコンバータに関するサンプリングタイミング
スキューの問題について検討し、より簡単な回路構成に
て、又Ａ／Ｄ変換速度の低下を抑えながら、該サンプリ
ングタイミングスキューの問題を低減する構成を見出し
てなされたものである。特に、本発明は、前記平均化ス
イッチ回路等、複数のサンプルホールド回路間でのサン
プルホールド電圧の較差を低減する回路（以降ホールド
電圧平均化回路と称する）を何処に設けることが効果的
か検討してなされている。

【００３４】又、本発明はこれ限定されるものではない
が、発明者等は、更に、前記ホールド電圧平均化回路に
ついて、これをどの様なスイッチとするか、又、動作タ
イミングはどの様なものにするか等、より効果的なもの
を見出している。

【００３５】図１は、本発明の要旨を示す回路図であ
る。

【００３６】この図１においては、本発明が対象とする
２ステップ直並列型のＡ／Ｄコンバータの、本発明に係
る特徴部分が示されている。この図１において、上位コ
ンパレータ群２１は、Ａ／Ｄ変換に際して、まず１ステ
ップ目に動作するものである。一方、下位コンパレータ
群２２は、前記上位コンパレータ群２１の比較結果に基
づいて動作するものである。前記下位コンパレータ群２
２は、複数のコンパレータを有している。又、該下位コ
ンパレータ群２２は、複数のコンパレータに対応して、
複数のサンプルホールド回路を備える。一方、前記上位
コンパレータ群２１については、少なくとも１つのサン
プルホールド回路、又、少なくとも１つのコンパレータ
を備える。本発明は、該上位コンパレータ群２１が備え
るサンプルホールド回路の個数、及びコンパレータの個
数を特に限定するものでなはい。

【００３７】まず、前記下位コンパレータ群２２につい
ては、複数のサンプルホールド回路それぞれが、１つの
サンプルコンデンサＣＬ１〜ＣＬn 、及び１つのサンプ
ルスイッチＳＬ２１〜ＳＬ２n にて構成されている。
又、各サンプルコンデンサＣＬ１〜ＣＬn に対して、１
つづつ、平均化スイッチＳＬ３１〜ＳＬ３n が設けられ
ている。

【００３８】一方、上位コンパレータ群２１について
は、例えば、これが合計m 個のサンプルホールド回路を
備えるものとした場合、各サンプルホールド回路は、１
つのサンプルコンデンサＣＨ１〜ＣＨm 、及び、１つの
サンプルスイッチＳＨ２１〜ＳＨ２m にて構成されてい
る。又、本発明はこれに限定されるものではないが、こ
の図１では、各サンプルサンプルホールド回路毎、即ち
各サンプルコンデンサＣＨ１〜ＣＨm 毎に、平均化スイ
ッチＳＨ３１〜ＳＨ３m が設けられる。

【００３９】このような前記上位コパレヘータ群２１及
び下位コンパレータ群２２に対して、前記サンプルスイ
ッチＳＨ２１〜ＳＨ２m 、ＳＬ２１〜ＳＬ２n には、ア
ナログ信号電圧Ａinが接続されている。又、前記平均化
スイッチＳＨ３１〜ＳＨ３mの一方の端子と、前記平均
化スイッチＶＲの一方の端子とは相互に接続されてい
る。前記平均化スイッチＳＬ３１〜ＳＬ３n の一方の端
子と、前記平均化スイッチＶＲの一方の端子とは相互に
接続されている。

【００４０】即ち、この図１において、前記下位コンパ
レータ群２２中のサンプルホールド回路間でのサンプル
ホールド電圧の較差を低減する下位コンパレータホール
ド電圧平均化回路は、主として、平均化スイッチＳＬ３
１〜ＳＬ３n 、及びこれら平均化スイッチＳＬ３１〜Ｓ
Ｌ３n に係る配線にて構成されている。又、上位コンパ
レータ群２１中のサンプルホールド回路間でのサンプル
ホールド電圧の較差を低減する上位コンパレータホール
ド電圧平均化回路は、主として、平均化スイッチＳＨ３
１〜ＳＨ３m 、及びこれら平均化スイッチＳＨ３１〜Ｓ
Ｈ３m に係る配線にて構成されている。又、前記下位コ
ンパレータホールド電圧平均化回路と前記上位コンパレ
ータホールド電圧平均化回路との間にあって、これら間
のサンプルホールド電圧の較差を低減するコンパレータ
群間ホールド電圧平均化回路は、前記平均化スイッチＶ
Ｒ及び該平均化スイッチＶＲに係る配線にて構成されて
いる。

【００４１】このような構成において、まず、前述のサ
ンプリングタイミングスキューによるＡ／Ｄ変換誤差は
次のように考えることができる。即ち、ＮビットへのＡ
／Ｄ変換対象となるアナログ信号電圧Ａinをfin の周波
数の正弦波とした場合、Δtのサンプリングタイミング
スキューに対するＡ／Ｄ変換誤差ΔＥは、次のように表
すことができる。

【００４２】 ΔＥ＝π×fin ×Δt ×２^N …（１）

【００４３】上記（１）式で示される如く、サンプリン
グタイミングスキューΔt に係るＡ／Ｄ変換誤差ΔＥ
は、次に列挙するようなものに依存するものとなってい
る。

【００４４】（１）入力されるアナログ信号電圧のスル
ーレート（周波数）：スルーレートが早くなり、周波数
が高くなるほど誤差が大きくなる。

【００４５】（２）Ａ／Ｄ変換結果のビット数：ビット
数が多くなり、要求される精度が高くなるほど誤差が無
視できなくなる。

【００４６】（３）サンプリングタイミングスキューΔ
t ：該該タイミングスキューΔt が増大するほど、誤差
が大きくなる。

【００４７】以上列挙した点に鑑み、本発明において
は、前記下位コンパレータ群２２において、特に前述の
サンプリングタイミングスキューの問題をより低減する
ことが重要であることに着目している。即ち、前記上位
コンパレータ群２１へと上位コンパレータホールド電圧
平均回路を設けないとしても、前記下位コンパレータ群
２２へと下位コンパレータホールド電圧平均化回路を設
けることで、前述のようなサンプリングタイミングスキ
ューの問題を低減することができる。

【００４８】これは、前記上位コンパレータ群２１に対
して前記下位コンパレータ群２２については、そのＡ／
Ｄ変換対象となるアナログ信号電圧のレンジ幅が狭く、
より高精度を要求されるためである。即ち、上位コンパ
レータ群２１は、入力されるアナログ信号電圧Ａinのフ
ルスケールに対して比較動作を行うのに対して、前記下
位コンパレータ群２２は、前記上位コンパレータ群２１
の比較結果に基づいて分割されたレンジ範囲の、より狭
い範囲で比較するためである。

【００４９】なお、本発明はこれに限定されるものでは
ないが、前記図１に示される如く、前記上位コンパレー
タ群２１においても、前記上位コンパレータホールド電
圧平均化回路を備えるようにしてもよい。この場合、発
明者等は、前記コンパレータ群間ホールド電圧平均化回
路を設けることが有効であることを見出している。即
ち、前記上位コンパレータホールド電圧平均化回路を備
えるようにした場合、該上位コンパレータホールド電圧
平均化回路にて前記上位コンパレータ群中のサンプルホ
ールド回路間でのホールド電圧平均化を行うことに併せ
て、前記コンパレータ群間ホールド電圧平均化回路によ
って、前記上位コンパレータホールド電圧平均化回路と
前記下位コンパレータホールド電圧平均化回路との間の
サンプルホールド電圧の平均化を行うことが、その相乗
効果によって、Ａ／Ｄ変換精度を向上させる点で有効で
あることを見出している。

【００５０】又、本発明はこれに限定されるものではな
いが、発明者等は、コンパレータ群中に用いられるサン
プルホールド回路のサンプルスイッチに対して、これに
対応して用いられるコンパレータホールド電圧平均化回
路の前記平均化スイッチの容量の大きさについても検討
している。

【００５１】前記サンプルスイッチは、Ａ／Ｄ変換対象
となるアナログ信号電圧に従ったサンプルコンデンサへ
の電荷の蓄積をオンオフするものである。従って、該サ
ンプルスイッチに求められる最低限の容量（その大き
さ、あるいはそのオン抵抗の大きさ）は、定められたサ
ンプリング時間で変化し得る大きさのアナログ信号電圧
の変化に従った電荷を、該サンプリング時間内で前記サ
ンプリングコンデンサへと蓄積できるものでなければな
らない。

【００５２】比較して、発明者等は、前記平均化スイッ
チの容量が、サンプリング時間よりも短いサンプリング
タイミングスキューにおける、前記アナログ信号電圧の
変化に対応できればよいことに着目している。従って、
本発明はこれに限定されるものではないが、本発明で用
いる前記平均化スイッチの容量の大きさを、これに対応
するサンプルホールド回路のサンプルスイッチの容量よ
りも小さくすることが可能であることを見出している。
特に、１つの前記上位コンパレータ群に対して複数の前
記下位コンパレータ群を用いるようにした場合、該下位
コンパレータ群での比較動作時間に余裕がある場合があ
り、この場合には、前記平均化スイッチの容量の大きさ
をより小さくすることも可能である。このように該平均
化スイッチを小さくすることで、前述したようなホール
ドステップ現象の影響をより少なくすることが可能であ
る。

【００５３】なお、本発明はこれに限定されるものでは
ないが、発明者等は、前記上位コンパレータ群の数より
も多い複数の前記下位コンパレータ群を備えるようにし
た場合、このように複数備えることによって可能な範囲
で、前記下位コンパレータホールド電圧平均化回路での
ホールド電圧平均化時間Ｔv を延長可能なことを見出し
ている。即ち、前記上位コンパレータホールド電圧平均
化回路でのホールド電圧平均化時間Ｔu に比べて、前記
下位コンパレータホールド電圧平均化回路でのホールド
電圧平均化時間Ｔv を延長するというものである。これ
は、１つの前記上位コンパレータ群に対して複数の前記
下位コンパレータ群を備えることによって得られる下位
コンパレータ群の比較時間の余裕を有効に利用し、前記
ホールド電圧平均化時間Ｔv を延長させ、より厳密なサ
ンプルホールド電圧の平均化を図り、これによってＡ／
Ｄ変換精度をより向上させるというものである。前述し
たように、発明者等は、前記上位コンパレータ群での電
圧比較の精度に比べ、前記該コンパレータ群での電圧比
較精度をより向上させる方が好ましいことを見出してい
る。従って、前記ホールド電圧平均化時間Ｔu に比べて
前記ホールド電圧平均化時間Ｔv を延長させることで、
Ａ／Ｄコンバータの全体の変換精度を向上させることも
可能である。

【００５４】なお、本発明が対象とするＡ／Ｄコンバー
タは、前述のような２ステップ直並列型のものであれば
よく、同様の効果を得ることができる。例えば、１つの
前記上位コンパレータ群に対して、１つの前記下位コン
パレータ群を備えた２ステップ直並列型のＡ／Ｄコンバ
ータであってもよい。あるいは、前記上位コンパレータ
群の数よりも多い複数の前記下位コンパレータ群を備え
るようにした２ステップ直並列型のＡ／Ｄコンバータを
対象としてもよい。１つの前記上位コンパレータ群に対
して２つの前記コンパレータ群を備える２ステップ直並
列型Ａ／Ｄコンバータであってもよく、あるいは、２つ
の前記上位コンパレータ群に対して３つ以上の前記下位
コンパレータ群を備えた２ステップ直並列型Ａ／Ｄコン
バータであってもよい。

【００５５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５６】図２は、本発明が適用された第１実施例〜
第３実施例のＡ／Ｄコンバータの全体構成を示すブロッ
ク図である。

【００５７】この図２及び後述する図３〜図１０では、
前記第１実施例〜前記第３実施例のＡ／Ｄコンバータが
示されている。これら第１実施例〜第３実施例は、サン
プルホールド回路やコンパレータの構成が互いに同じ
で、その動作のタイミングが相互に異なるものとなって
いる。それぞれの実施例の動作タイミングについては、
図１１〜図１４を用いて詳しく後述する。なお、これら
第１実施例〜第３実施例については、以降、単に実施例
とも総称する。

【００５８】まず、この図２に示される如く、前記実施
例のＡ／Ｄコンバータは、主として、上位コンパレータ
群２１と、第１下位コンパレータ群２２a と、第２下位
コンパレータ群２２b と、平均化スイッチＶＲa 及びＶ
Ｒb と、基準電圧発生回路２６と、タイミング回路２８
と、エンコーダ部３０とにより構成されている。本実施
例のＡ／Ｄコンバータは、１つの前記上位コンパレータ
群２１に対して、２つの下位コンパレータ群、即ち前記
第１下位コンパレータ群２２a 及び前記第２下位コンパ
レータ群２２b とを備えた、２ステップ直並列型のＡ／
Ｄコンバータとなっている。

【００５９】図３は、本実施例で用いられるラダー抵抗
の回路図である。

【００６０】この図３に示されるラダー抵抗は、本実施
例の特に前記基準電圧発生回路２６中で用いられてい
る。該ラダー抵抗は、合計１６個の抵抗素子Ｒ１〜Ｒ１
６にて構成されている。これら抵抗素子Ｒ１〜Ｒ１６
は、その抵抗値が互いに同一のものとなっている。該ラ
ダー抵抗において、前記抵抗素子Ｒ１〜Ｒ４は第１の抵
抗素子群となっており、前記抵抗素子Ｒ５〜Ｒ８は第２
の抵抗素子群となっており、前記抵抗素子Ｒ９〜Ｒ１２
は第３の抵抗素子群となっており、前記抵抗素子Ｒ１３
〜Ｒ１６は第４の抵抗素子群となっている。即ち、該ラ
ダー抵抗においては、前記抵抗素子Ｒ１〜Ｒ１６のうち
の合計４個ずつが直列接続されて合計４組の抵抗素子群
が構成されている。又、このような合計４組の抵抗素子
群が、更に直列接続されている。

【００６１】この図３において、まず、前記第１の抵抗
素子群と前記第２の抵抗素子群との接続点（直列接続
点）からは、比較参照電圧ＶＨ１が得られている。前記
第２の抵抗素子群と前記第３の抵抗素子群との接続点か
らは、比較参照電圧ＶＨ２が得られている。前記第３の
抵抗素子群と前記第４の抵抗素子群との接続点からは、
比較参照電圧ＶＨ３が得られている。

【００６２】更に、前記第１の抵抗素子群において、直
列接続された合計４個の前記抵抗素子Ｒ１〜Ｒ４の各接
続点からは、それぞれ、比較参照電圧ＶＬ１１〜ＶＬ１
３が得られている。前記第２の抵抗素子群において、直
列接続された前記抵抗素子Ｒ５〜Ｒ８の合計３個の接続
点からは、それぞれ、比較参照電圧ＶＬ２１〜ＶＬ２３
が得られている。前記第３の抵抗素子群において、直列
接続された前記抵抗素子Ｒ９〜Ｒ１２の合計３個の接続
点からは、それぞれ、比較参照電圧ＶＬ３１〜ＶＬ３３
が得られている。前記第４の抵抗素子群において、直列
接続された前記抵抗素子Ｒ１３〜Ｒ１６の合計３個の接
続点からは、それぞれ、比較参照電圧ＶＬ４１〜ＶＬ４
３が得られている。

【００６３】図４は、本実施例の基準電圧発生回路で用
いられるスイッチネットワークの回路図である。

【００６４】この図４に示されるスイッチネットワーク
は、合計１２個のスイッチＳＶ１１〜ＳＶ４１、ＳＶ１
２〜ＳＶ４２、ＳＶ１３〜ＳＶ４３によって構成されて
いる。該スイッチネットワークは、前記上位コンパレー
タ群２１の比較結果に従った前記エンコーダ部３０の出
力に従って動作する。即ち、該スイッチネットワーク
は、前記上位コンパレータ群２１の比較結果に基づい
て、前記比較参照電圧ＶＬ１１〜ＶＬ４１のいずれか１
つを比較参照電圧ＶＬ１として選択し、前記比較参照電
圧ＶＬ１２〜ＶＬ４２のいずれか１つを比較参照電圧Ｖ
Ｌ２として選択し、前記比較参照電圧ＶＬ１３〜ＶＬ４
３のいずれか１つを比較参照電圧ＶＬ３として選択する
というものである。

【００６５】選択されたこれら比較参照電圧ＶＬ１〜Ｖ
Ｌ３は、それぞれ、前記第１下位コンパレータ群２２a
中の対応する１つのサンプルホールド回路に入力される
と共に、前記第２下位コンパレータ群２２b の対応する
１つのサンプルホールド回路に入力される。

【００６６】図５は、本実施例で用いられる前記上位コ
ンパレータ群の回路図である。

【００６７】この図５に示される如く、前記上位コンパ
レータ群２１では、Ａ／Ｄ変換対象となるアナログ信号
電圧Ａinを入力すると共に、合計３つのチョッパ型コン
パレータそれぞれによって、前記比較参照電圧ＶＨ１〜
ＶＨ３それぞれと前記アナログ信号電圧Ｖinとの比較が
行われる。又、その比較結果は、それぞれ出力ＤＨ１〜
ＤＨ３となる。

【００６８】この図５の前記上位コンパレータ群２１に
おいて、第１のチョッパ型コンパレータは、サンプルコ
ンデンサＣＨ１と、サンプルスイッチＳＨ１１及びＳＨ
２１と、平均化スイッチＳＨ３１と、比較スイッチＣＰ
Ｈ１と、インバータＩＨ１とにより構成されている。第
２のチョッパ型コンパレータは、サンプルコンデンサＣ
Ｈ２と、サンプルスイッチＳＨ１２及びＳＨ２２と、平
均化スイッチＳＨ３２と、比較スイッチＣＰＨ２と、イ
ンバータＩＨ２とにより構成されている。第３のチョッ
パ型コンパレータは、サンプルコンデンサＣＨ３と、サ
ンプルスイッチＳＨ１３及びＳＨ２３と、平均化スイッ
チＳＨ３３と、比較スイッチＣＰＨ３と、インバータＩ
Ｈ３とにより構成されている。

【００６９】前記第１のチョッパ型コンパレータから出
力される比較結果はＤＨ１となっている。前記第２のチ
ョッパ型コンパレータが出力する比較結果はＤＨ２とな
っている。前記第３のチョッパ型コンパレータが出力す
る比較結果はＤＨ３となっている。これら出力ＤＨ１〜
ＤＨ３は、いずれも、前記エンコーダ部３０へと入力さ
れる。

【００７０】又、前記図５において、前記平均化スイッ
チＳＨ３１、ＳＨ３２、ＳＨ３３、及び配線ＶＲにて、
上位コンパレータホールド電圧平均化回路が構成されて
いる。

【００７１】図６は、本実施例に用いられる前記第１下
位コンパレータ群の回路図である。

【００７２】この図６に示される前記第１下位コンパレ
ータ群２２a は、Ａ／Ｄ変換対象となるアナログ信号電
圧Ａinと、前記比較参照電圧ＶＬ１〜ＶＬ３とを比較
し、その比較結果を出力ＤＬa １〜ＤＬa ３として出力
する。前記比較参照電圧ＶＬ１〜ＶＬ３は、前記上位コ
ンパレータ群２１の比較結果に基づいて、それぞれ比較
参照電圧ＶＬ１１〜ＶＬ４１、比較参照電圧ＶＬ１２〜
ＶＬ４２、前記比較参照電圧ＶＬ１３〜ＶＬ４３から選
択されたものである。

【００７３】この図６において、まず、第１のチョッパ
型コンパレータは、サンプルコンデンサＣＬa １と、サ
ンプルスイッチＳＬa １１及びＳＬa ２１と、平均化ス
イッチＳＬa ３１と、比較スイッチＣＰＬa １と、イン
バータＩＬa １とにより構成されている。第２のチョッ
パ型コンパレータは、サンプルコンデンサＣＬa ２と、
サンプルスイッチＳＬa １２及びＳＬa ２２と、平均化
スイッチＳＬa ３２と、比較スイッチＣＰＬa ２と、イ
ンバータＩＬa ２とにより構成されている。第３のチョ
ッパ型コンパレータは、サンプルコンデンサＣＬa ３
と、サンプルスイッチＳＬa １３及びＳＬa ２３と、平
均化スイッチＳＬa ３３と、比較スイッチＣＰＬa ３
と、インバータＩＬa ３とにより構成されている。これ
らチョッパ型コンパレータの比較結果は、それぞれ、出
力ＤＬa １〜ＤＬa ３として出力される。

【００７４】又、この図６において、前記平均化スイッ
チＳＬa ３１、ＳＬa ３２、ＳＬa３３、及び平均化ス
イッチＶＲa 、又これら平均化スイッチに係る配線に
て、下位コンパレータホールド電圧平均化回路が構成さ
れている。

【００７５】図７は、本実施例に用いられる前記第２下
位コンパレータ群の回路図である。

【００７６】この図７においては、前記図２に示した前
記第２下位コンパレータ群２２b の回路が示されてい
る。この第２下位コンパレータ群２２b の回路構成は、
前記図６を用いて前述した前記第１下位コンパレータ群
２２a と同一のものとなっている。即ち、前記図６に示
されるサンプルコンデンサやスイッチやインバータ等に
おける符号中の「a 」を「b 」に置き換えたこの図７に
示されるものが対応するものとなっている。

【００７７】即ち、該第２下位コンパレータ群２２b に
おいても、合計３つのチョッパ型コンパレータが構成さ
れ、それぞれの比較結果は接続ＤＬb １〜ＤＬb ３とし
て出力される。又、平均化スイッチＳＬb ３１、ＳＬb
３２、ＳＬb ３３、及び平均化スイッチＶＲb 、又これ
ら平均化スイッチに係る配線にて、下位コンパレータホ
ールド電圧平均化回路が構成されている以下、本実施例
の作用を、図を用いながら詳細に説明する。

【００７８】図８は、本実施例に用いられている複数の
コンパレータホールド電圧平均化回路間の接続を示す回
路図である。

【００７９】この図８においては、前述した本実施例
の、前記上位コンパレータ群２１に係る前記上位コンパ
レータホールド電圧平均化回路と、前記第１下位コンパ
レータ群２２a に係る前記下位コンパレータホールド電
圧平均化回路と、前記第２下位コンパレータ群２２b に
係る前記下位コンパレータホールド電圧平均化回路との
関係が示されている。又、本実施例における前記コンパ
レータ群間ホールド電圧平均化回路も示されている。

【００８０】即ち、前記平均化スイッチＳＨ３１等を含
む前記上位コンパレータホールド電圧平均化回路は、前
記平均化スイッチＶＲa 及びＶＲb 又配線ＶＲ等で構成
されるコンパレータ群間ホールド電圧平均化回路の、特
に配線ＶＲに接続されている。又、この図８に図示され
る前記平均化スイッチＳＬa ３１等を含む前記第１下位
コンパレータ群２２a の前記下位コンパレータホールド
電圧平均化回路は、前述のコンパレータ群間ホールド電
圧平均化回路の前記平均化スイッチＶＲa の一方の端子
に接続されている。又、この図８には図示されない前記
第２下位コンパレータ群２２b の前記下位コンパレータ
ホールド電圧平均化回路は、前記コンパレータ群間ホー
ルド電圧平均化回路の前記平均化スイッチＶＲb の一方
の端子に接続されている。

【００８１】図９は、本実施例で用いられる複数のコン
パレータホールド電圧平均化回路の動作を示す回路図で
ある。

【００８２】この図９においては、その動作の理解を容
易にするため、それぞれのホールド電圧平均化回路に関
する部分が抽出され示されている。

【００８３】即ち、前記上位コンパレータ群２１につい
ては、前記平均化スイッチＳＨ３１、ＳＨ３２及びＳＨ
３３、又前記サンプルコンデンサＣＨ１〜ＣＨ３が抽出
され示されている。前記下位コンパレータ群２２a につ
いては、前記平均化スイッチＳＬa ３１、ＳＬa ３２及
びＳＬa ３３、又前記サンプルコンデンサＣＬa １〜Ｃ
Ｌa ３が抽出され示されている。前記第１下位コンパレ
ータ群２２b については、前記平均化スイッチＳＬb ３
１、ＳＬb ３２及びＳＬb ３３、又前記サンプルコンデ
ンサＣＬb １〜ＣＬb ３が抽出され示されている。又、
前記コンパレータ群間ホールド電圧平均化回路の前記平
均化スイッチＶＲa 及びＶＲb 、又前記配線ＶＲが示さ
れている。

【００８４】まず、この図９において、前記上位コンパ
レータホールド電圧平均化回路は、合計３個の前記平均
化スイッチＳＨ３１〜ＳＨ３３をいずれもオンとするこ
とで、前記サンプルコンデンサＣＨ１〜ＣＨ３それぞれ
に蓄えられいてる電荷によるそれぞれの電圧を、相互に
同一電圧とする。又、前記第１下位コンパレータ群２２
a に係る前記下位コンパレータホールド電圧平均化回路
は、前記平均化スイッチＳＬa ３１〜ＳＬa ３３をいず
れもオンとすることにより、前記サンプルコンデンサＣ
Ｌa １〜ＣＬa ３にそれぞれ蓄えられている電荷による
それぞれの電圧を、相互に同一電圧とする。又、前記第
２下位コンパレータ群２２b に係る前記下位コンパレー
タホールド電圧平均化回路においても、前記平均化スイ
ッチＳＬb ３１〜ＳＬb ３３をいずれもオンとすること
で、前記サンプルコンデンサＣＬb １〜ＣＬb ３のそれ
ぞれに蓄えられている電荷によるぞれぞれの電圧を、相
互に同一電圧とする。

【００８５】又、前記コンパレータ群間ホールド電圧平
均化回路の前記平均化スイッチＶＲa をオンとすること
で、前記上位コンパレータホールド電圧平均化回路で平
均化されているサンプルホールド電圧と、前記第１コン
パレータ群２２a の前記下位コンパレータホールド電圧
平均化回路にて平均化されているサンプルホールド電圧
とを平均化することができる。同様に、前記コンパレー
タ群間ホールド電圧平均化回路の前記平均化スイッチＶ
Ｒb をオンとすることで、前記上位コンパレータホール
ド電圧平均化回路にて平均化されているサンプルホール
ド電圧と、前記第２下位コンパレータ群２２b の前記下
位コンパレータホールド電圧平均化回路にて平均化され
ているサンプルホールド電圧とが、相互に平均化され
る。

【００８６】図１０は、本実施例に用いられる前記エン
コーダ部の回路図である。

【００８７】この図１０においては、前記上位コンパレ
ータ群２１の出力ＤＨ１〜ＤＨ３、前記第１下位コンパ
レータ群２２a の前記出力ＤＬa １〜ＤＬa ３、及び前
記第２下位コンパレータ群２２b の前記出力ＤＬb １〜
ＤＬb ３を入力し、エンコードする前記エンコーダ部３
０の回路図が示されている。該エンコーダ部３０は、主
として、合計３個のエンコーダ３２a 、３２b 、３２h
と、合計８個のフリップフロップ３４a 、３４b 、３４
h 、３４i と、セレクタ３６と、デコーダ３８とにより
構成されている。

【００８８】まず、この図１０において、前記上位コン
パレータ群２１からの前記出力ＤＨ１〜ＤＨ３は、前記
エンコーダ３２h によって、２ビットの２進数にエンコ
ードされ、１ビットづつ、合計２個の前記フリップフロ
ップ３４h それぞれに記憶される。前記出力ＤＨ１〜Ｄ
Ｈ３はいずれか１つが排他的に“１”となり、あるいは
全てが“０”となるものである。従って、前記エンコー
ダ３２は、このような前記出力ＤＨ１〜ＤＨ３の入力を
エンコードすることで、２ビットの２進数を得る。

【００８９】同様に、前記第１下位コンパレータ群２２
a からの前記出力ＤＬa １〜ＤＬa３や、前記第２下位
コンパレータ群２２b からの前記出力ＤＬb １〜ＤＬb
３についても、それぞれ前記エンコーダ３２a 、３２b
にてエンコードされ、得られた２ビットの２進数は、１
ビットつづ前記フリップフロップ３４a 、３４b に記憶
される。

【００９０】又、２つの前記フリップフロップ３４h に
記憶されている２進数に従って、前記デコーダ３８は、
前記図４を用いて前述した前記スイッチマトリックスの
切換えを行う合計４つの信号を得る。該デコーダ３８
は、２ビットの２進数の値に従って、４つの信号のいず
れか１つを“１”とする。該デコーダ３８が出力するこ
のような信号によって、前記図４に示した、４つの前記
スイッチＳＶ１１〜ＳＶ４１のいずれか１つがオンとな
り、４つの前記スイッチＳＶ１２〜ＳＶ４２のいずれか
１つがオンとなり、４つの前記スイッチＳＶ１３〜ＳＶ
４３のいずれか１つがオンとなる。

【００９１】又、２つの前記フリップフロップ３４h の
出力は、２つの前記フリップフロップ３４i に記憶され
る。２つの該フリップフロップ３４i は、前記上位コン
パレータ群２１と前記第１下位コンパレータ群２２a と
の比較動作の１サイクル分のずれ、又、前記上位コンパ
レータ群２１の比較動作と前記第２下位コンパレータ群
２２b の比較動作との１サイクルのずれを解消するため
のバッファとして用いられる。これら２つのフリップフ
ロップ３４i の出力は、前記アナログ信号電圧ＡinのＡ
／Ｄ変換結果の上位２ビット、即ち出力Ｄout （Ｈ）と
なる。

【００９２】一方、前記エンコーダ３２a が出力する２
ビットの２進数は、２つの前記フリップフロップ３４a
に記憶される。又、前記エンコーダ３２b が出力する２
ビットの２進数は、２つの前記フリップフロップ３４b
に記憶される。２つの前記フリップフロップ３４a に記
憶される２ビットの２進数と、２つの前記フリップフロ
ップ３４b に記憶される２ビットの２進数とは、前記セ
レクタ３６にて選択され、前記アナログ信号電圧Ａinの
Ａ／Ｄ変換結果の下位２ビットのデータとして、即ち出
力Ｄout （Ｌ）として出力される。該セレクタ３６は、
２つの前記フリップフロップ３４a の出力と、２つの前
記フリップフロップ３４b の出力とを、交互に選択す
る。

【００９３】以下、タイムチャートを用いながら、本実
施例の作用をより具体的に説明する。特に、図１１は、
前記第１実施例のタイムチャートである。図１２は、前
記第２実施例のタイムチャートである。図１３は、前記
第３実施例のタイムチャートである。これら図１１〜図
１３のタイムチャートにおいて、n は、“１”、
“２”、“３”の整数を表す。

【００９４】なお、これら図１１〜図１３のタイムチャ
ートに示されるタイミング制御、又、後述する図１４の
タイムチャートに示されるタイミング制御は、主とし
て、前記タイミング回路２８にて行われる。

【００９５】まず、前記図１１の時刻 t１〜 t２におい
て、前記上位コンパレータ群２１の前記サンプルスイッ
チＳＨ１n 及びＳＨ２n が共にオンとなることにより、
サンプリングＳ１として、前記アナログ信号電圧Ａinに
従った電荷が前記サンプルコンデンサＣＨ１に蓄えられ
る。又、前記第１下位コンパレータ群２２a において
は、前記サンプルスイッチＳＬa １n 及びＳＬa ２n が
共にオンとなることにより、サンプリングＳ１として、
前記アナログ信号電圧Ａinに従った電荷が前記サンプル
コンデンサＣＬanに蓄えられる。

【００９６】更に、この時刻 t１〜 t２の間、前記平均
化スイッチＳＨ３n がオンとなることにより、前記上位
コンパレータ群２１中の３つの前記サンプルコンデンサ
ＣＨn のサンプルホールド電圧の平均化が行われる。
又、前記平均化スイッチＳＬa３n がオンとなることに
より、前記第１下位コンパレータ群２２a 中の３つの前
記サンプルコンデンサＣＬanのサンプルホールド電圧の
平均化が図られる。更に、前記平均化スイッチＶＲa も
オンとなることにより、３つの前記サンプルコンデンサ
ＣＨn 及び３つの前記サンプルコンデンサＣＬan間で
の、サンプルホールド電圧の平均化も行われる。

【００９７】この後、時刻 t２〜 t３では、前記比較ス
イッチＣＰＨn がオンとなることにより、前記上位コン
パレータ群２１での比較動作Ｃ１が行われる。この比較
結果は、前記第１下位コンパレータ群２２a での比較動
作に当って行われる、前記図４に示した前記基準電圧発
生回路２６中の前記スイッチマトリックスの切換えにも
用いられる。

【００９８】続いて時刻 t３〜 t４では、前記サンプル
スイッチＳＨ１n 及びＳＨ２n がオンとなることによ
り、前記上位コンパレータ群２１でのサンプリングＳ２
が行われる。又、前記サンプルスイッチＳＬb １n 及び
ＳＬb ２n が共にオンとなることによって、前記第２下
位コンパレータ群２２b でのサンプリングＳ２が行われ
る。

【００９９】又、この時刻 t３〜 t４では、前記平均化
スイッチＳＨ３n がオンとなることにより、３つの前記
サンプルコンデンサＣＨn に関するサンプルホールド電
圧の平均化が行われる。又、前記平均化スイッチＳＬb
３n がオンとなることにより、３つの前記サンプルコン
デンサＣＬbnのサンプルホールド電圧の平均化が行われ
る。更に、前記平均化スイッチＶＲb がオンとなること
により、３つの前記サンプルコンデンサＣＨn と、３つ
の前記サンプルコンデンサＣＬbnとの、異なるコンパレ
ータ群間でのサンプルホールド電圧の平均化が行われ
る。

【０１００】続いて時刻 t４〜 t５では、前記比較スイ
ッチＣＰＨn がオンとなることにより、前記上位コンパ
レータ群２１において比較動作Ｃ２が行われる。

【０１０１】一方、この時、前記比較スイッチＣＰＬan
がオンとなることにより、前記第１下位コンパレータ群
２２a では比較動作Ｃ１が行われる。この時刻 t４〜 t
５での該第１下位コンパレータ群２２a の比較動作Ｃ１
は、前述の時刻 t２〜 t３での前記上位コンパレータ群
２１での比較動作Ｃ１に対応するものである。即ち、そ
れぞれの比較結果は、Ａ／Ｄ変換結果の下位２ビット、
あるいは上位２ビットに相当するものとなる。

【０１０２】続いて時刻 t５〜 t６では、前記サンプル
スイッチＳＨ１n 及びＳＨ２n が共にオンとなることに
より、上位コンパレータ群２１の３つの前記サンプルコ
ンデンサＣＨn にて、サンプリングＳ３が行われる。
又、前記サンプルスイッチＳＬa １n 及びＳＬa ２n が
共にオンとなることにより、前記第１下位コンパレータ
群２２a の３つの前記サンプルコンデンサＣＬanでの、
サンプリングＳ３が行われる。この時刻 t５〜 t６にお
いても、前述の時刻 t１〜 t２と同様の、前記平均化ス
イッチＳＨ３n 、ＳＬa ３n 及びＶＲa に関するサンプ
ルホールド電圧の平均化が行われる。

【０１０３】この後時刻 t６〜 t７では、前記比較スイ
ッチＣＰＨn がオンになることにより、前記上位コンパ
レータ群２１において、比較動作Ｃ３が行われる。又、
前記比較スイッチＣＰＬbnがオンとなることにより、前
記第２下位コンパレータ群２２b において、比較動作Ｃ
２が行われる。この時刻 t６〜 t７における該第２下位
コンパレータ群２２b の前記比較動作Ｃ２は、前述した
時刻 t４〜 t５における前記上位コンパレータ群２１に
よる比較動作Ｃ２に対応するものである。即ち、これら
２つの比較動作Ｃ２が一対となり、一方がＡ／Ｄ変換結
果の下位２ビットとなり、他方が上位２ビットとなる。

【０１０４】なお、時刻 t７以降についても、同様の動
作が繰返し行われる。

【０１０５】次に、図１２のタイムチャートで示される
前記第２実施例においては、前記図１１に示される前述
の第１実施例と比べ、前記平均化スイッチＳＬa ３n 、
ＶＲa 、ＳＬb ３n 及びＶＲb に関するタイミングが異
なっている。

【０１０６】即ち、前記第１下位コンパレータ群２２a
に係る前記平均化スイッチＳＬa ３n 及びＶＲa のタイ
ミングは、前記第１実施例と異なり、前記サンプルスイ
ッチＳＬa １n 及びＳＬa ２n のタイミングに対して、
独立して制御され、そのオンとなる期間が延長されてい
る。一方、本第２実施例では、前記第２下位コンパレー
タ群２２b に関する前記平均化スイッチＳＬb ３n 及び
ＶＲb のタイミングが、前記サンプルスイッチＳＬb １
n 及びＳＬb ２n のタイミングに対して、独立して制御
され、そのオンとなる期間が延長されている。

【０１０７】このように、本第２実施例においては、前
記第１下位コンパレータ群２２a や前記第２下位コンパ
レータ群２２b において、サンプリング後、又このサン
プリングに対する比較動作の前の間の空き時間を有効に
用いて、サンプルホールド電圧の平均化を行う時間を延
長するようにしている。これによって、本第２実施例
は、前記第１実施例と比べて、より厳密なサンプルホー
ルド電圧の平均化を行うことができ、Ａ／Ｄ変換結果の
精度をより向上させることができる。

【０１０８】又、このようにサンプルホールド電圧の平
均化に長い時間を利用することが可能となるので、前記
平均化スイッチＳＬa ３n 、ＶＲa 、ＳＬb ３n 及びＶ
Ｒbの容量を小さくすることも可能である。例えば、用
いるＭＯＳトランジスタの大きさを小さくすることも可
能である。これによって、前述したようなホールドステ
ップ現象の影響をより低減することも可能であり、Ａ／
Ｄ変換精度を向上することが可能である。

【０１０９】次に、前記図１３のタイムチャートに示さ
れる前記第３実施例は、特に前記平均化スイッチＳＨ３
n に関するタイミングが、前記図１２を用いて前述した
前記第２実施例と異なっている。

【０１１０】即ち、本第３実施例においては、前記平均
化スイッチＳＨ３n のタイミングが、前記サンプルスイ
ッチＳＨ１n 及びＳＨ２n の動作に対して、独立して制
御され、そのオンとなる期間が延長されている。即ち、
前記上位コンパレータ群２１の３つの前記サンプルコン
デンサＣＨn に関するサンプルホールド電圧の平均化の
時間が延長されている。このため、これら３つのサンプ
ルコンデンサＣＨn に関する比較動作が開始されても、
これらサンプルコンデンサＣＨn に対する平均化も短時
間続行されることとなる。しかしながら、これらサンプ
ルコンデンサＣＨn 間の電圧は基本的には同一電圧であ
るはずなので、特に問題とはならない。

【０１１１】本第３実施例においては、このように前記
上位コンパレータ群２１の３つのサンプルコンデンサＣ
Ｈn のサンプルホールド電圧平均化時間を延長すること
ができ、前記第１実施例や前記第２実施例と比べ、より
厳密なサンプルホールド電圧の平均化を行うことが可能
である。これによって、Ａ／Ｄ変換精度を向上すること
ができる。あるいは、このようにサンプルホールド電圧
平均化時間を延長することが可能であるため、前記平均
化スイッチＳＨ３n の容量を小さくすることも可能であ
り、この場合、前述のようなホールドスップ現象の影響
をより低減することが可能である。

【０１１２】なお、図１４は、前記第２実施例及び前記
第３実施例におけるホールド電圧平均化時間の延長を説
明するタイムチャートである。

【０１１３】この図１４において、時刻ta〜tbの間、前
記サンプルスイッチＳＨ１n 及びＳＨ２n がオンとな
り、前記上位コンパレータ群２１の前記サンプルコンデ
ンサＣＨn に関するサンプリングが行われる。又、この
時刻ta〜tbの間、前記サンプルスイッチＳＬa １n 及び
ＳＬa ２n がオンとなり、前記第１下位コンパレータ群
２２a の前記サンプルコンデンサＣＬanに関するサンプ
リングが行われる。

【０１１４】これに対して、前記第２実施例及び前記第
３実施例では、前記平均化スイッチＳＬa ３n 及びＶＲ
a によるサンプルホールド電圧の平均化の時間Ｔv がＴ
v ′だけ延長されている。又、前記第３実施例において
は、この時刻ta〜tbの間に比べ、前記平均化スイッチＳ
Ｈ３n によるサンプルホールド電圧の平均化の時間Ｔu
もＴu ′だけ延長されている。これら平均化時間Ｔu や
Ｔv の延長によって、より厳密なサンプルホールド電圧
の平均化を行うことが可能である。

【０１１５】本実施例の２ステップ直並列型Ａ／Ｄコン
バータでは、前記上位コンパレータ群２１の比較動作の
精度に比べ、前記第１下位コンパレータ群２２a や前記
第２下位コンパレータ群２２b の比較動作の精度の方
が、より高精度を要求される。又、本実施例において
は、１つの前記上位コンパレータ群２１に対して２つの
下位コンパレータ群、即ち前記第１下位コンパレータ群
２２a 及び前記第２下位コンパレータ群２２b を備えて
いるため、この図１４に示されるホールド電圧平均化時
間Ｔv を延長し易い。このため、本実施例においては、
前記ホールド電圧平均化時間Ｔu に比べて、該ホールド
電圧平均化時間Ｔv を延長させることで、前記第１下位
コンパレータ群２２a や前記第２下位コンパレータ群２
２b の比較動作の精度を向上させ、これによって全体的
なＡ／Ｄ変換精度の向上を図っている。

【０１１６】

【発明の効果】以上説明したとおり、本発明によれば、
回路構成を不必要に複雑にしてしまうことなく、又、Ａ
／Ｄ変換速度の低下を抑えながら、前述のサンプリング
タイミングスキューの問題を低減することで、Ａ／Ｄ変
換精度をより向上させることができるという優れた効果
を得ることができる。

【０１１７】本発明においては、前記下位コンパレータ
ホールド電圧平均化回路を新たに備える必要があるが、
前述した実施例の如く、前記特開平１−１９００２９や
前記特開平２−１２３８２９等のように下位データで上
位データを補正する場合に比べ、追加される回路が一般
に遥かに簡単な回路である。又、本発明におけるサンプ
ルホールド電圧の平均化は前述の実施例の如く、従来空
き時間となってしたタイミングに行うことも可能であ
り、Ａ／Ｄ変換速度の低下を抑えることが可能である。

【図面の簡単な説明】

【図１】本発明の要旨を示す２ステップ直並列型Ａ／Ｄ
コンバータの部分回路図

【図２】本発明が適用された第１実施例、第２実施例及
び第３実施例の２ステップ直並列型Ａ／Ｄコンバータの
構成を示すブロック図

【図３】前記第１実施例〜第３実施例の基準電圧発生回
路にて用いられるラダー抵抗の回路図

【図４】前記基準電圧発生回路にて用いられるスイッチ
マトリックスの回路図

【図５】前記第１実施例〜第３実施例に用いられる上位
コンパレータ群の回路図

【図６】前記第１実施例〜第３実施例に用いられる第１
下位コンパレータ群の回路図

【図７】前記第１実施例〜第３実施例に用いられる第２
下位コンパレータ群の回路図

【図８】前記第１実施例〜第３実施例に用いられる上位
コンパレータホールド電圧平均化回路と２つの下位コン
パレータホールド電圧平均化回路とコンパレータ群間ホ
ールド電圧平均回路との関係を示す回路図

【図９】前記第１実施例〜第３実施例のサンプルホール
ド電圧平均化に係る回路部分の回路図

【図１０】前記第１実施例〜第３実施例のエンコーダ部
の回路図

【図１１】前記第１実施例の動作を示すタイムチャート

【図１２】前記第２実施例の動作を示すタイムチャート

【図１３】前記第３実施例の動作を示すタイムチャート

【図１４】前記第１実施例〜第３実施例の特にサンプル
ホールド電圧平均化を行うタイミングに関するタイムチ
ャート

【図１５】第１従来例の２ステップ直並列型Ａ／Ｄコン
バータの特徴部分の構成を示すブロック図

【図１６】第２従来例の２ステップ直並列型Ａ／Ｄコン
バータの特徴部分の構成を示すブロック図

【図１７】第３従来例の２ステップ直並列型Ａ／Ｄコン
バータの特徴部分の構成を示すブロック図

【図１８】前記第３従来例の動作を示すタイムチャート

【符号の説明】

１０、１１…サンプルホールド回路機能を有するコンパ
レータ（チョッパ型コンパレータ等） １２、１４…サンプルホールド回路 １３、１５…コンパレータ ２１…上位コンパレータ群 ２２…下位コンパレータ群 ２２a …第１下位コンパレータ群 ２２b …第２下位コンパレータ群 ２６…基準電圧発生回路 ２８…タイミング回路 ３０…エンコーダ部 ３２a 、３２b 、３２h …エンコーダ ３４a 、３４b 、３４h 、３４i …フリップフロップ ３６…セレクタ ３８…デコーダ ＳＨ１１〜ＳＨ１３、ＳＨ２１〜ＳＨ２３〜ＳＨ２m 、
ＳＬ２１〜ＳＬ２n 、ＳＬa １１〜ＳＬa １３、ＳＬa
２１〜ＳＬa ２３、ＳＬb １１〜ＳＬb １３、ＳＬb ２
１〜ＳＬb ２３…サンプルスイッチ ＳＨ３１〜ＳＨ３３〜ＳＨ３m 、ＳＬ３１〜ＳＬ３n 、
ＳＬa ３１ 〜ＳＬa ３３、ＳＬb ３１〜ＳＬb ３３、
ＶＲ、ＶＲa 、ＶＲb …平均化スイッチ ＣＰＨ１〜ＣＰＨ３、ＣＰＬa １〜ＣＰＬa ３、ＣＰＬ
b １〜ＣＰＬb ３…比較スイッチ ＣＨ１〜ＣＨ３〜ＣＨn 、ＣＬ１〜ＣＬn 、ＣＬa １〜
ＣＬa ３、ＣＬb １〜ＣＬb ３…サンプルコンデンサ ＩＨ１〜ＩＨ３、ＩＬa １〜ＩＬa ３、ＩＬb １〜ＩＬ
b ３…インバータＡin…アナログ信号電圧 ＶＨ１〜ＶＨ３、ＶＬ１１〜ＶＬ１３、ＶＬ２１〜ＶＬ
２３、ＶＬ３１〜ＶＬ３３、ＶＬ４１〜ＶＬ４３、ＶＬ
１〜ＶＬ３…比較参照電圧 ＶＳ−ＶＧ…基準電圧 ＤＨ１〜ＤＨ３…上位コンパレータ群の比較結果出力 ＤＬa １〜ＤＬa ３…第１下位コンパレータ群の比較結
果出力 ＤＬb １〜ＤＬb ３…第２下位コンパレータ群の比較結
果出力 Ｄout …Ａ／Ｄ変換結果の出力 Ｄout （Ｌ）…Ａ／Ｄ変換結果の下位２ビットの出力 Ｄout （Ｈ）…Ａ／Ｄ変換結果の上位２ビットの出力 ＳＶ１１〜ＳＶ１３、ＳＶ２１〜ＳＶ２３、ＳＶ３１〜
ＳＶ３３、ＳＶ４１〜ＳＶ４３…基準電圧発生回路のス
イッチマトリックスのスイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の抵抗素子を直列接続した、電圧の異
   なる複数の比較参照電圧ＶＬを得る抵抗素子群を、更に
   複数直列接続して、該抵抗素子群相互の直列接続点それ
   ぞれから電圧の異なる複数の比較参照電圧ＶＨを得るよ
   うにラダー抵抗を構成し、Ａ／Ｄ変換に際しては、ま
   ず、電圧の異なる複数の前記比較参照電圧ＶＨそれぞれ
   と入力されたアナログ信号電圧とを、少なくとも１つの
   サンプルホールド回路及び少なくとも１つのコンパレー
   タでなる上位コンパレータ群にて比較し、該上位コンパ
   レータ群の比較結果に基づいて複数の前記抵抗素子群の
   １つを選択し、選択された該抵抗素子群から得られる電
   圧の異なる複数の前記比較参照電圧ＶＬそれぞれと、入
   力された前記アナログ信号電圧とを、複数のサンプルホ
   ールド回路及び複数のコンパレータでなる下位コンパレ
   ータ群にて同時比較し、前記上位コンパレータ群の比較
   結果と前記下位コンパレータ群の比較結果とに基づい
   て、Ａ／Ｄ変換結果のデジタル出力を決定する２ステッ
   プ直並列型のＡ／Ｄコンパレータにおいて、 前記下位コンパレータ群中のサンプルホールド回路間で
   のサンプルホールド電圧の較差を低減する下位コンパレ
   ータホールド電圧平均化回路を備えたことを特徴とする
   Ａ／Ｄコンバータ。
2. 【請求項２】請求項１において、前記上位コンパレータ
   群が、複数のサンプルホールド回路及び複数のコンパレ
   ータを有するものであって、 又、更に、前記上位コンパレータ群中のサンプルホール
   ド回路間でのサンプルホールド電圧の較差を低減する上
   位コンパレータホールド電圧平均化回路と、 該上位コンパレータホールド電圧平均化回路と前記下位
   コンパレータホールド電圧平均化回路との間にあって、
   これら間のサンプルホールド電圧の較差を低減するコン
   パレータ群間ホールド電圧平均化回路とを備えたことを
   特徴とするＡ／Ｄコンバータ。
3. 【請求項３】請求項１又は２のいずれか一方において、 前記下位コンパレータ群中のサンプルホールド回路のサ
   ンプルスイッチの容量の大きさに比べて、前記下位コン
   パレータホールド電圧平均化回路の平均化スイッチの容
   量の大きさが小さいことを特徴とするＡ／Ｄコンバー
   タ。
4. 【請求項４】請求項２において、 前記上位コンパレータ群の数よりも多い複数の前記下位
   コンパレータ群を備え、 又、該下位コンパレータ群に対応して、該下位コンパレ
   ータ群と同数の前記下位コンパレータホールド電圧平均
   化回路を備え、 前記上位コンパレータホールド電圧平均化回路でのホー
   ルド電圧平均化時間Ｔu に比べて、前記下位コンパレー
   タホールド電圧平均化回路でのホールド電圧平均化時間
   Ｔv を延長させたことを特徴とするＡ／Ｄコンバータ。