JPH0629308A - Ｌｄｄトランジスタ及びその製造方法 - Google Patents
Ｌｄｄトランジスタ及びその製造方法Info
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- JPH0629308A JPH0629308A JP4116768A JP11676892A JPH0629308A JP H0629308 A JPH0629308 A JP H0629308A JP 4116768 A JP4116768 A JP 4116768A JP 11676892 A JP11676892 A JP 11676892A JP H0629308 A JPH0629308 A JP H0629308A
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- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/141—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer comprising oxides only
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 強い電界によりトラップされてホットキャリ
アを減少できるＬＤＤトランジスタ及びその製造方法を
提供する。 【構成】 Ｐ型基板１０上に、通常の方法によりゲート
１２を形成した後、基板と異なる型のイオン注入を施し
て拡散させ、低濃度のソース／ドレーン領域１４を形成
し、前面的に基板に同型の不純物がドーピングされた物
質としてＢＳＧを蒸着し、エッチングを施してゲート側
壁スペーサ１３を形成し、ポストアニーリング工程を施
して低濃度のソース／ドレーン領域１４の中、前記ゲー
ト側壁１３の直下に基板と同型の不純物拡散領域を形成
し、前記基板と異なる型のイオン注入を施した後拡散さ
せ、高濃度のソース／ドレーン領域１６を形成する。
アを減少できるＬＤＤトランジスタ及びその製造方法を
提供する。 【構成】 Ｐ型基板１０上に、通常の方法によりゲート
１２を形成した後、基板と異なる型のイオン注入を施し
て拡散させ、低濃度のソース／ドレーン領域１４を形成
し、前面的に基板に同型の不純物がドーピングされた物
質としてＢＳＧを蒸着し、エッチングを施してゲート側
壁スペーサ１３を形成し、ポストアニーリング工程を施
して低濃度のソース／ドレーン領域１４の中、前記ゲー
ト側壁１３の直下に基板と同型の不純物拡散領域を形成
し、前記基板と異なる型のイオン注入を施した後拡散さ
せ、高濃度のソース／ドレーン領域１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（Ｌｉｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）の構造を有するトランジス
タの製造方法に関し、特にソース／ドレーン領域の近傍
の電界によるホットキャリアの影響を減少させたものの
製造方法に関する。
Ｄｏｐｅｄ Ｄｒａｉｎ）の構造を有するトランジス
タの製造方法に関し、特にソース／ドレーン領域の近傍
の電界によるホットキャリアの影響を減少させたものの
製造方法に関する。
【０００２】
【従来の技術】従来、一般のＬＤＤ構造を有するＮ型ト
ランジスタの製造工程を図１乃至図４を参照して説明す
る。まず、図１のように、Ｐ型基板１上にゲート２を形
成し、図２のように、低濃度のソース／ドレーン領域を
形成するためのＮ- 型イオン注入を施す。ついで図３の
ように、ゲート側壁スペーサ３を形成し、熱工程を施し
て注入したＮ- 型イオンを基板に拡散させ、低濃度のソ
ース／ドレーン領域４を形成する。そして図４のよう
に、Ｎ+ 型イオン注入を施した後拡散させて高濃度のソ
ース／ドレーン領域５を形成する。
ランジスタの製造工程を図１乃至図４を参照して説明す
る。まず、図１のように、Ｐ型基板１上にゲート２を形
成し、図２のように、低濃度のソース／ドレーン領域を
形成するためのＮ- 型イオン注入を施す。ついで図３の
ように、ゲート側壁スペーサ３を形成し、熱工程を施し
て注入したＮ- 型イオンを基板に拡散させ、低濃度のソ
ース／ドレーン領域４を形成する。そして図４のよう
に、Ｎ+ 型イオン注入を施した後拡散させて高濃度のソ
ース／ドレーン領域５を形成する。
【０００３】
【発明が解決しようとする課題】ソース／ドレーン領域
の近傍に集中される強い電界を減少させるために、従来
は前記のように高濃度のソースドレーン領域５と低濃度
のソースドレーン領域とを形成して、最終商品の信頼性
を改善していた。しかしながら、強い電界によるホット
キャリアが側壁スペーサを形成するＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜にトラップされ
て電界が存在することとなり、これにより、そのホット
キャリアのゲート酸化膜の信頼性が低下する不都合があ
った。
の近傍に集中される強い電界を減少させるために、従来
は前記のように高濃度のソースドレーン領域５と低濃度
のソースドレーン領域とを形成して、最終商品の信頼性
を改善していた。しかしながら、強い電界によるホット
キャリアが側壁スペーサを形成するＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜にトラップされ
て電界が存在することとなり、これにより、そのホット
キャリアのゲート酸化膜の信頼性が低下する不都合があ
った。
【０００４】本発明は、このような従来の技術の不都合
を解消するためのもので、強い電界によりトラップされ
るホットキャリアを減少できる改良されたＬＤＤトラン
ジスタ及びその製造方法を提供するにある。
を解消するためのもので、強い電界によりトラップされ
るホットキャリアを減少できる改良されたＬＤＤトラン
ジスタ及びその製造方法を提供するにある。
【０００５】
【課題を解決するための手段】第１導電型の基板と，前
記基板上に形成されたゲート電極と，前記ゲート電極を
中心として両側の前記基板表面内に形成された低濃度の
第２導電型不純物拡散領域と，前記低濃度の第２導電型
不純物拡散領域のそれぞれに隣接して前記基板の表面内
に形成された高濃度の第２導電型不純物拡散領域と，前
記低濃度の第２導電型不純物拡散領域の上方に位置し、
かつゲート電極の両側に形成された側壁スペーサと，前
記低濃度の第２導電型不純物拡散領域の中、前記側壁ス
ペーサの直下に形成された第１導電型不純物拡散領域
と，からなるＬＤＤトランジスタである。
記基板上に形成されたゲート電極と，前記ゲート電極を
中心として両側の前記基板表面内に形成された低濃度の
第２導電型不純物拡散領域と，前記低濃度の第２導電型
不純物拡散領域のそれぞれに隣接して前記基板の表面内
に形成された高濃度の第２導電型不純物拡散領域と，前
記低濃度の第２導電型不純物拡散領域の上方に位置し、
かつゲート電極の両側に形成された側壁スペーサと，前
記低濃度の第２導電型不純物拡散領域の中、前記側壁ス
ペーサの直下に形成された第１導電型不純物拡散領域
と，からなるＬＤＤトランジスタである。
【０００６】本発明方法は、基板上に、通常の方法によ
りゲートを形成した後、基板と異なる型のイオン注入を
施した後拡散させ、低濃度のソース／ドレーン領域を形
成し、全面的に基板に同型の不純物がドーピングされた
物質，例えばＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）を蒸着し、エッチングを施してゲート側壁
を形成し、ポストアニーリング工程を施して低濃度のソ
ース／ドレーン領域の中の前記ゲート側壁の直下に基板
と同型の不純物拡散領域を形成し、前記基板と異なる型
のイオン注入を施した後拡散させ、高濃度のソース／ド
レーン領域を形成するステップが含まれる。
りゲートを形成した後、基板と異なる型のイオン注入を
施した後拡散させ、低濃度のソース／ドレーン領域を形
成し、全面的に基板に同型の不純物がドーピングされた
物質，例えばＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）を蒸着し、エッチングを施してゲート側壁
を形成し、ポストアニーリング工程を施して低濃度のソ
ース／ドレーン領域の中の前記ゲート側壁の直下に基板
と同型の不純物拡散領域を形成し、前記基板と異なる型
のイオン注入を施した後拡散させ、高濃度のソース／ド
レーン領域を形成するステップが含まれる。
【０００７】
【実施例】本発明を図５乃至図９を参照して詳細に説明
する。
する。
【０００８】まず、図５のように、濃度が２×１０
15（cm-3）であるＰ型基板１０上に、ゲート酸化膜１１
とゲート１２を形成し、図６のように、低濃度のソース
／ドレーン領域を形成するために４０keV のエネルギで
２×１０13（cm-2）の燐イオンを注入する。一方、前記
ゲート１２の下方の基板１０には４０keV のエネルギで
２×１０13（cm-2）のドーズのＢＦ2 を注入してチャン
ネル１０ａを形成する。
15（cm-3）であるＰ型基板１０上に、ゲート酸化膜１１
とゲート１２を形成し、図６のように、低濃度のソース
／ドレーン領域を形成するために４０keV のエネルギで
２×１０13（cm-2）の燐イオンを注入する。一方、前記
ゲート１２の下方の基板１０には４０keV のエネルギで
２×１０13（cm-2）のドーズのＢＦ2 を注入してチャン
ネル１０ａを形成する。
【０００９】そして図７のように、Ｐ型不純物であるホ
ウ素が６×１０18（cm-3）の濃度でドーピングされたシ
リケートガラス（ｓｉｌｉｃａｔｅ ｇｌａｓｓ，ＢＳ
Ｇ）を全面的に蒸着した後、リアクチブイオンエッチン
グ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ，ＲＩ
Ｅ）法によりドライエッチングを施して１５００Åの厚
さ（Ｔ）の側壁スペーサ１３を形成し、熱工程を施して
注入された燐イオンを前記基板１０に拡散させて低濃度
のソース／ドレーン領域１４を形成する。
ウ素が６×１０18（cm-3）の濃度でドーピングされたシ
リケートガラス（ｓｉｌｉｃａｔｅ ｇｌａｓｓ，ＢＳ
Ｇ）を全面的に蒸着した後、リアクチブイオンエッチン
グ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ，ＲＩ
Ｅ）法によりドライエッチングを施して１５００Åの厚
さ（Ｔ）の側壁スペーサ１３を形成し、熱工程を施して
注入された燐イオンを前記基板１０に拡散させて低濃度
のソース／ドレーン領域１４を形成する。
【００１０】ついで図８のように、前記ホウ素がドーピ
ングされたゲート側壁１３の濃度を向上させ、低濃度の
ソース／ドレーン領域１４にホウ素を拡散させるための
ポストアニーリング（ｐｏｓｔ ａｎｅａｌｉｎｇ）工
程が施される。その際前記ゲート側壁スペーサ１３の直
下の低濃度のソース／ドレーン領域１４にホウ素が拡散
され、Ｐ型層１５を形成させる。
ングされたゲート側壁１３の濃度を向上させ、低濃度の
ソース／ドレーン領域１４にホウ素を拡散させるための
ポストアニーリング（ｐｏｓｔ ａｎｅａｌｉｎｇ）工
程が施される。その際前記ゲート側壁スペーサ１３の直
下の低濃度のソース／ドレーン領域１４にホウ素が拡散
され、Ｐ型層１５を形成させる。
【００１１】その後、図９のように、６０keV のエネル
ギで５×１０15（cm-2）のドーズのひ素イオンを注入し
て高濃度のソース／ドレーン領域１６を形成する。
ギで５×１０15（cm-2）のドーズのひ素イオンを注入し
て高濃度のソース／ドレーン領域１６を形成する。
【００１２】以上のように、本発明によれば、ＬＤＤ構
造のＮ型トランジスタにおいて、ＢＳＧによりゲート側
壁１３を形成し、ポストアニーリングの時、ホウ素をゲ
ート側壁１３を直下部分に拡散してＰ型層１５を形成さ
せる。この時、このソース／ドレーン領域と反対型のＰ
型層１５はホットキャリアがゲート酸化膜１１とゲート
側壁１３とに進出するのを沮止する。
造のＮ型トランジスタにおいて、ＢＳＧによりゲート側
壁１３を形成し、ポストアニーリングの時、ホウ素をゲ
ート側壁１３を直下部分に拡散してＰ型層１５を形成さ
せる。この時、このソース／ドレーン領域と反対型のＰ
型層１５はホットキャリアがゲート酸化膜１１とゲート
側壁１３とに進出するのを沮止する。
【００１３】すなわち、３価不純物であるホウ素は、５
価不純物である燐によって強い電界が発生するのを防ぐ
バッファの役割をするものであり、ホットキャリアがソ
ース領域からドレーン領域に強く流入することを沮止
し、ゲート酸化膜とゲート側壁とにトラップされること
を防ぐ。
価不純物である燐によって強い電界が発生するのを防ぐ
バッファの役割をするものであり、ホットキャリアがソ
ース領域からドレーン領域に強く流入することを沮止
し、ゲート酸化膜とゲート側壁とにトラップされること
を防ぐ。
【００１４】従来のＬＤＤトランジスタと本発明による
ＬＤＤトランジスタとに対するシミュレーションの結果
は次の通りである。
ＬＤＤトランジスタとに対するシミュレーションの結果
は次の通りである。
【００１５】まず、図１０，１１はインパクトイオン
（ｉｍｐａｃｔ ｉｏｎ）のポテンシャル分布を示すグ
ラフであり、従来構造（図１０）では、ゲート酸化膜に
インパクトイオンのポテンシャルが広く分布してホット
キャリアがゲート酸化膜にトラップされることが易くな
る。
（ｉｍｐａｃｔ ｉｏｎ）のポテンシャル分布を示すグ
ラフであり、従来構造（図１０）では、ゲート酸化膜に
インパクトイオンのポテンシャルが広く分布してホット
キャリアがゲート酸化膜にトラップされることが易くな
る。
【００１６】逆に、本発明の構造（図１１）では、側壁
スペーサの下方にホウ素が拡散されて形成されたＰ型層
のため、インパクトイオンのポテンシャルが狭く形成さ
れ、ホットキャリアがホウ素イオンと再結合してゲート
酸化膜へ進出することが減少する。したがって、素子特
性がよくなる。ここで、シミュレーション条件でＶｄｓ
＝３．３（Ｖｏｌｔｓ），Ｖｇｓ＝５（Ｖｏｌｔｓ）を
印加した。
スペーサの下方にホウ素が拡散されて形成されたＰ型層
のため、インパクトイオンのポテンシャルが狭く形成さ
れ、ホットキャリアがホウ素イオンと再結合してゲート
酸化膜へ進出することが減少する。したがって、素子特
性がよくなる。ここで、シミュレーション条件でＶｄｓ
＝３．３（Ｖｏｌｔｓ），Ｖｇｓ＝５（Ｖｏｌｔｓ）を
印加した。
【００１７】図１２〜１４は従来のＬＤＤトランジスタ
と本発明によるＬＤＤトランジスタとのＬＤＤ（図９
で、Ａ−Ａ′の部分）のドーピング輪郭を示し、比較し
たもので、図示のように、本発明によるＬＤＤドーピン
グ輪郭（図１３）では、従来のＬＤＤドーピング輪郭
（図１２）に比較して、側壁スペーサの濃度のため、屈
曲が現している、図１４では、従来のものと本発明のＬ
ＤＤドーピング輪郭とを同時に示したものである。
と本発明によるＬＤＤトランジスタとのＬＤＤ（図９
で、Ａ−Ａ′の部分）のドーピング輪郭を示し、比較し
たもので、図示のように、本発明によるＬＤＤドーピン
グ輪郭（図１３）では、従来のＬＤＤドーピング輪郭
（図１２）に比較して、側壁スペーサの濃度のため、屈
曲が現している、図１４では、従来のものと本発明のＬ
ＤＤドーピング輪郭とを同時に示したものである。
【００１８】図１５〜１７は従来のＬＤＤトランジスタ
と本発明との特性を評価するパラメータに関するグラフ
である。各パラメータはゲートにバイアス電圧が印加さ
れる時、正孔によって基板に流れる電流（Ｉsub ）であ
る。従来の構造（図１５）においてはゲート電圧（Ｖｇ
ｓ）が１．８Ｖ印加される時、電流（Ｉsub ）の値が
１．５０６×１０-6（Ａｍｐｈｅｒｅ／ｍｉｃｒｏｎ）
と最大になり、本発明の構造（図１６）においては、ゲ
ート電圧（Ｖｇｓ）が１．６Ｖ印加される時、電流（Ｉ
sub ）の値が３．０１６×１０-7（Ａｍｐｈｅｒｅ／ｍ
ｉｃｒｏｎ）と最大になる。結局、側壁スペーサの下の
Ｐ型領域で多数のホットキャリアが再結合され、ドレイ
ン電界に衝突して発生する電子，正孔対の生成が少なく
なるので、基板に流れる電流の量も少くなくなる。本発
明によるシミュレーションの結果は従来のものより約１
／５位減少されるよい特性であることを示している。ま
た、この基板に流れる電流（Ｉsub ）は、ゲートにバイ
アス電圧が印加された状態での、ゲート電流を間接的に
測定するパラメータである。結局、これはホットキャリ
アにより、低下するゲート酸化膜の品質を評価するパラ
メータである。図１７は従来のトランジスタと本発明の
トランジスタとの電流（Ｉsub ）を比較したものであ
る。
と本発明との特性を評価するパラメータに関するグラフ
である。各パラメータはゲートにバイアス電圧が印加さ
れる時、正孔によって基板に流れる電流（Ｉsub ）であ
る。従来の構造（図１５）においてはゲート電圧（Ｖｇ
ｓ）が１．８Ｖ印加される時、電流（Ｉsub ）の値が
１．５０６×１０-6（Ａｍｐｈｅｒｅ／ｍｉｃｒｏｎ）
と最大になり、本発明の構造（図１６）においては、ゲ
ート電圧（Ｖｇｓ）が１．６Ｖ印加される時、電流（Ｉ
sub ）の値が３．０１６×１０-7（Ａｍｐｈｅｒｅ／ｍ
ｉｃｒｏｎ）と最大になる。結局、側壁スペーサの下の
Ｐ型領域で多数のホットキャリアが再結合され、ドレイ
ン電界に衝突して発生する電子，正孔対の生成が少なく
なるので、基板に流れる電流の量も少くなくなる。本発
明によるシミュレーションの結果は従来のものより約１
／５位減少されるよい特性であることを示している。ま
た、この基板に流れる電流（Ｉsub ）は、ゲートにバイ
アス電圧が印加された状態での、ゲート電流を間接的に
測定するパラメータである。結局、これはホットキャリ
アにより、低下するゲート酸化膜の品質を評価するパラ
メータである。図１７は従来のトランジスタと本発明の
トランジスタとの電流（Ｉsub ）を比較したものであ
る。
【００１９】図１８，１９はＬＤＤトランジスタの特性
を評価する他のパラメータを示すグラフである。各パラ
メータはゲートにバイアス電圧が印加される時、電子に
よってゲートに流れる電流（Ｉｇ）である。図示のよう
に、ゲート電圧（Ｖｇｓ）が３．０Ｖ印加される時、従
来の構造（図１８）においてはＩｇは１×１０-15 （Ａ
ｍｐｈｅｒｅ／ｍｉｃｒｏｎ）であり、本発明の構造
（図１９）においては、その値が３×１０-18 （Ａｍｐ
ｈｅｒｅ／ｍｉｃｒｏｎ）になる。ここでも、従来の構
造による電流（Ｉｇ）より本発明の構造による電流（Ｉ
ｇ）がずっと小さいことがわかる。
を評価する他のパラメータを示すグラフである。各パラ
メータはゲートにバイアス電圧が印加される時、電子に
よってゲートに流れる電流（Ｉｇ）である。図示のよう
に、ゲート電圧（Ｖｇｓ）が３．０Ｖ印加される時、従
来の構造（図１８）においてはＩｇは１×１０-15 （Ａ
ｍｐｈｅｒｅ／ｍｉｃｒｏｎ）であり、本発明の構造
（図１９）においては、その値が３×１０-18 （Ａｍｐ
ｈｅｒｅ／ｍｉｃｒｏｎ）になる。ここでも、従来の構
造による電流（Ｉｇ）より本発明の構造による電流（Ｉ
ｇ）がずっと小さいことがわかる。
【００２０】
【発明の効果】以上に説明したように、本発明によれ
ば、側壁スペーサの下方に基板と同型の不純物領域を形
成して強い電界によりゲート酸化膜とゲート側壁とにト
ラップされるホットキャリアが減少してトランジスタの
特性および信頼性が大きく向上する効果がある。
ば、側壁スペーサの下方に基板と同型の不純物領域を形
成して強い電界によりゲート酸化膜とゲート側壁とにト
ラップされるホットキャリアが減少してトランジスタの
特性および信頼性が大きく向上する効果がある。
【図１】従来のＬＤＤトランジスタの製造工程断面図で
ある。
ある。
【図２】従来のＬＤＤトランジスタの製造工程断面図で
ある。
ある。
【図３】従来のＬＤＤトランジスタの製造工程断面図で
ある。
ある。
【図４】従来のＬＤＤトランジスタの製造工程断面図で
ある。
ある。
【図５】本発明によるＬＤＤトランジスタの製造工程断
面図である。
面図である。
【図６】本発明によるＬＤＤトランジスタの製造工程断
面図である。
面図である。
【図７】本発明によるＬＤＤトランジスタの製造工程断
面図である。
面図である。
【図８】本発明によるＬＤＤトランジスタの製造工程断
面図である。
面図である。
【図９】本発明によるＬＤＤトランジスタの製造工程断
面図である。
面図である。
【図１０】従来ＬＤＤトランジスタにおいてインパクト
イオンのポテンシャル分布図である。
イオンのポテンシャル分布図である。
【図１１】本発明によるＬＤＤトランジスタにおいてイ
ンパクトイオンのポテンシャル分布図である。
ンパクトイオンのポテンシャル分布図である。
【図１２】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１３】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１４】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１５】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１６】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１７】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１８】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
【図１９】従来のＬＤＤトランジスタと本発明によるＬ
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
ＤＤトランジスタとシミュレーション結果及び比較グラ
フ図である。
１０ Ｐ型基板 １３ 側壁スペーサ １４ ソース／ドレーン領域 １５ Ｐ型層
Claims (13)
- 【請求項１】 第１導電型の基板と， 前記基板上に形成されたゲート電極と， 前記ゲート電極を中心として両側の前記基板表面内に形
成された低濃度の第２導電型不純物拡散領域と， 前記低濃度の第２導電型不純物拡散領域のそれぞれに隣
接して前記基板の表面内に形成された高濃度の第２導電
型不純物拡散領域と， 前記低濃度の第２導電型不純物拡散領域の上方に位置
し、かつゲート電極の両側に形成された側壁スペーサ
と， 前記低濃度の第２導電型不純物拡散領域の中、前記側壁
スペーサの直下に形成された第１導電型不純物拡散領域
と， からなるＬＤＤトランジスタ。 - 【請求項２】 側壁スペーサの下方に形成された第１導
電型不純物拡散領域が前記低濃度の第２導電型不純物拡
散領域を外れない深さである請求項１に記載のＬＤＤト
ランジスタ。 - 【請求項３】 第１導電型の基板の上にゲート電極を形
成する過程と， 前記ゲート電極の両側の基板表面内に、第２導電型の低
濃度のイオンを注入した後拡散させて低濃度の第２導電
型不純物拡散領域を形成する過程と， 全表面にわたって第１導電型不純物がドーピングされた
物質を蒸着し、エッチングを施してゲート電極の側面に
側壁スペーサを形成する過程と， 前記側壁スペーサの下にある前記低濃度の第２導電型不
純物拡散領域に不純物を拡散させ、側壁スペーサの直下
に第１導電型不純物拡散領域を形成する過程と， 前記低濃度の第２導電型不純物拡散領域に隣接する箇所
に、第２導電型高濃度のイオンを注入した後拡散させて
高濃度の第２導電型不純物拡散領域を形成する過程と， が順次含まれることを特徴とするＬＤＤトランジスタの
製造方法。 - 【請求項４】 ＲＩＥ法ドライエッチングを施して側壁
スペーサを形成することを特徴とする請求項３に記載の
ＬＤＤトランジスタの製造方法。 - 【請求項５】 側壁スペーサをＢＳＧで形成することを
特徴とする請求項３に記載のＬＤＤトランジスタの製造
方法。 - 【請求項６】 第２導電型基板を用いる場合、側壁スペ
ーサをＰＳＧで形成することを特徴とする請求項３に記
載のＬＤＤトランジスタの製造方法。 - 【請求項７】 １５００Åの厚さで、側壁スペーサを形
成することを特徴とする請求項３ないし６のいずれかに
記載のＬＤＤトランジスタの製造方法。 - 【請求項８】 第１導電型基板の不純物と第１導電型不
純物拡散領域の不純物は、同じ物質を用いることを特徴
とする請求項３に記載のＬＤＤトランジスタの製造方
法。 - 【請求項９】 第１導電型基板および第１導電型不純物
拡散領域に、ドーピングされた物質に反対型の不純物を
用いて低濃度及び高濃度の第２導電型不純物拡散領域を
形成することを特徴とする請求項３に記載のＬＤＤトラ
ンジスタの製造方法。 - 【請求項１０】 ４０keV のエネルギで２×１０13（cm
-2）のリンを注入して低濃度の第２導電型不純物拡散領
域を形成することを特徴とする請求項３又は９に記載の
ＬＤＤトランジスタの製造方法。 - 【請求項１１】 ６０keV のエネルギで５×１０15（cm
-2）のひ素を注入して高濃度の第２導電型不純物拡散領
域を形成することを特徴とする請求項３又は９に記載の
ＬＤＤトランジスタの製造方法。 - 【請求項１２】 ポストアニーリング工程を施して側壁
スペーサの下方に第１導電型不純物拡散領域を形成する
ことを特徴とする請求項３に記載のＬＤＤトランジスタ
の製造方法。 - 【請求項１３】 側壁スペーサの下方に形成する第１導
電型不純物拡散領域が、前記低濃度の第２導電型不純物
拡散領域を外れないように形成することを特徴とする請
求項３又は１２に記載のＬＤＤトランジスタの製造方
法。
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|---|---|---|---|
| KR5714/1991 | 1991-04-10 | ||
| KR1019910005714A KR920020594A (ko) | 1991-04-10 | 1991-04-10 | Ldd 트랜지스터의 구조 및 제조방법 |
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| JPH01309376A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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- 1991-04-10 KR KR1019910005714A patent/KR920020594A/ko not_active Ceased
-
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- 1992-04-10 JP JP4116768A patent/JP2547690B2/ja not_active Expired - Fee Related
Patent Citations (3)
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