JPH01307266A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に高信頼度
化、高電流駆動能力化を実現しうるＭＩＳ型電界効果ト
ランジスタを形成するのに好適な製造方法に関する。

〔従来の技術〕

従来、ＭＩＳ型電界効果トランジスタにおいて高信頼度
化、高電流駆動能力化を実現しうる構造とその製造方法
としては、例えばアイ・イー・イー・イー、エレクトロ
ン・デバイス・レターズ。

イー・デイ−・エル８．（１９８７年）第１５１頁から
第１５３頁（ＩＥ　Ｅ　Ｅ　、　Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅＬａｔｔｅｒｓ、　ＥＤＬ−８（１９８７）
　、　ｐｐ、１５１−１５３）において論じられている
ＩＴ−ＬＤＤ（Ｉｎｖｅｒｓｅ−Ｔ　Ｇａｔｅ　ＬＤＤ
）構造のようなゲートと低濃度ドレインのオーバーラツ
プ量が充分バあり、高濃度ドレインがゲート電極直下ま
で達していることが必要である。ＩＴ−ＬＤＤはこれを
形成する１つの製造方法である。

また、ＬＤＤ構造の形成方法の１つに、信学技報、Ｖｏ
ｌ、８７．Ｎｏ、３４３　（１９８８年）、第２５頁か
ら第３０頁において論じられているようなイオン打ち込
み時の非対称性を防ぐ目的として、ウェハと垂直方向に
対し７°の角度で４方向から回転注入する方法があげら
れる。これを第２図（ａ）、（ｂ）に示す。

さらに、単にソース、ドレイン低濃度層とゲートとのオ
ーバーラツプ量を確保するには、低濃度・層形成時に充
分な熱処理を行い熱拡散で大きな拡散層を形成する方法
、あるいは、イオン打ち込み時の打ち込みエネルギーを
高くシ、大きな拡散層を形成する方法があげられる。こ
れを第２図（ｃ）に示す。

【発明が解決しようとする課題〕

上記従来技術において、ＩＴ−ＬＤＤの形成方法は、ゲ
ート電極加工時に、エツチングを途中で止める等、製造
工程の安定性、容易性に欠ける。

また、角度をつけた回転イオン注入法では、単にＬＤＤ
非対称性改善するだけで、構造自体は従来のＬＤＤ構造
と変わらず、より高耐圧化、高電流駆動能力化は実現で
きない。

さらに、第２図（ｃ）の如く、熱拡散のみでゲートとソ
ース、ドレインのオーバーラツプ量を確保する場合には
、拡散層は一般に横方向以上に深さ方向に伸びることに
なる。このため、短チヤネル効果の大きな増大を招く。

本発明の目的は、ゲートとソース、ドレインを充分にオ
ーバーラツプさせ、かつ高濃度の拡散端をゲート電極直
下にまで到達させたＬＤＤ構造を容易に形成する製造方
法を提供することにある。

〔課題を解決するための手段〕

上記目的は、ＭＩＳ型電界効果トランジスタの形成方法
において、低濃度ソース、ドレイン形成用イオン打ち込
み時の入射角をウェハと垂直方向に対して大きく、つま
り斜めイオン打ち込みを行い、かつ、サイドウオールス
ペーサ形成後に高濃度ドレインをゲート電極直下まで到
達するように形成することにより達成される。

〔作用〕

ＭＩＳ型電界効果トランジスタの低濃度ソース。

ドレインを斜めイオン打ち込みにより形成することによ
り、深さ方向に比べて横方向の伸びの大きな拡散層を形
成することができ、短チヤネル効果増大を抑制しつつ、
ゲート電極とソース、ドレインのオーバーラツプ量をか
せぐことができる。また、高濃度ソース、ドレインをゲ
ート直下まで達せさせるため、大きな電流駆動能力向上
が望める。

以上により、従来ＬＤＤよりも、高耐圧、高電流駆動能
力化したＭＩＳ型電界効果トランジスタを得ることがで
きる。

〔実施例〕

実施例１゜ 以下に本発明の第１の実施例を第１図を用いて説明する
。

まず、第１図（ａ）の如＜、ｐ型シリコン（比抵抗５〜
１００程度）基板１に、選択的に素子分離用の５００〜
７００ｎｍのシリコン酸化膜を形成し、全面にボロンを
１５０〜２００ＫｅＶの打ち込みエネルギー、０．５〜
Ｉ　Ｘ　１０１３ｃｍ−”のドーズ量でイオン注入し、
基板内に高濃度埋め込み層２を形成する。その後、ゲー
ト酸化膜４を１０〜２０ｎｍ形成し、閾値電圧設定用に
ボロン３をまた０、５〜１．５Ｘ１０”ｃｍ−”低エネ
ルギーで注入する。これは、上記埋め込み層２の注入量
によっては省くことができる。また、図中においては。

素子分離領域は省いである０次に、多結晶シリコン膜を
３００〜３５０ｎｍ程度被膜し、フ第１へエツチングに
より図中の如く、ゲート電極５をパタ−ニングする。

次に、第１図（ｂ）の如く、ゲート電極をマスクに５Ｘ
ＩＯ”〜２　Ｘ　１０１ｃｍｍ−”程度のリンを。

シリコン基板１と垂直方向に対して４５６〜６０’の角
度で注入する。このとき、イオン打ち込みは、基板上に
形成されたトランジスタのゲート電極の方向を考慮し、
２〜４方向の回転注入を行い、ソース・ドレインに非対
称性が生ずるのを防ぐ。本実施例では、ｎ−層６の大き
さは、ｉ終的には深さ方向で０．１〜０．１５μｍ、横
方向（つまりゲートとのオーバーラツプ量）で０．１５
〜０．２μｍとなった。

さらに、第１図（ｃ）の如く、シリコン酸化膜を１００
〜１５０ｎｍ被膜し、反応性イオンエツチングを用いて
、ゲート電極５の側壁にサイドウオールスペーサ７を形
成する。このとき、スペーサ長は０．１〜０．１５μｍ
となった。この後、１〜５　Ｘ　１０１５ａｍ−”程度
のヒ素をシリコン基板に垂直方向に対して０″、あるい
は、７″程度傾けての回転注入法により、ｎ＋層８を形
成する。このとき、最終的なｎ＋層の横方向拡散量は０
．１〜０．１５μｍであった。上記サイドウオールスペ
ーサ７の幅は、このｎ＋層の横方向拡散量以下に設定す
る必要がある。

以上により、工程数の増大なく、ゲートオーバーラツプ
量を確保した高耐圧、高電流即動能力のＭＩＳ型電界効
果トランジスタを得ることができた０本実施例では、基
板内部に高濃度埋め込み層２が形成しであるため、短チ
ヤネル効果も抑制されており、ゲート長０．５μｍレベ
ルで非常に有効となる。

実施例２゜ 次に、本発明の第２の実施例を第３図を用いて説明する
。

まず、第３図（ａ）のように、ゲート電流５を形成する
までは、前記第１の実施例における第１図（ａ）と同じ
工程で形成し、続いて、リンを１〜５　Ｘ　Ｉ　Ｑ　１
３ｃｍ−”程度ドレインからソース方向へ斜めにイオン
打ち込みし、ｎ型の低濃度拡散層６を形成する。これに
より、ドレイン側には大きなゲートとのオーバーラツプ
量を有するｎ−、ｆｌが、また、ソース側にはゲート電
極５の影となりｎ−層がない。

次に、第３図（ｂ）の如く、０．１〜０．１５μｍ程度
のサイドウオールスペーサを形成し、今後はヒ素をシリ
コン基板に対し垂直に１〜５×１０１５ＣＩＩ！−２程
度打ち込む。以後は第１の実施例と同じである。

本実施例によれば、大きなオーバーラツプ量を有するｎ
−層がドレイン側にしかないため、高信頼度化を第１の
実施例と同様に実現しつつ、より高電流駆動能力化を実
現している。上記第１、及び第２の実施例ではｎチャネ
ルトランジスタの例を示したが、導電型を全て逆にする
ことにより、ｎチャネルトランジスタにも容易に応用可
能である。

実施例３゜ 最後に、本発明を相補型ＭＯＳトランジスタ形成プロセ
スに応用した実施例を第４図を用いて説明する。

まず、第４図（ａ）の如＜、ｐ型シリコン基板（比抵抗
５〜１０ΩｃＩｌ）にボロンとリンの選択的イオン打ち
込みと、１０５０〜１１５０℃、２０〜３０時間の熱処
理で、ｐ型ウェル５１とｎ型ウェル５２を選択的に形成
する。このとき、ウェルの濃度は１〜３Ｘ１０１６ｃ■
−３程度で、ウェルの拡散端の深さは４〜５μｍであっ
た。続いて、図の如く素子分離用の厚いシリコン酸化膜
を５００〜７００ｎｍ形成する。

次に第４図（ｂ）の如くｐ型ウェル５０にはボロンを１
５０〜２００ＫｅＶで５〜１０×１０１０１２ｃｒ”打
ち込み、埋め込みｐ壁高濃度層５５を形成し、ｎ型ウェ
ル５２にはリンを２００〜３００ＫｅＶで、５〜１０　
Ｘ　１０１２ｃｍ−”打ち込み、増め込みｎ型高濃度［
５６を形成した。これら高濃度埋め込み層５５　、’　
５６は最終的なピーク濃度は２〜５Ｘ１０”７ａｍ−３
となり、これにより、トランジスタのパンチスルースト
ッパと、アイソレージＪン用チャネルストッパ層を兼ね
ることができる。

続いて、ゲート酸化膜４９を１０〜１５ｎｍ形成に、そ
の上に、ゲート電極５７を多結晶シリコンで形成する。

このとき、ｎチャネル、ｐチャネルＭＯＳトランジスタ
の閾値電圧は、ゲート電極形成前のボロン１〜１．７Ｘ
１０１２ｃ厘−２のイオン打ち込みで設定する。ただし
、高濃度埋め込み層のプロファイルによっては、閾値電
圧設定用イオン打ち込みは省くことができる。

次に、第４図（ｃ）の如く、まず、ｐチャネル側をレジ
スト５８でおおい、リンを１〜５×１（）１３ｃ１１−
２斜めに打ち込み、ゲートとのオーバーラツプ量の大き
なｎ−層５９を形成する。続いて、第４図（ｄ）の如く
、今度はｎチャネル側をレジスト５８でおおい、ボロン
を１〜５　Ｘ　１０１３ｃｍ−”斜めに打ち込み、上記
ｎ−層５９と同様なｐ−層６０を形成する。

次に、第４図（ｅ）〜（ｇ）の如く、シリコン酸化膜で
サイドウオールスペーサ６１を０．１〜０．２５μｍ形
成する。続いて、ｎチャネルにはヒ素を１〜５　Ｘ　１
０”ａｍ−”、ｐチャネル番こはボロンを１〜２　Ｘ　
１０１ｓｃ＋＊−”程度選択的に打ち込み、各々にｎ　
”ｍ　６２　＊　ｐ　”Ｍ　６３を形成する。

最後に、図４図（ｈ）の如く、眉間ｔａ録膜、例えばボ
ロンリン硅素ガラス（ＢＰＳＧ）を５００〜７００ｎｍ
形成し、コンタクトホールを開孔後。

アルミニウム電極を形成して完成する。

以上の製造工程において重要なことは、ｎ＋層６２とｐ
＋層６３の拡散端が共にゲート電極直下にまで到達して
いることである。この場合、サイドウオールスペーサを
、ｎチャネル、ｐチャネルで拡散層の伸びに合わせて作
り分けてもよいが。

本実施例では同一のスペーサ長を設けた。この場合、ｎ
＋層６２とｐ＋層６３形成の間、及び、ｎ　＋。

ｐ＋暦影形成後熱処理を調整（特に前者）することによ
り、ｎ”＊Ｐ＋層の伸びをほぼ同一にしている。これに
より、従来プロセスとほとんど変わらぬ製造方法でゲー
トオーバーラツプ量を充分に確保した高耐圧、高電流駆
動能力の相補型ＭＯＳトランジスタを形成することがで
きた６本実施例では、ｎｐＰチャネル共に高耐圧ＭｏＳ
トランジスタにしているが、一方を従来の構造、プロセ
スで形成しても良い。

また、ｐチャネルのソース、ドレインのｐ４″層は、第
２のサイドウオール等をもう１度形成し。

ｐチャネルの全サイドウオールスペーサ長を長くすれば
、上記同様相補型ＭＯＳプロセスに適用できる。ただし
、この場合は多少の工程数の増大を招く。

〔発明の効果〕

本発明によれば、従来のＬＤＤ構造形成プロセスの少し
の改良で工程数の増大なしに、高耐圧。

高電流駆動能力のＭＩＳ型電界効果トランジスタを得る
ことができ、ゲート長０．５μｍ以下のＵＬ　Ｓ　Ｉ　
（Ｕｌｔｒａ　Ｌａｒｇｅｄ　５ｃａｌｅ　Ｉｎｔｅｇ
ｒａｔｉｏｎ）の基本デバイスとして非常に有効である
。

【図面の簡単な説明】

第１図は本発明の代表的な実施例を示した製造方法工程
図、第２図は従来の製造方法を示した工程概略図、第３
図及び第４図は本発明の他の実施例を示した図である。 １．５０・・・半導体基板、２，５５．５６・・・高濃
度埋め込み層、３・・・閾値電圧設定用不純物層、４．
４９・・・ゲート絶縁膜、５，５７・・・ゲート電極、
７．１０，６１・・・サイドウオールスペーサ、６．９
，１１，５９，６０・・・低濃度拡散層、８．６２．６
３・・・高濃度拡散層、５１，５２・・・ウェル層。 ￥　／圓 第　２　図 竿　５　回 第４−　圓

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上にＭＩＳ型電界効果トランジスタを形
   成する方法において、ゲート電極を形成する工程と、該
   ゲート電極をマスクに斜めイオン注入により低不純物濃
   度のソース、ドレインを形成する工程と、該ゲート電極
   の端から離れた所から、ゲート電極直下に達する高不純
   物濃度のソース、ドレインを形成する工程を含むことを
   特徴とする半導体装置の製造方法。 ２、特許請求範囲第１項記載の半導体装置の製造方法に
   おいて、該低不純物濃度層をドレイン側にのみ斜めイオ
   ン注入で形成することを特徴とする半導体装置の製造方
   法。 ３、特許請求範囲第１項記載の半導体装置の製造方法に
   おいて、少なくとも一方の導電型チャネルトランジスタ
   の低不純物濃度のソース、ドレインを相補型のＭＩＳ型
   電界効果トランジスタの形成において用い、かつ、該相
   補型トランジスタの高濃度ソース、ドレインの拡散層深
   土が同一となるように形成することを特徴とする半導体
   装置の製造方法。 ４、特許請求範囲第３項記載の半導体装置の製造方法に
   おいて、相補型のＭＩＳ型電界効配トランジスタの一方
   の導電型チャネル用の高不純物濃度のソース、ドレイン
   形成工程と、他方の導電型チャネル用の高不純物濃度の
   ソース、ドレインを形成工程の間に、熱処理工程を有す
   ることを特徴とする半導体装置の製造方法。