JPH0629310A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0629310A JPH0629310A JP18358692A JP18358692A JPH0629310A JP H0629310 A JPH0629310 A JP H0629310A JP 18358692 A JP18358692 A JP 18358692A JP 18358692 A JP18358692 A JP 18358692A JP H0629310 A JPH0629310 A JP H0629310A
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Abstract
(57)【要約】
【目的】 ソース／ドレイン領域にメタルシリサイド層
を有する半導体装置及びその製造方法に係わり、そのコ
ンタクト抵抗及びシート抵抗の低抵抗化、さらに浅いソ
ース／ドレイン拡散層を備えた半導体装置及びその製造
方法を提供する。 【構成】 ソース／ドレインおよびゲート電極を備えた
電界効果トランジスタにおいて、ソース／ドレインは、
ソース／ドレイン領域表面のほぼ全面に形成されたメタ
ルシリサイド層と、メタルシリサイド層表面のほぼ全面
に形成された保護層とからなり、その保護層とは導電層
である。
を有する半導体装置及びその製造方法に係わり、そのコ
ンタクト抵抗及びシート抵抗の低抵抗化、さらに浅いソ
ース／ドレイン拡散層を備えた半導体装置及びその製造
方法を提供する。 【構成】 ソース／ドレインおよびゲート電極を備えた
電界効果トランジスタにおいて、ソース／ドレインは、
ソース／ドレイン領域表面のほぼ全面に形成されたメタ
ルシリサイド層と、メタルシリサイド層表面のほぼ全面
に形成された保護層とからなり、その保護層とは導電層
である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にソース／ドレイン領域にメタルシ
リサイド層を有する半導体装置及びその製造方法に関す
る。近年、ＩＣ（Integrated Circuit）の高集積化は、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）の微細化とともに実現してきた。ＭＯ
ＳＦＥＴの微細化は、ゲート長に代表される加工寸法の
縮小のみならず、縦方向の縮小（ソース／ドレイン拡散
層のシャロー化等）によるところが大きい。
造方法に係わり、特にソース／ドレイン領域にメタルシ
リサイド層を有する半導体装置及びその製造方法に関す
る。近年、ＩＣ（Integrated Circuit）の高集積化は、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）の微細化とともに実現してきた。ＭＯ
ＳＦＥＴの微細化は、ゲート長に代表される加工寸法の
縮小のみならず、縦方向の縮小（ソース／ドレイン拡散
層のシャロー化等）によるところが大きい。
【０００２】ゲート長が、ハーフミクロンからクォータ
ーミクロン領域になってきて、ソース／ドレインの深さ
が０．１μｍ以下というような浅い拡散層になると、拡
散層表面に必要な不純物濃度も約１０20ｃｍ-3から１０
19ｃｍ-3に低下する。これによって、逆に拡散層のシー
ト抵抗が増加し（１００Ω／ｓｑ以上）、トランジスタ
としての駆動能力が低下してしまう。したがって、ソー
ス／ドレイン拡散層のシート抵抗を低下する必要があ
る。
ーミクロン領域になってきて、ソース／ドレインの深さ
が０．１μｍ以下というような浅い拡散層になると、拡
散層表面に必要な不純物濃度も約１０20ｃｍ-3から１０
19ｃｍ-3に低下する。これによって、逆に拡散層のシー
ト抵抗が増加し（１００Ω／ｓｑ以上）、トランジスタ
としての駆動能力が低下してしまう。したがって、ソー
ス／ドレイン拡散層のシート抵抗を低下する必要があ
る。
【０００３】
【従来の技術】ソース／ドレイン拡散層のシート抵抗を
低下する方法として、メタルシリサイド層をソース／ド
レイン拡散層の表面に形成する方法がある。しかし、ソ
ース／ドレイン形成のための不純物イオン注入をメタル
シリサイド層形成後に行うと、以下に示す３つの問題が
生じる。
低下する方法として、メタルシリサイド層をソース／ド
レイン拡散層の表面に形成する方法がある。しかし、ソ
ース／ドレイン形成のための不純物イオン注入をメタル
シリサイド層形成後に行うと、以下に示す３つの問題が
生じる。
【０００４】 イオン注入の結果、メタルシリサイド
中に形成される欠陥が、活性化アニール時に、注入され
た不純物を増速拡散してしまう。 イオン注入の結果、メタルシリサイドがアモルファ
ス化され、ストレスが増大し、ひどい場合にはメタルシ
リサイドが剥がれてしまう。 アモルファス化したメタルシリサイドは、活性化ア
ニール温度を高くしなければならない。なぜなら、活性
化アニール温度が低いと、熱処理後にも欠陥を残し、接
合リークの原因となってしまうためである。また、活性
化アニール温度が高いと、シャロー化が十分行われな
い。
中に形成される欠陥が、活性化アニール時に、注入され
た不純物を増速拡散してしまう。 イオン注入の結果、メタルシリサイドがアモルファ
ス化され、ストレスが増大し、ひどい場合にはメタルシ
リサイドが剥がれてしまう。 アモルファス化したメタルシリサイドは、活性化ア
ニール温度を高くしなければならない。なぜなら、活性
化アニール温度が低いと、熱処理後にも欠陥を残し、接
合リークの原因となってしまうためである。また、活性
化アニール温度が高いと、シャロー化が十分行われな
い。
【０００５】そこで、まず不純物イオン注入を行ってソ
ース／ドレイン拡散層を形成した後、ソース／ドレイン
拡散層上にメタルシリサイド層を形成するというのが、
従来おこなわれている方法である。次に、この従来のＭ
ＯＳＦＥＴについて説明する。図６（ａ）は、従来のＭ
ＯＳＦＥＴにおける製造途中の断面図である。図中、２
１はｐ型シリコン基板、２２はフィールド酸化膜となる
ＳｉＯ2 膜、２３は、ゲート酸化膜となるＳｉＯ2 膜、
２４はゲート電極、２５はＳｉＯ2 膜、２６はＬＤＤ
（Lightly Doped Drain ）構造のソース／ドレイン拡散
層、２７はサイドウォールである。
ース／ドレイン拡散層を形成した後、ソース／ドレイン
拡散層上にメタルシリサイド層を形成するというのが、
従来おこなわれている方法である。次に、この従来のＭ
ＯＳＦＥＴについて説明する。図６（ａ）は、従来のＭ
ＯＳＦＥＴにおける製造途中の断面図である。図中、２
１はｐ型シリコン基板、２２はフィールド酸化膜となる
ＳｉＯ2 膜、２３は、ゲート酸化膜となるＳｉＯ2 膜、
２４はゲート電極、２５はＳｉＯ2 膜、２６はＬＤＤ
（Lightly Doped Drain ）構造のソース／ドレイン拡散
層、２７はサイドウォールである。
【０００６】図６（ｂ）は、図６（ａ）に続く工程を示
した図であり、図中、図６（ａ）と同符号のものは同一
のものを示している。また、この工程以降の説明を以下
に示す。図６（ｂ）参照。まず、スパッタリング法によ
り、全面に厚さ３００ÅのＴｉ２８を形成する。次い
で、ＲＴＡ（短時間熱処理技術）法により、６５０℃で
３０秒間の熱処理を行い、Ｔｉとｐ型シリコン基板２１
とを反応させる。次いで、未反応のＴｉを除去し、再度
ＲＴＡ法により、８００℃で６０秒間の熱処理を行い、
厚さ６００ÅのＴｉＳｉ2 層を形成する。
した図であり、図中、図６（ａ）と同符号のものは同一
のものを示している。また、この工程以降の説明を以下
に示す。図６（ｂ）参照。まず、スパッタリング法によ
り、全面に厚さ３００ÅのＴｉ２８を形成する。次い
で、ＲＴＡ（短時間熱処理技術）法により、６５０℃で
３０秒間の熱処理を行い、Ｔｉとｐ型シリコン基板２１
とを反応させる。次いで、未反応のＴｉを除去し、再度
ＲＴＡ法により、８００℃で６０秒間の熱処理を行い、
厚さ６００ÅのＴｉＳｉ2 層を形成する。
【０００７】その後、図示しないが、層間分離膜である
ＢＰＳＧを積層し、その適所にコンタクトホールを形成
する。そして、このコンタクトホールにアルミ配線を形
成することにより、従来のＭＯＳＦＥＴが製造されてい
る。
ＢＰＳＧを積層し、その適所にコンタクトホールを形成
する。そして、このコンタクトホールにアルミ配線を形
成することにより、従来のＭＯＳＦＥＴが製造されてい
る。
【０００８】
【発明が解決しようとする課題】ところが、以上述べた
ような従来のＭＯＳＦＥＴでは、以下のような問題が生
じる。図７は、従来のソース／ドレイン領域における不
純物の深さ方向のプロファイルを示しており、図６の断
面図におけるソース／ドレイン拡散層２６に対応してい
る。図中、縦軸は不純物濃度（cm-3）、横軸は深さ
（Å）を示している。また、点線はイオン注入直後のプ
ロファイル、一点鎖線はソース／ドレイン拡散層２６の
プロファイル、実線はＴｉＳｉ2 層形成後のプロファイ
ルを示している。
ような従来のＭＯＳＦＥＴでは、以下のような問題が生
じる。図７は、従来のソース／ドレイン領域における不
純物の深さ方向のプロファイルを示しており、図６の断
面図におけるソース／ドレイン拡散層２６に対応してい
る。図中、縦軸は不純物濃度（cm-3）、横軸は深さ
（Å）を示している。また、点線はイオン注入直後のプ
ロファイル、一点鎖線はソース／ドレイン拡散層２６の
プロファイル、実線はＴｉＳｉ2 層形成後のプロファイ
ルを示している。
【０００９】図７（ａ）は、イオン注入した後に、活性
化アニールをおこなった時のソース／ドレイン拡散層２
６のプロファイルを示しており、この時の表面濃度は２
×１０19ｃｍ-3である。図７（ｂ）は、図７（ａ）の工
程後、ソース／ドレイン拡散層２６上にＴｉＳｉ2 層を
形成した後のプロファイルを示している。この時の表面
濃度は２×１０ 19ｃｍ-3よりも少なくなり、所望の濃度
を得られなくなっている。
化アニールをおこなった時のソース／ドレイン拡散層２
６のプロファイルを示しており、この時の表面濃度は２
×１０19ｃｍ-3である。図７（ｂ）は、図７（ａ）の工
程後、ソース／ドレイン拡散層２６上にＴｉＳｉ2 層を
形成した後のプロファイルを示している。この時の表面
濃度は２×１０ 19ｃｍ-3よりも少なくなり、所望の濃度
を得られなくなっている。
【００１０】この図７（ｂ）について、図６（ｂ）を参
照して説明する。全面にＴｉ層２８を形成した後、Ｔｉ
Ｓｉ2 層を形成するために熱処理を行う。この熱処理に
より、Ｔｉ層中やＴｉ／シリコン基板界面での不純物イ
オンの拡散が著しく大きいため、Ｔｉ層表面から不純物
がOut-Diffusion してしまったり、不純物がＴｉ層中へ
拡散してしまう。したがって、拡散層の不純物プロファ
イルを変化させたり、再拡散により不純物分布は大きく
崩れ、ＴｉＳｉ2 層／シリコン基板界面での不純物濃度
が低下し、コンタクト抵抗の増大を招く。ひどくなる
と、接合がショットキー特性を生じるようになり、ノン
オーミックな接合となってしまう。
照して説明する。全面にＴｉ層２８を形成した後、Ｔｉ
Ｓｉ2 層を形成するために熱処理を行う。この熱処理に
より、Ｔｉ層中やＴｉ／シリコン基板界面での不純物イ
オンの拡散が著しく大きいため、Ｔｉ層表面から不純物
がOut-Diffusion してしまったり、不純物がＴｉ層中へ
拡散してしまう。したがって、拡散層の不純物プロファ
イルを変化させたり、再拡散により不純物分布は大きく
崩れ、ＴｉＳｉ2 層／シリコン基板界面での不純物濃度
が低下し、コンタクト抵抗の増大を招く。ひどくなる
と、接合がショットキー特性を生じるようになり、ノン
オーミックな接合となってしまう。
【００１１】また、ソース／ドレイン拡散層２６を形成
するためのイオン注入において、予めＴｉＳｉ2 層の形
成を考えて、不純物イオンを深く打ち込むことによりＴ
ｉＳｉ2 層／シリコン基板界面での不純物濃度が低下す
ることを防ぐ方法がある（図８参照）。図８は、従来の
ソース／ドレイン領域における不純物の深さ方向のプロ
ファイルを示している。図中、図７と同符号のものは同
一のものを示している。
するためのイオン注入において、予めＴｉＳｉ2 層の形
成を考えて、不純物イオンを深く打ち込むことによりＴ
ｉＳｉ2 層／シリコン基板界面での不純物濃度が低下す
ることを防ぐ方法がある（図８参照）。図８は、従来の
ソース／ドレイン領域における不純物の深さ方向のプロ
ファイルを示している。図中、図７と同符号のものは同
一のものを示している。
【００１２】図８（ａ）、図８（ｂ）はともに表面濃度
が２×１０19ｃｍ-3である。しかし、ソース／ドレイン
拡散層が深くなってしまい、短チャネル効果が生じてし
まう。また、ソース／ドレイン拡散層２６上に絶縁膜
（ＳｉＯ2 ）を形成し、ソース／ドレイン拡散層２６と
のコンタクトを行うためにコンタクト孔を開孔するエッ
チングの際に、ＴｉＳｉ2 層／ＳｉＯ2 の選択比が十分
とれず、オーバエッチ時に、ＴｉＳｉ2 層までエッチン
グしてしまう。更に、コンタクト孔のエッチングに続く
レジスト除去時に、薄いＨＦ（フッ酸）水溶液による後
処理を行うと、ＴｉＳｉ2 層も急速に溶解されてしま
う。ＴｉＳｉ2 層がエッチングされたり、溶解されたり
すると、シート抵抗が高くなってしまう。
が２×１０19ｃｍ-3である。しかし、ソース／ドレイン
拡散層が深くなってしまい、短チャネル効果が生じてし
まう。また、ソース／ドレイン拡散層２６上に絶縁膜
（ＳｉＯ2 ）を形成し、ソース／ドレイン拡散層２６と
のコンタクトを行うためにコンタクト孔を開孔するエッ
チングの際に、ＴｉＳｉ2 層／ＳｉＯ2 の選択比が十分
とれず、オーバエッチ時に、ＴｉＳｉ2 層までエッチン
グしてしまう。更に、コンタクト孔のエッチングに続く
レジスト除去時に、薄いＨＦ（フッ酸）水溶液による後
処理を行うと、ＴｉＳｉ2 層も急速に溶解されてしま
う。ＴｉＳｉ2 層がエッチングされたり、溶解されたり
すると、シート抵抗が高くなってしまう。
【００１３】このように、従来例の技術では、コンタク
ト抵抗の増大または短チャネル効果、およびシート抵抗
の増大という問題が生じる。したがって、本発明は、コ
ンタクト抵抗およびシート抵抗の低抵抗化、さらに浅い
ソース／ドレイン拡散層を備えた半導体装置及びその製
造方法を提供することを目的とする。
ト抵抗の増大または短チャネル効果、およびシート抵抗
の増大という問題が生じる。したがって、本発明は、コ
ンタクト抵抗およびシート抵抗の低抵抗化、さらに浅い
ソース／ドレイン拡散層を備えた半導体装置及びその製
造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の問題点は、以下に
示す半導体装置により解決される。すなわち、ソース／
ドレインおよびゲート電極を備えた電界効果トランジス
タにおいて、ソース／ドレインは、ソース／ドレイン領
域表面のほぼ全面に形成されたメタルシリサイド層と、
メタルシリサイド層表面のほぼ全面に形成された保護層
とからなり、その保護層とは導電層であることを特徴と
する半導体装置である。
示す半導体装置により解決される。すなわち、ソース／
ドレインおよびゲート電極を備えた電界効果トランジス
タにおいて、ソース／ドレインは、ソース／ドレイン領
域表面のほぼ全面に形成されたメタルシリサイド層と、
メタルシリサイド層表面のほぼ全面に形成された保護層
とからなり、その保護層とは導電層であることを特徴と
する半導体装置である。
【００１５】そして、その製造方法は以下に示す通りで
ある。まず、基板上に絶縁膜を形成し、その絶縁膜上に
半導体層を形成する。次いで、半導体層を選択的に除去
し、ゲート電極を形成する。次いで、ゲート電極をマス
クにして、基板中に一導電型の第一の不純物を注入し、
第一の不純物層を形成する。次いで、第一の不純物層上
にメタルシリサイド層を形成し、メタルシリサイド層上
に半導体層を形成する。次いで、ゲート電極をマスクに
して基板中に一導電型の第二の不純物を注入し、第二の
不純物層を形成する工程とを含むものである。
ある。まず、基板上に絶縁膜を形成し、その絶縁膜上に
半導体層を形成する。次いで、半導体層を選択的に除去
し、ゲート電極を形成する。次いで、ゲート電極をマス
クにして、基板中に一導電型の第一の不純物を注入し、
第一の不純物層を形成する。次いで、第一の不純物層上
にメタルシリサイド層を形成し、メタルシリサイド層上
に半導体層を形成する。次いで、ゲート電極をマスクに
して基板中に一導電型の第二の不純物を注入し、第二の
不純物層を形成する工程とを含むものである。
【００１６】
【作用】本発明によれば、中濃度のソース／ドレイン拡
散層上にメタルシリサイド層を形成し、そのメタルシリ
サイド層上にアモルファスシリコン層を形成した後に、
ソース／ドレイン拡散層を形成するので高ドーズ量でイ
オン注入することができ、次のような作用が得られる。
散層上にメタルシリサイド層を形成し、そのメタルシリ
サイド層上にアモルファスシリコン層を形成した後に、
ソース／ドレイン拡散層を形成するので高ドーズ量でイ
オン注入することができ、次のような作用が得られる。
【００１７】高濃度のソース／ドレイン拡散層を形成す
る前に、メタルシリサイド層を形成しているため、メタ
ルシリサイド層を形成する時の熱処理にともなう不純物
の再拡散は、事実上考えなくてもよくなる。また、メタ
ルシリサイド層形成のためのＲＴＡ温度を高くでき（８
００℃から９００℃へ）、メタルシリサイド中の欠陥密
度を減少させられる。その結果、ソース／ドレイン接合
のリーク電流を低下することができる。したがって、コ
ンタクト抵抗を十分低くすることが可能である。
る前に、メタルシリサイド層を形成しているため、メタ
ルシリサイド層を形成する時の熱処理にともなう不純物
の再拡散は、事実上考えなくてもよくなる。また、メタ
ルシリサイド層形成のためのＲＴＡ温度を高くでき（８
００℃から９００℃へ）、メタルシリサイド中の欠陥密
度を減少させられる。その結果、ソース／ドレイン接合
のリーク電流を低下することができる。したがって、コ
ンタクト抵抗を十分低くすることが可能である。
【００１８】また、高ドーズ量の不純物は、メタルシリ
サイド層を通過して、メタルシリサイド層の下にまで拡
散するが、熱処理時間を十分短くし、メタルシリサイド
層も薄くすることにより、保護膜表面での不純物濃度
は、約１０20ｃｍ-3を保ちながら、メタルシリサイド層
とシリコン基板の界面では約１０19ｃｍ-3程度の高濃度
となるような浅い接合を形成することができる。
サイド層を通過して、メタルシリサイド層の下にまで拡
散するが、熱処理時間を十分短くし、メタルシリサイド
層も薄くすることにより、保護膜表面での不純物濃度
は、約１０20ｃｍ-3を保ちながら、メタルシリサイド層
とシリコン基板の界面では約１０19ｃｍ-3程度の高濃度
となるような浅い接合を形成することができる。
【００１９】さらに、メタルシリサイド層の上には保護
膜となるアモルファスシリコンが形成されているため、
前述したようなエッチング、後処理、Out-Diffusion に
伴う問題を解消することができる。したがって、本発明
によれば、コンタクト抵抗およびシート抵抗の低抵抗
化、さらに浅いソース／ドレイン拡散層を備えた半導体
装置及びその製造方法を提供することができる。
膜となるアモルファスシリコンが形成されているため、
前述したようなエッチング、後処理、Out-Diffusion に
伴う問題を解消することができる。したがって、本発明
によれば、コンタクト抵抗およびシート抵抗の低抵抗
化、さらに浅いソース／ドレイン拡散層を備えた半導体
装置及びその製造方法を提供することができる。
【００２０】
【実施例】以下、本発明の３つの実施例について図面を
参照し、具体的に説明する。 〔実施例１〕本発明の実施例１は、図１乃至図３に示さ
れる。図１と図２は、本発明の実施例１におけるＭＯＳ
ＦＥＴの工程断面図であり、図２は図１に続く工程であ
る。図中、同符号のものは同一のものを示している。
参照し、具体的に説明する。 〔実施例１〕本発明の実施例１は、図１乃至図３に示さ
れる。図１と図２は、本発明の実施例１におけるＭＯＳ
ＦＥＴの工程断面図であり、図２は図１に続く工程であ
る。図中、同符号のものは同一のものを示している。
【００２１】図１（ａ）参照。ｐ型シリコン基板１上
に、公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を
行い、フィールド酸化膜となる厚さ３５００ÅのＳｉＯ
2 膜２を形成した後、熱酸化により、全面に厚さ１００
ÅのＳｉＯ2 膜３を形成する。図１（ｂ）参照。ＣＶＤ
（化学気相成長）法により全面に、ゲート電極４となる
厚さ５００Åのアモルファスシリコン（またはポリシリ
コン）、厚さ１０００ÅのＷＳｉを順次積層する。次い
で、ＣＶＤ法により、全面に厚さ３００ÅのＳｉＯ2 膜
５を積層する。次いで、全面にフォトレジスト（図示せ
ず）を塗布し、公知のフォトリソグラフィー法により、
フォトレジストのパターンを形成し、そのパターニング
されたレジストマスクを用いて、ＳｉＯ2 膜５を選択的
に除去した後、レジストマスクを除去する。次いで、そ
のＳｉＯ2 膜５をマスクにしてDry エッチング技術によ
り、ＷＳｉ及びアモルファスシリコンを選択的に除去
し、ゲート電極４を形成する。次いで、基板表面よりソ
ース／ドレインの不純物となる燐イオンをエネルギー１
０ｋｅＶ、ドーズ量１×１０13ｃｍ-3でイオン注入によ
り基板中に打込む。
に、公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を
行い、フィールド酸化膜となる厚さ３５００ÅのＳｉＯ
2 膜２を形成した後、熱酸化により、全面に厚さ１００
ÅのＳｉＯ2 膜３を形成する。図１（ｂ）参照。ＣＶＤ
（化学気相成長）法により全面に、ゲート電極４となる
厚さ５００Åのアモルファスシリコン（またはポリシリ
コン）、厚さ１０００ÅのＷＳｉを順次積層する。次い
で、ＣＶＤ法により、全面に厚さ３００ÅのＳｉＯ2 膜
５を積層する。次いで、全面にフォトレジスト（図示せ
ず）を塗布し、公知のフォトリソグラフィー法により、
フォトレジストのパターンを形成し、そのパターニング
されたレジストマスクを用いて、ＳｉＯ2 膜５を選択的
に除去した後、レジストマスクを除去する。次いで、そ
のＳｉＯ2 膜５をマスクにしてDry エッチング技術によ
り、ＷＳｉ及びアモルファスシリコンを選択的に除去
し、ゲート電極４を形成する。次いで、基板表面よりソ
ース／ドレインの不純物となる燐イオンをエネルギー１
０ｋｅＶ、ドーズ量１×１０13ｃｍ-3でイオン注入によ
り基板中に打込む。
【００２２】図１（ｃ）参照。ＣＶＤ法により、全面に
厚さ１０００ÅのＳｉＯ2 膜を形成する。この時のＳｉ
Ｏ2 膜の成長温度が８００℃程度であるため、前工程に
おいてイオン注入された燐イオンが拡散され、中濃度の
ソース／ドレイン拡散層６が形成される。次いで、ＲＩ
Ｅ（反応性イオンエッチング）により全面をエッチング
することによって、ゲート電極４の側面にサイドウォー
ル７を形成する。
厚さ１０００ÅのＳｉＯ2 膜を形成する。この時のＳｉ
Ｏ2 膜の成長温度が８００℃程度であるため、前工程に
おいてイオン注入された燐イオンが拡散され、中濃度の
ソース／ドレイン拡散層６が形成される。次いで、ＲＩ
Ｅ（反応性イオンエッチング）により全面をエッチング
することによって、ゲート電極４の側面にサイドウォー
ル７を形成する。
【００２３】図１（ｄ）参照。スパッタリング法によ
り、全面に厚さ３００ÅのＴｉを形成する。次いで、Ｒ
ＴＡ（短時間熱処理技術）法により、６５０℃で３０秒
間の熱処理を行い、Ｔｉとシリコン基板１とを反応させ
る。次いで、未反応のＴｉを除去し、再度ＲＴＡによ
り、８００℃で６０秒間の熱処理を行い、厚さ６００Å
のＴｉＳｉ2 層８を形成する。
り、全面に厚さ３００ÅのＴｉを形成する。次いで、Ｒ
ＴＡ（短時間熱処理技術）法により、６５０℃で３０秒
間の熱処理を行い、Ｔｉとシリコン基板１とを反応させ
る。次いで、未反応のＴｉを除去し、再度ＲＴＡによ
り、８００℃で６０秒間の熱処理を行い、厚さ６００Å
のＴｉＳｉ2 層８を形成する。
【００２４】図２（ａ）参照。ＣＶＤ法により、ＴｉＳ
ｉ2 層８上に保護層となる厚さ５００Åのアモルファス
シリコン９を選択的に形成する。この時の条件は、例え
ばジシラン（Ｓｉ2 Ｈ8 ）系ガスを用いて、温度４００
℃、真空度０．１Torrである。図２（ｂ）参照。ＣＶＤ
法により、全面に厚さ５０ÅのＳｉＯ2 膜１０を形成す
る。次いで、基板表面よりソース／ドレインの不純物と
なる砒素イオンをエネルギー２５ｋｅＶ、ドーズ量４×
１０15ｃｍ-3でイオン注入により基板中に打込む。
ｉ2 層８上に保護層となる厚さ５００Åのアモルファス
シリコン９を選択的に形成する。この時の条件は、例え
ばジシラン（Ｓｉ2 Ｈ8 ）系ガスを用いて、温度４００
℃、真空度０．１Torrである。図２（ｂ）参照。ＣＶＤ
法により、全面に厚さ５０ÅのＳｉＯ2 膜１０を形成す
る。次いで、基板表面よりソース／ドレインの不純物と
なる砒素イオンをエネルギー２５ｋｅＶ、ドーズ量４×
１０15ｃｍ-3でイオン注入により基板中に打込む。
【００２５】その後、図２（ｃ）のように、層間分離膜
であるＢＰＳＧ１１を積層し、その適所にコンタクトホ
ールを形成する。この際、コンタクトホールはＲＩＥに
よって形成しているため、コンタクトホールの上部は角
張っている。この角張りは、次工程においてアルミニウ
ムのスパッタリングに悪影響を与える。よって、この角
張りを除去するために、８００℃程度の熱処理を行う。
また、この熱処理によって、図２（ｂ）の工程において
イオン注入された砒素イオンが拡散され、高濃度のソー
ス／ドレイン拡散層１２が形成される。そして、最後に
アルミ配線１３を形成する。
であるＢＰＳＧ１１を積層し、その適所にコンタクトホ
ールを形成する。この際、コンタクトホールはＲＩＥに
よって形成しているため、コンタクトホールの上部は角
張っている。この角張りは、次工程においてアルミニウ
ムのスパッタリングに悪影響を与える。よって、この角
張りを除去するために、８００℃程度の熱処理を行う。
また、この熱処理によって、図２（ｂ）の工程において
イオン注入された砒素イオンが拡散され、高濃度のソー
ス／ドレイン拡散層１２が形成される。そして、最後に
アルミ配線１３を形成する。
【００２６】以上の工程により、本発明の実施例１にお
けるＭＯＳＦＥＴが製造される。図３は、本発明の実施
例１におけるソース／ドレイン領域の不純物の深さ方向
のプロファイルを示しており、図２（ｃ）の断面図にお
けるソース／ドレイン拡散層１２に対応している。図
中、縦軸は不純物濃度（cm-3）、横軸は深さ（Å）を示
している。また、点線はイオン注入直後のプロファイ
ル、一点鎖線はソース／ドレイン拡散層１２のプロファ
イルを示している。
けるＭＯＳＦＥＴが製造される。図３は、本発明の実施
例１におけるソース／ドレイン領域の不純物の深さ方向
のプロファイルを示しており、図２（ｃ）の断面図にお
けるソース／ドレイン拡散層１２に対応している。図
中、縦軸は不純物濃度（cm-3）、横軸は深さ（Å）を示
している。また、点線はイオン注入直後のプロファイ
ル、一点鎖線はソース／ドレイン拡散層１２のプロファ
イルを示している。
【００２７】このプロファイルによると、アモルファス
シリコン層９表面での不純物濃度は、約１０20ｃｍ-3を
保ちながら、ＴｉＳｉ2 層８とシリコン基板１の界面で
は約１０19ｃｍ-3程度の高濃度となるような浅い接合を
形成している。 〔実施例２〕本発明の実施例２は、図４に示される。
シリコン層９表面での不純物濃度は、約１０20ｃｍ-3を
保ちながら、ＴｉＳｉ2 層８とシリコン基板１の界面で
は約１０19ｃｍ-3程度の高濃度となるような浅い接合を
形成している。 〔実施例２〕本発明の実施例２は、図４に示される。
【００２８】図４は、本発明の実施例２におけるＭＯＳ
ＦＥＴの断面図である。図中、図１乃至図２と同符号の
ものは同一のものを示している。実施例２では、ソース
／ドレイン拡散層表面にＴｉＳｉ2 層８を形成する際
に、同時にゲート電極上にもＴｉＳｉ2 層８を形成した
ものである。これによって、ゲート電極の抵抗も低下す
ることができる。
ＦＥＴの断面図である。図中、図１乃至図２と同符号の
ものは同一のものを示している。実施例２では、ソース
／ドレイン拡散層表面にＴｉＳｉ2 層８を形成する際
に、同時にゲート電極上にもＴｉＳｉ2 層８を形成した
ものである。これによって、ゲート電極の抵抗も低下す
ることができる。
【００２９】〔実施例３〕本発明の実施例３は、図５に
示される。図５は、本発明の実施例３におけるＭＯＳＦ
ＥＴの断面図である。図中、図１乃至図２と同符号のも
のは同一のものを示している。実施例３では、ソース／
ドレイン領域上に一旦シリコン層を形成した後に、Ｔｉ
Ｓｉ2 層８およびアモルファスシリコン層９を順次形成
し、次いで、イオン注入によりソース／ドレイン拡散層
を形成したものである。これによって、配線層の平坦化
をすることができる。
示される。図５は、本発明の実施例３におけるＭＯＳＦ
ＥＴの断面図である。図中、図１乃至図２と同符号のも
のは同一のものを示している。実施例３では、ソース／
ドレイン領域上に一旦シリコン層を形成した後に、Ｔｉ
Ｓｉ2 層８およびアモルファスシリコン層９を順次形成
し、次いで、イオン注入によりソース／ドレイン拡散層
を形成したものである。これによって、配線層の平坦化
をすることができる。
【００３０】なお、メタルシリサイドは、ＴｉＳｉ2 の
みならず、ＣｏＳｉ2 やＮｉＳｉ2などでもよい。実施
例１では、メタルシリサイド層をソース／ドレイン表面
に形成した後、選択エピタキシャル成長により、ＴｉＳ
ｉ2 層上にアモルファスシリコン層を成長させる。この
とき、アモルファスシリコン層の格子定数は、ＣｏＳｉ
2 やＮｉＳｉ2 の格子定数とほぼ同じなので、エピタキ
シャル成長がしやすい。
みならず、ＣｏＳｉ2 やＮｉＳｉ2などでもよい。実施
例１では、メタルシリサイド層をソース／ドレイン表面
に形成した後、選択エピタキシャル成長により、ＴｉＳ
ｉ2 層上にアモルファスシリコン層を成長させる。この
とき、アモルファスシリコン層の格子定数は、ＣｏＳｉ
2 やＮｉＳｉ2 の格子定数とほぼ同じなので、エピタキ
シャル成長がしやすい。
【００３１】また、実施例１では、保護層としてアモル
ファスシリコンを用いているが、これは、保護層の成長
温度が低く、下地との密着性がよい等の条件が満たされ
る膜なら何でもよく、例えば、ポリシリコン、アモルフ
ァスカーボン、Ｇｅ、ＳｉＧｅ、およびＳｉＣでもよ
い。上述の如く、本発明の実施例によれば、ソース／ド
レイン領域にメタルシリサイド層を形成し、その上に保
護層を積層した後に、ソース／ドレイン拡散層を形成す
るためのイオン注入を行うことにより、コンタクト抵抗
およびシート抵抗の低抵抗化、さらに浅いソース／ドレ
イン拡散層を備えた半導体装置及びその製造方法を提供
することができる。
ファスシリコンを用いているが、これは、保護層の成長
温度が低く、下地との密着性がよい等の条件が満たされ
る膜なら何でもよく、例えば、ポリシリコン、アモルフ
ァスカーボン、Ｇｅ、ＳｉＧｅ、およびＳｉＣでもよ
い。上述の如く、本発明の実施例によれば、ソース／ド
レイン領域にメタルシリサイド層を形成し、その上に保
護層を積層した後に、ソース／ドレイン拡散層を形成す
るためのイオン注入を行うことにより、コンタクト抵抗
およびシート抵抗の低抵抗化、さらに浅いソース／ドレ
イン拡散層を備えた半導体装置及びその製造方法を提供
することができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
メタルシリサイド層をいわば埋め込んだ構造になってお
り、ソース／ドレイン拡散層上にメタルシリサイド層を
用いたＭＯＳＦＥＴのプロセスの安定化を図り、信頼性
を向上させる効果がある。また、ソース／ドレイン拡散
層を形成している不純物の再分布を極力抑制することが
できるので、ソース／ドレイン拡散層のシャロー化とコ
ンタクト抵抗の低下をもたらし、同時に、ソース／ドレ
イン接合リークを低下することができる。
メタルシリサイド層をいわば埋め込んだ構造になってお
り、ソース／ドレイン拡散層上にメタルシリサイド層を
用いたＭＯＳＦＥＴのプロセスの安定化を図り、信頼性
を向上させる効果がある。また、ソース／ドレイン拡散
層を形成している不純物の再分布を極力抑制することが
できるので、ソース／ドレイン拡散層のシャロー化とコ
ンタクト抵抗の低下をもたらし、同時に、ソース／ドレ
イン接合リークを低下することができる。
【００３３】したがって、半導体装置の高性能化、およ
び微細化に寄与するところが大きい。
び微細化に寄与するところが大きい。
【図１】本発明の実施例１におけるＭＯＳＦＥＴの工程
断面図である。
断面図である。
【図２】本発明の実施例１におけるＭＯＳＦＥＴの工程
断面図である。
断面図である。
【図３】本発明の実施例１におけるソース／ドレイン領
域の不純物の深さ方向のプロファイルである。
域の不純物の深さ方向のプロファイルである。
【図４】本発明の実施例２におけるＭＯＳＦＥＴの断面
図である。
図である。
【図５】本発明の実施例３におけるＭＯＳＦＥＴの断面
図である。
図である。
【図６】従来のＭＯＳＦＥＴにおける製造途中の断面図
である。
である。
【図７】従来のソース／ドレイン領域における不純物の
深さ方向のプロファイルその１である。
深さ方向のプロファイルその１である。
【図８】従来のソース／ドレイン領域における不純物の
深さ方向のプロファイルその２である。
深さ方向のプロファイルその２である。
６ 中濃度のソース／ドレイン拡散層 ８ メタルシリサイドとなるＴｉＳｉ2 層 ９ 保護層となるアモルファスシリコン層 １２ 高濃度のソース／ドレイン拡散層
Claims (3)
- 【請求項１】ソース／ドレインおよびゲート電極（４）
を備えた電界効果トランジスタにおいて、 前記ソース／ドレインは、 ソース／ドレイン領域（６，１２）表面のほぼ全面に形
成されたメタルシリサイド層（８）と、 該メタルシリサイド層（８）表面のほぼ全面に形成され
た保護層（９）とからなり、 該保護層（９）は導電層であることを特徴とする半導体
装置。 - 【請求項２】基板（１）上に絶縁膜（３）を形成する工
程と、 該絶縁膜（３）上に半導体層を形成する工程と、 該半導体層を選択的に除去し、ゲート電極（４）を形成
する工程と、 該ゲート電極（４）をマスクにして、前記基板（１）中
に一導電型の第一の不純物を注入し、第一の不純物層
（６）を形成する工程と、 該第一の不純物層（６）上に、メタルシリサイド層
（８）を形成する工程と、 該メタルシリサイド層（８）上に、半導体層（９）を形
成する工程と、 次いで、前記ゲート電極（４）をマスクにして、前記基
板（１）中に一導電型の第二の不純物を注入し、第二の
不純物層（１２）を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】請求項２において、前記ゲート電極（４）
をマスクにして、前記基板（１）中に前記一導電型の第
一の不純物を打込む工程の後に、該ゲート電極（４）の
側面にサイドウォール（７）を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358692A JPH0629310A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358692A JPH0629310A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629310A true JPH0629310A (ja) | 1994-02-04 |
Family
ID=16138412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18358692A Withdrawn JPH0629310A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707721A (en) * | 1995-09-29 | 1998-01-13 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having oxidation-controlled gate lengths |
| KR100327422B1 (ko) * | 1999-04-26 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
| US6833293B2 (en) | 1995-11-14 | 2004-12-21 | United Microelectronics Corporation | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-07-10 JP JP18358692A patent/JPH0629310A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707721A (en) * | 1995-09-29 | 1998-01-13 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having oxidation-controlled gate lengths |
| US6833293B2 (en) | 1995-11-14 | 2004-12-21 | United Microelectronics Corporation | Semiconductor device and method for manufacturing the same |
| KR100327422B1 (ko) * | 1999-04-26 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |