JPH1131665A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH1131665A JPH1131665A JP9186825A JP18682597A JPH1131665A JP H1131665 A JPH1131665 A JP H1131665A JP 9186825 A JP9186825 A JP 9186825A JP 18682597 A JP18682597 A JP 18682597A JP H1131665 A JPH1131665 A JP H1131665A
- Authority
- JP
- Japan
- Prior art keywords
- circuit device
- integrated circuit
- semiconductor
- semiconductor integrated
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高不純物濃度で、不純物濃度分布が急峻な浅
い接合の半導体領域を形成する。 【解決手段】 半導体基板１上に、浅い接合の半導体領
域を形成するためのイオン注入処理（工程１００）後、
不純物活性化の熱処理（工程１０３）の直前に、外方拡
散を防止すべく、薄いキャップ膜２を形成する（工程１
０２）。
い接合の半導体領域を形成する。 【解決手段】 半導体基板１上に、浅い接合の半導体領
域を形成するためのイオン注入処理（工程１００）後、
不純物活性化の熱処理（工程１０３）の直前に、外方拡
散を防止すべく、薄いキャップ膜２を形成する（工程１
０２）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体集積回路装置におけ
る浅い接合の形成技術に適用して有効な技術に関するも
のである。
置の製造技術に関し、特に、半導体集積回路装置におけ
る浅い接合の形成技術に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】半導体集積回路装置の製造における微細
加工技術の進歩に伴い、素子等の微細化が進められてい
る。そして、浅い接合の形成技術は、素子の微細化を推
進し素子集積度の向上を図ることができるだけでなく、
素子性能の改善を図ることができるとして重要な技術と
なっている。
加工技術の進歩に伴い、素子等の微細化が進められてい
る。そして、浅い接合の形成技術は、素子の微細化を推
進し素子集積度の向上を図ることができるだけでなく、
素子性能の改善を図ることができるとして重要な技術と
なっている。
【０００３】例えばバイポーラトランジスタにおいて、
不純物濃度を高めに確保した状態で浅いベース領域を形
成することは、半導体集積回路装置の高周波化および低
雑音化を実現できる。また、ＭＯＳ・ＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor ）におい
て、不純物濃度を高めに確保した状態で浅いソース・ド
レイン領域を形成することは、短チャネル効果を抑制し
つつ、ＭＯＳ・ＦＥＴの電流駆動能力を向上させること
ができる。
不純物濃度を高めに確保した状態で浅いベース領域を形
成することは、半導体集積回路装置の高周波化および低
雑音化を実現できる。また、ＭＯＳ・ＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor ）におい
て、不純物濃度を高めに確保した状態で浅いソース・ド
レイン領域を形成することは、短チャネル効果を抑制し
つつ、ＭＯＳ・ＦＥＴの電流駆動能力を向上させること
ができる。
【０００４】このような浅い接合の半導体領域を半導体
基板上に形成するには、不純物イオンを低エネルギーで
注入した後、半導体基板に対して短時間アニール処理を
施すことで形成することが一般的である。
基板上に形成するには、不純物イオンを低エネルギーで
注入した後、半導体基板に対して短時間アニール処理を
施すことで形成することが一般的である。
【０００５】なお、このような浅い接合の形成技術につ
いては、例えば株式会社プレスジャーナル、平成５年１
０月２０日発行、「セミコンダクタワールド（Semicond
uctor World ）」Ｐ５４〜Ｐ５９に記載がある。
いては、例えば株式会社プレスジャーナル、平成５年１
０月２０日発行、「セミコンダクタワールド（Semicond
uctor World ）」Ｐ５４〜Ｐ５９に記載がある。
【０００６】
【発明が解決しようとする課題】ところが、上記した浅
い接合の半導体領域の形成技術については、以下の問題
があることを本発明者は見出した。
い接合の半導体領域の形成技術については、以下の問題
があることを本発明者は見出した。
【０００７】すなわち、浅い接合の半導体領域を形成す
るための低エネルギーイオン注入技術においては、洗浄
を含む通常のプロセスにおいて熱処理工程のキャップと
して使用可能な厚さの絶縁膜を使用することが困難であ
り、その熱処理工程においては、半導体基板表面が剥き
出しとなるので、注入イオンの一部が外方拡散等により
失われ、目的とする不純物濃度を持ち、かつ、急峻な不
純物濃度分布を持つ浅い接合の半導体領域を形成するこ
とが困難であるという問題がある。
るための低エネルギーイオン注入技術においては、洗浄
を含む通常のプロセスにおいて熱処理工程のキャップと
して使用可能な厚さの絶縁膜を使用することが困難であ
り、その熱処理工程においては、半導体基板表面が剥き
出しとなるので、注入イオンの一部が外方拡散等により
失われ、目的とする不純物濃度を持ち、かつ、急峻な不
純物濃度分布を持つ浅い接合の半導体領域を形成するこ
とが困難であるという問題がある。
【０００８】本発明の目的は、目的とする不純物濃度を
確保した状態で、しかも不純物濃度分布が急峻な浅い接
合の半導体領域を形成することのできる技術を提供する
ことにある。
確保した状態で、しかも不純物濃度分布が急峻な浅い接
合の半導体領域を形成することのできる技術を提供する
ことにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体集積回路装置の製造方法
は、半導体基板に浅い接合の半導体領域を形成するため
に、前記半導体基板に所定の不純物を導入する工程と、
前記所定の不純物を活性化させるための熱処理の直前ま
たは初期に不純物の飛程に比し薄いキャップ膜を形成す
る工程とを有するものである。
は、半導体基板に浅い接合の半導体領域を形成するため
に、前記半導体基板に所定の不純物を導入する工程と、
前記所定の不純物を活性化させるための熱処理の直前ま
たは初期に不純物の飛程に比し薄いキャップ膜を形成す
る工程とを有するものである。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、前記薄いキャップの形成温度が７５０℃以下で
あるものである。
方法は、前記薄いキャップの形成温度が７５０℃以下で
あるものである。
【００１３】また、本発明の半導体集積回路装置の製造
方法は、前記薄いキャップの膜厚が２ｎｍ以下であるも
のである。
方法は、前記薄いキャップの膜厚が２ｎｍ以下であるも
のである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１５】（実施の形態１）図１は本発明の半導体集
積回路装置の製造方法における要部の説明図、図２〜図
１０は本発明の一実施の形態である半導体集積回路装置
の製造工程中における要部断面図、図１１は図１０の半
導体集積回路装置を構成する半導体領域の不純物濃度分
布図、図１２は本実施の形態の場合と不純物活性化の熱
処理に先立ってキャップ膜を形成しない技術の場合とに
おける半導体基板の深さと不純物濃度との関係を示すグ
ラフ図である。
積回路装置の製造方法における要部の説明図、図２〜図
１０は本発明の一実施の形態である半導体集積回路装置
の製造工程中における要部断面図、図１１は図１０の半
導体集積回路装置を構成する半導体領域の不純物濃度分
布図、図１２は本実施の形態の場合と不純物活性化の熱
処理に先立ってキャップ膜を形成しない技術の場合とに
おける半導体基板の深さと不純物濃度との関係を示すグ
ラフ図である。
【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板に浅い接合の半導体領域を形成する場合
に有効な技術である。その要部を図１によって説明す
る。
は、半導体基板に浅い接合の半導体領域を形成する場合
に有効な技術である。その要部を図１によって説明す
る。
【００１７】まず、所定の不純物を半導体基板１にイオ
ン注入法等によって導入する。この際のエネルギーは、
浅い接合の半導体領域を形成すべく、単位原子当たり0.
１ＫｅＶ以下の低エネルギーとする（工程１００）。な
お、図１の半導体基板１は、例えば所定導電形のシリコ
ン（Ｓｉ）単結晶の単体からなる。
ン注入法等によって導入する。この際のエネルギーは、
浅い接合の半導体領域を形成すべく、単位原子当たり0.
１ＫｅＶ以下の低エネルギーとする（工程１００）。な
お、図１の半導体基板１は、例えば所定導電形のシリコ
ン（Ｓｉ）単結晶の単体からなる。
【００１８】続いて、半導体基板１に対して洗浄処理を
施した後（工程１０１）、半導体基板１の主面上に薄い
キャップ膜２を形成する（工程１０２）。
施した後（工程１０１）、半導体基板１の主面上に薄い
キャップ膜２を形成する（工程１０２）。
【００１９】この薄いキャップ膜２は、例えば二酸化シ
リコン（ＳｉＯ2 ）等からなり、例えば７５０℃以下の
低温での熱酸化処理で形成され、その厚さは、イオン投
影飛程（例えば５ｎｍ程度）よりも薄く、例えば２ｎｍ
程度以下である。
リコン（ＳｉＯ2 ）等からなり、例えば７５０℃以下の
低温での熱酸化処理で形成され、その厚さは、イオン投
影飛程（例えば５ｎｍ程度）よりも薄く、例えば２ｎｍ
程度以下である。
【００２０】この薄いキャップ膜２の形成温度を低温で
形成することの利点は、キャップ膜２の形成時に注入イ
オンの蒸発や通常の熱拡散が生じない、浅い接合の半導
体領域を形成するのに好都合な温度で薄いキャップ膜２
を形成することができることである。また、酸化速度を
遅くすることができるので、薄いキャップ膜２を制御良
く形成することができることである。
形成することの利点は、キャップ膜２の形成時に注入イ
オンの蒸発や通常の熱拡散が生じない、浅い接合の半導
体領域を形成するのに好都合な温度で薄いキャップ膜２
を形成することができることである。また、酸化速度を
遅くすることができるので、薄いキャップ膜２を制御良
く形成することができることである。
【００２１】また、キャップ膜２を極薄くすることの利
点は、上記したキャップ膜２の低温形成を容易にするこ
とができることに加えて、製造プロセス上においてキャ
ップ膜２の除去が必要な場合に、例えば素子分離膜の削
れ等のような悪影響が殆ど生じることなしに、キャップ
膜２を容易にエッチング除去することができることであ
る。
点は、上記したキャップ膜２の低温形成を容易にするこ
とができることに加えて、製造プロセス上においてキャ
ップ膜２の除去が必要な場合に、例えば素子分離膜の削
れ等のような悪影響が殆ど生じることなしに、キャップ
膜２を容易にエッチング除去することができることであ
る。
【００２２】その後、半導体基板１に対して、注入イオ
ンの活性化のための熱処理を施す（工程１０３）。この
際、本実施の形態１においては、半導体基板１の主面上
に薄いキャップ膜２を形成したことにより、半導体基板
１に注入された不純物が外方に拡散してしまうのを防止
することができるので、高不純物濃度を維持したまま、
かつ、不純物濃度分布の急峻な浅い接合の半導体領域を
半導体基板１に形成することが可能となっている。
ンの活性化のための熱処理を施す（工程１０３）。この
際、本実施の形態１においては、半導体基板１の主面上
に薄いキャップ膜２を形成したことにより、半導体基板
１に注入された不純物が外方に拡散してしまうのを防止
することができるので、高不純物濃度を維持したまま、
かつ、不純物濃度分布の急峻な浅い接合の半導体領域を
半導体基板１に形成することが可能となっている。
【００２３】次に、本実施の形態１においては、本発明
を、例えばバイポーラトランジスタの形成方法に適用し
た例を図２〜図１２によって説明する。
を、例えばバイポーラトランジスタの形成方法に適用し
た例を図２〜図１２によって説明する。
【００２４】図２は、本実施の形態１の半導体集積回路
装置の製造工程中における半導体基板１の要部断面図を
示している。
装置の製造工程中における半導体基板１の要部断面図を
示している。
【００２５】半導体基板１は、支持基板１ａ上に絶縁層
１ｂを介して素子形成用の薄い半導体層１ｃを設けてな
る、いわゆるＳＯＩ（Silicon On Insulator）基板であ
る。
１ｂを介して素子形成用の薄い半導体層１ｃを設けてな
る、いわゆるＳＯＩ（Silicon On Insulator）基板であ
る。
【００２６】この支持基板１ａは、主として基板強度を
確保するための部材であり、例えばｐ- 形のＳｉ単結晶
からなる。絶縁層１ｂは、支持基板１ａと薄い半導体層
１ｃとを電気的に分離する機能を有しており、例えばＳ
ｉＯ2 等からなる。素子形成用の薄い半導体層１ｃは、
例えばｎ形のＳｉ単結晶からなる。
確保するための部材であり、例えばｐ- 形のＳｉ単結晶
からなる。絶縁層１ｂは、支持基板１ａと薄い半導体層
１ｃとを電気的に分離する機能を有しており、例えばＳ
ｉＯ2 等からなる。素子形成用の薄い半導体層１ｃは、
例えばｎ形のＳｉ単結晶からなる。
【００２７】この薄い半導体層１ｃの素子分離領域には
フィールド絶縁膜３ａおよび溝形分離部４が形成されて
いる。フィールド絶縁膜３ａは、例えばＳｉＯ2 等から
なり、選択酸化法等によって形成されている。また、溝
形分離部４は、フィールド絶縁膜３ａの下面から絶縁層
１ｂに達すように延びる分離溝４ａ内に、例えばＳｉＯ
2 等からなる分離膜４ｂが埋め込まれて形成されてい
る。
フィールド絶縁膜３ａおよび溝形分離部４が形成されて
いる。フィールド絶縁膜３ａは、例えばＳｉＯ2 等から
なり、選択酸化法等によって形成されている。また、溝
形分離部４は、フィールド絶縁膜３ａの下面から絶縁層
１ｂに達すように延びる分離溝４ａ内に、例えばＳｉＯ
2 等からなる分離膜４ｂが埋め込まれて形成されてい
る。
【００２８】また、薄い半導体層１ｃの素子内分離領域
にはフィールド絶縁膜３ｂが形成されている。このフィ
ールド絶縁膜３ｂは、例えばＳｉＯ2 等からなり、素子
分離領域のフィールド絶縁膜３ａと同時に選択酸化法等
によって形成されている。なお、このフィールド絶縁膜
３ｂの下には溝形分離部が形成されていない。
にはフィールド絶縁膜３ｂが形成されている。このフィ
ールド絶縁膜３ｂは、例えばＳｉＯ2 等からなり、素子
分離領域のフィールド絶縁膜３ａと同時に選択酸化法等
によって形成されている。なお、このフィールド絶縁膜
３ｂの下には溝形分離部が形成されていない。
【００２９】なお、フィールド絶縁膜３ａ, ３ｂに囲ま
れたコレクタ形成領域における薄い半導体層１ｃ上に
は、例えばＳｉＯ2 等からなる絶縁膜５が形成されてい
る。また、この絶縁膜５上には、その左右のフィールド
絶縁膜３ａ, ３ｂ上にかかるように、例えばＳｉＯ2 等
からなる絶縁膜６がパターン形成されている。
れたコレクタ形成領域における薄い半導体層１ｃ上に
は、例えばＳｉＯ2 等からなる絶縁膜５が形成されてい
る。また、この絶縁膜５上には、その左右のフィールド
絶縁膜３ａ, ３ｂ上にかかるように、例えばＳｉＯ2 等
からなる絶縁膜６がパターン形成されている。
【００３０】まず、このような半導体基板１上に、図３
に示すように、ポリシリコン膜７をＣＶＤ法等によって
堆積した後、そのポリシリコン膜７の所定の領域に、例
えばフッ化ホウ素（ＢＦ2 ）等をイオン注入法等によっ
て導入することにより、そのポリシリコン膜７を低抵抗
化する。
に示すように、ポリシリコン膜７をＣＶＤ法等によって
堆積した後、そのポリシリコン膜７の所定の領域に、例
えばフッ化ホウ素（ＢＦ2 ）等をイオン注入法等によっ
て導入することにより、そのポリシリコン膜７を低抵抗
化する。
【００３１】続いて、このポリシリコン膜７をフォトリ
ソグラフィ技術およびエッチング技術によってパターニ
ングすることにより、図４に示すように、低抵抗ポリシ
リコンからなる導体パターン７ａを形成する。
ソグラフィ技術およびエッチング技術によってパターニ
ングすることにより、図４に示すように、低抵抗ポリシ
リコンからなる導体パターン７ａを形成する。
【００３２】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜８をＣＶＤ法等によって形成した
後、導体パターン７ａおよび絶縁膜８をフォトリソグラ
フィ技術およびエッチング技術によってパターニングす
ることにより、図５に示すように、ベース形成領域にお
ける薄い半導体層１ｃの上面が露出するような開口部９
を形成するとともに、低抵抗ポリシリコンからなるベー
ス引き出し電極７ａ1 を形成する。
2 等からなる絶縁膜８をＣＶＤ法等によって形成した
後、導体パターン７ａおよび絶縁膜８をフォトリソグラ
フィ技術およびエッチング技術によってパターニングす
ることにより、図５に示すように、ベース形成領域にお
ける薄い半導体層１ｃの上面が露出するような開口部９
を形成するとともに、低抵抗ポリシリコンからなるベー
ス引き出し電極７ａ1 を形成する。
【００３３】次いで、本実施の形態１においては、浅い
接合の真性ベース領域を形成するために、例えばＢＦ2
を開口部９を通じてイオン注入法によって薄い半導体層
１ｃの上層部に打ち込む。この際のイオン打ち込みエネ
ルギーは、例えば３ＫｅＶ程度、ドーズ量は、１×１０
14ｃｍ2 程度である。
接合の真性ベース領域を形成するために、例えばＢＦ2
を開口部９を通じてイオン注入法によって薄い半導体層
１ｃの上層部に打ち込む。この際のイオン打ち込みエネ
ルギーは、例えば３ＫｅＶ程度、ドーズ量は、１×１０
14ｃｍ2 程度である。
【００３４】続いて、半導体基板１に対して、例えば６
００℃程度、３０ｓ程度のドライ酸化処理を施すことに
より、開口部９から露出する薄い半導体基板１上に上記
した薄いキャップ膜を形成する。
００℃程度、３０ｓ程度のドライ酸化処理を施すことに
より、開口部９から露出する薄い半導体基板１上に上記
した薄いキャップ膜を形成する。
【００３５】その後、その注入イオンの活性化のため
に、半導体基板１に対して、例えば９５０℃程度、１０
ｓ程度の熱処理を窒素ガス雰囲気中において施すことに
より、図６に示すように、浅い接合の真性ベース領域
（浅い接合の半導体領域）１０を形成する。
に、半導体基板１に対して、例えば９５０℃程度、１０
ｓ程度の熱処理を窒素ガス雰囲気中において施すことに
より、図６に示すように、浅い接合の真性ベース領域
（浅い接合の半導体領域）１０を形成する。
【００３６】本実施の形態１においては、不純物イオン
の活性化のための熱処理に先立って薄いキャップ膜を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、かつ、不純物濃度分
布の急峻な浅い接合の真性ベース領域１０を形成するこ
とができ、真性ベース抵抗を約半減することが可能とな
っている。
の活性化のための熱処理に先立って薄いキャップ膜を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、かつ、不純物濃度分
布の急峻な浅い接合の真性ベース領域１０を形成するこ
とができ、真性ベース抵抗を約半減することが可能とな
っている。
【００３７】同時に、図７に示すように、ベース引き出
し電極７ａ1 のｐ形不純物を半導体層１ｃに熱拡散する
ことにより、真性ベース領域１０の外周にベース引き出
し領域１１を形成する。
し電極７ａ1 のｐ形不純物を半導体層１ｃに熱拡散する
ことにより、真性ベース領域１０の外周にベース引き出
し領域１１を形成する。
【００３８】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、開口部９の
内壁面にサイドウォール１２を形成する。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、開口部９の
内壁面にサイドウォール１２を形成する。
【００３９】その後、半導体基板１上に、例えばポリシ
リコン膜をＣＶＤ法等によって堆積し、そのポリシリコ
ン膜の所定の領域に、例えばｎ形不純物のヒ素（Ａｓ）
等をイオン注入法等によって導入した後、さらに、その
低抵抗なポリシリコン膜をフォトリソグラフィ技術およ
びエッチング技術によってパターニングすることによ
り、図８に示すように、低抵抗ポリシリコン等からなる
エミッタ電極１３を形成する。
リコン膜をＣＶＤ法等によって堆積し、そのポリシリコ
ン膜の所定の領域に、例えばｎ形不純物のヒ素（Ａｓ）
等をイオン注入法等によって導入した後、さらに、その
低抵抗なポリシリコン膜をフォトリソグラフィ技術およ
びエッチング技術によってパターニングすることによ
り、図８に示すように、低抵抗ポリシリコン等からなる
エミッタ電極１３を形成する。
【００４０】次いで、図９に示すように、半導体基板１
上に、例えばＢＰＳＧ（Boro Phospho Silicate Glass
）等からなる層間絶縁膜１４ａをＣＶＤ法等によって
堆積した後、熱処理を施す。
上に、例えばＢＰＳＧ（Boro Phospho Silicate Glass
）等からなる層間絶縁膜１４ａをＣＶＤ法等によって
堆積した後、熱処理を施す。
【００４１】この熱処理により、層間絶縁膜１４ａの表
面をなだらかにするとともに、エミッタ電極１３中のｎ
形不純物を薄い半導体層１ｃに熱拡散して薄い半導体層
１ｃの上層部にエミッタ領域１５を形成する。このよう
にして、半導体基板１上にバイポーラトランジスタ１６
を形成する。
面をなだらかにするとともに、エミッタ電極１３中のｎ
形不純物を薄い半導体層１ｃに熱拡散して薄い半導体層
１ｃの上層部にエミッタ領域１５を形成する。このよう
にして、半導体基板１上にバイポーラトランジスタ１６
を形成する。
【００４２】続いて、コレクタ形成領域における半導体
層１ｃの上面、ベース引き出し電極７ａ1 の一部および
エミッタ電極１３の一部が露出するような接続孔１７を
フォトリソグラフィ技術およびエッチング技術によって
形成する。
層１ｃの上面、ベース引き出し電極７ａ1 の一部および
エミッタ電極１３の一部が露出するような接続孔１７を
フォトリソグラフィ技術およびエッチング技術によって
形成する。
【００４３】その後、半導体基板１上に、例えばアルミ
ニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびエッチング技術によっ
てパターニングすることにより、図１０に示すように、
第１層配線１８を形成する。
ニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびエッチング技術によっ
てパターニングすることにより、図１０に示すように、
第１層配線１８を形成する。
【００４４】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆
積する。この層間絶縁膜１４ｂによって第１層配線１８
を被覆する。
2 等からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆
積する。この層間絶縁膜１４ｂによって第１層配線１８
を被覆する。
【００４５】図１０のように形成されたバイポーラトラ
ンジスタ１６のコレクタ領域、ベース領域およびエミッ
タ領域における不純物濃度分布を図１１に示す。また本
実施の形態の場合とキャップ膜無しで熱処理を行う技術
とにおける半導体基板の深さと不純物濃度（ホウ素等）
との関係を図１２に示す。
ンジスタ１６のコレクタ領域、ベース領域およびエミッ
タ領域における不純物濃度分布を図１１に示す。また本
実施の形態の場合とキャップ膜無しで熱処理を行う技術
とにおける半導体基板の深さと不純物濃度（ホウ素等）
との関係を図１２に示す。
【００４６】本実施の形態１においては、キャップ膜を
形成しない技術と比べて、同じ接合深さ（例えば２０ｎ
ｍ、３×１０17/ ｃｍ2 ）において、ドーピング効率を
２倍、層抵抗を、例えば４ＫΩ□から２ＫΩ□に半減す
ることが可能となっている。また、例えば１×１０18〜
１×１０19/ ｃｍ3 の不純物濃度領域において、不純物
濃度分布の形状を急峻にすることが可能となっている。
これらにより、バイポーラトランジスタ１６（図１０参
照）における真性ベース領域１０の抵抗を約半減するこ
とが可能となっている。
形成しない技術と比べて、同じ接合深さ（例えば２０ｎ
ｍ、３×１０17/ ｃｍ2 ）において、ドーピング効率を
２倍、層抵抗を、例えば４ＫΩ□から２ＫΩ□に半減す
ることが可能となっている。また、例えば１×１０18〜
１×１０19/ ｃｍ3 の不純物濃度領域において、不純物
濃度分布の形状を急峻にすることが可能となっている。
これらにより、バイポーラトランジスタ１６（図１０参
照）における真性ベース領域１０の抵抗を約半減するこ
とが可能となっている。
【００４７】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【００４８】(1).不純物イオンの活性化のための熱処理
に先立って薄い半導体層１ｃ上に薄いキャップ膜２を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、しかも急峻な不純物
濃度分布を持つ浅い接合の真性ベース領域１０を形成す
ることができ、真性ベース抵抗を約半減することが可能
となる。
に先立って薄い半導体層１ｃ上に薄いキャップ膜２を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、しかも急峻な不純物
濃度分布を持つ浅い接合の真性ベース領域１０を形成す
ることができ、真性ベース抵抗を約半減することが可能
となる。
【００４９】(2).上記(1) により、高周波動作が可能
で、かつ、低雑音のバイポーラトランジスタ１６を得る
ことが可能となる。半導体集積回路装置の動作速度の向
上を推進することができるとともに、高速動作する半導
体集積回路装置の動作信頼性も確保することが可能とな
る。
で、かつ、低雑音のバイポーラトランジスタ１６を得る
ことが可能となる。半導体集積回路装置の動作速度の向
上を推進することができるとともに、高速動作する半導
体集積回路装置の動作信頼性も確保することが可能とな
る。
【００５０】(3).薄いキャップ膜２の形成温度を低温と
したことにより、キャップ膜２の形成時に注入イオンの
蒸発や通常の熱拡散が生じるのを防止でき、浅い接合の
半導体領域を形成するのに好都合な温度で薄いキャップ
膜２を形成することが可能となる。
したことにより、キャップ膜２の形成時に注入イオンの
蒸発や通常の熱拡散が生じるのを防止でき、浅い接合の
半導体領域を形成するのに好都合な温度で薄いキャップ
膜２を形成することが可能となる。
【００５１】(4).薄いキャップ膜２の形成温度を低温と
したことにより、酸化速度を遅くすることができるの
で、薄いキャップ膜２を制御性良く形成することが可能
となる。
したことにより、酸化速度を遅くすることができるの
で、薄いキャップ膜２を制御性良く形成することが可能
となる。
【００５２】(5).キャップ膜２を極薄くしたことによ
り、上記したキャップ膜２の低温形成を容易にすること
ができることに加えて、製造プロセス上においてキャッ
プ膜２の除去が必要な場合に、例えば素子分離膜の削れ
等のような悪影響が殆ど生じることなしに、キャップ膜
２を容易にエッチング除去することが可能となる。
り、上記したキャップ膜２の低温形成を容易にすること
ができることに加えて、製造プロセス上においてキャッ
プ膜２の除去が必要な場合に、例えば素子分離膜の削れ
等のような悪影響が殆ど生じることなしに、キャップ膜
２を容易にエッチング除去することが可能となる。
【００５３】（実施の形態２）図１３〜図１９は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図２０は図１９の半導体集積回
路装置を構成する半導体領域の不純物濃度分布図であ
る。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図２０は図１９の半導体集積回
路装置を構成する半導体領域の不純物濃度分布図であ
る。
【００５４】本実施の形態２においては、本発明を、例
えばｐチャネル形のＭＯＳ・ＦＥＴの形成方法に適用し
た例を図１３〜図２０によって説明する。
えばｐチャネル形のＭＯＳ・ＦＥＴの形成方法に適用し
た例を図１３〜図２０によって説明する。
【００５５】図１３は本実施の形態２における半導体集
積回路装置の製造工程中における要部断面図を示してい
る。半導体基板１は、支持基板１ａ上に絶縁層１ｂを介
して素子形成用の薄い半導体層１ｃを設けてなる、いわ
ゆるＳＯＩ（Silicon On Insulator）基板である。
積回路装置の製造工程中における要部断面図を示してい
る。半導体基板１は、支持基板１ａ上に絶縁層１ｂを介
して素子形成用の薄い半導体層１ｃを設けてなる、いわ
ゆるＳＯＩ（Silicon On Insulator）基板である。
【００５６】この支持基板１ａは、主として基板強度を
確保するための部材であり、例えばｐ- 形のＳｉ単結晶
からなる。絶縁層１ｂは、支持基板１ａと薄い半導体層
１ｃとを電気的に分離する機能を有しており、例えばＳ
ｉＯ2 等からなる。素子形成用の薄い半導体層１ｃは、
例えばｎ形のＳｉ単結晶からなる。
確保するための部材であり、例えばｐ- 形のＳｉ単結晶
からなる。絶縁層１ｂは、支持基板１ａと薄い半導体層
１ｃとを電気的に分離する機能を有しており、例えばＳ
ｉＯ2 等からなる。素子形成用の薄い半導体層１ｃは、
例えばｎ形のＳｉ単結晶からなる。
【００５７】この薄い半導体層１ｃの素子分離領域には
フィールド絶縁膜３ａおよび溝形分離部４が形成されて
いる。フィールド絶縁膜３ａは、例えばＳｉＯ2 等から
なり、選択酸化法等によって形成されている。また、溝
形分離部４は、フィールド絶縁膜３ａの下面から絶縁層
１ｂに達すように延びる分離溝４ａ内に、例えばＳｉＯ
2 等からなる分離膜４ｂが埋め込まれて形成されてい
る。
フィールド絶縁膜３ａおよび溝形分離部４が形成されて
いる。フィールド絶縁膜３ａは、例えばＳｉＯ2 等から
なり、選択酸化法等によって形成されている。また、溝
形分離部４は、フィールド絶縁膜３ａの下面から絶縁層
１ｂに達すように延びる分離溝４ａ内に、例えばＳｉＯ
2 等からなる分離膜４ｂが埋め込まれて形成されてい
る。
【００５８】このフィールド絶縁膜３ａ, ３ａに囲まれ
た半導体基板１上には、ゲート絶縁膜１９ｉを介してゲ
ート電極１９ｇがパターン形成されている。ゲート絶縁
膜１９ｉは、例えばＳｉＯ2 からなり、熱酸化法等によ
って形成されている。
た半導体基板１上には、ゲート絶縁膜１９ｉを介してゲ
ート電極１９ｇがパターン形成されている。ゲート絶縁
膜１９ｉは、例えばＳｉＯ2 からなり、熱酸化法等によ
って形成されている。
【００５９】ゲート電極１９ｇは、低抵抗ポリシリコン
からなる導体膜１９ｇ1 上に、例えばタングステンシリ
サイド（ＷＳｉ2 ）等のようなシリサイド膜１９ｇ2 が
積み重ねられて形成されている。
からなる導体膜１９ｇ1 上に、例えばタングステンシリ
サイド（ＷＳｉ2 ）等のようなシリサイド膜１９ｇ2 が
積み重ねられて形成されている。
【００６０】なお、ゲート電極１９ｇ上にはキャップ膜
２０が形成されている。このキャップ膜２０は、シリサ
イド膜１９ｇ2 の剥離を防止する等の機能を有する絶縁
膜であり、例えばＳｉＯ2 等からなる。
２０が形成されている。このキャップ膜２０は、シリサ
イド膜１９ｇ2 の剥離を防止する等の機能を有する絶縁
膜であり、例えばＳｉＯ2 等からなる。
【００６１】まず、このような半導体基板１に低不純物
濃度の半導体領域を形成すべく、図１４に示すように、
例えばｐ形不純物のホウ素を、ゲート電極１９ｇおよび
キャップ膜２０をマスクとしてイオン注入法等によって
打ち込む。この際のイオン打ち込みエネルギーは、例え
ば２ＫｅＶ程度、ドーズ量は、例えば１×１０14/ ｃｍ
2 程度である。
濃度の半導体領域を形成すべく、図１４に示すように、
例えばｐ形不純物のホウ素を、ゲート電極１９ｇおよび
キャップ膜２０をマスクとしてイオン注入法等によって
打ち込む。この際のイオン打ち込みエネルギーは、例え
ば２ＫｅＶ程度、ドーズ量は、例えば１×１０14/ ｃｍ
2 程度である。
【００６２】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１５に示
すように、ゲート電極１９ｇの側壁にサイドウォール２
１を形成する。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１５に示
すように、ゲート電極１９ｇの側壁にサイドウォール２
１を形成する。
【００６３】その後、図１６に示すように、ゲート電極
１９ｇ、キャップ膜２０およびサイドウォール２１をマ
スクとして、半導体基板１に、例えばｐ形不純物のＢＦ
2 をイオン注入法等によって打ち込む。この際のイオン
打ち込みエネルギーは、例えば５ＫｅＶ程度、ドーズ量
は、例えば３×１０15/ ｃｍ2 程度である。
１９ｇ、キャップ膜２０およびサイドウォール２１をマ
スクとして、半導体基板１に、例えばｐ形不純物のＢＦ
2 をイオン注入法等によって打ち込む。この際のイオン
打ち込みエネルギーは、例えば５ＫｅＶ程度、ドーズ量
は、例えば３×１０15/ ｃｍ2 程度である。
【００６４】次いで、半導体基板１に対して、例えば６
００℃、３０ｓ程度のドライ酸化処理を施すことによ
り、前記実施の形態１で説明した薄いキャップ膜を半導
体層１ｃ上に形成する。
００℃、３０ｓ程度のドライ酸化処理を施すことによ
り、前記実施の形態１で説明した薄いキャップ膜を半導
体層１ｃ上に形成する。
【００６５】続いて、上記した不純物イオンの活性化の
ために、窒素ガス等の雰囲気中において、例えば９５０
℃、１０ｓ程度の熱処理を半導体基板１に対して施す。
ために、窒素ガス等の雰囲気中において、例えば９５０
℃、１０ｓ程度の熱処理を半導体基板１に対して施す。
【００６６】これにより、図１７に示すように、半導体
層１ｃの上層に低不純物濃度の半導体領域１９ｄ1 およ
び高不純物濃度の半導体領域（浅い接合の半導体領域）
１９ｄ2 からなる半導体領域１９ｄを形成し、半導体基
板１上に、例えばｐチャネル形のＭＯＳ・ＦＥＴ１９を
形成する。なお、半導体領域１９ｄは、ｐチャネル形の
ＭＯＳ・ＦＥＴ１９のソース・ドレイン領域を形成して
いる。
層１ｃの上層に低不純物濃度の半導体領域１９ｄ1 およ
び高不純物濃度の半導体領域（浅い接合の半導体領域）
１９ｄ2 からなる半導体領域１９ｄを形成し、半導体基
板１上に、例えばｐチャネル形のＭＯＳ・ＦＥＴ１９を
形成する。なお、半導体領域１９ｄは、ｐチャネル形の
ＭＯＳ・ＦＥＴ１９のソース・ドレイン領域を形成して
いる。
【００６７】その後、図１８に示すように、例えばＳｉ
Ｏ2 等からなる層間絶縁膜１４ａをＣＶＤ法等によって
半導体基板１上に堆積した後、その層間絶縁膜１４ａに
半導体領域１９ｄの上面が露出するような接続孔１７を
フォトリソグラフイ技術およびドライエッチング技術に
よって穿孔する。
Ｏ2 等からなる層間絶縁膜１４ａをＣＶＤ法等によって
半導体基板１上に堆積した後、その層間絶縁膜１４ａに
半導体領域１９ｄの上面が露出するような接続孔１７を
フォトリソグラフイ技術およびドライエッチング技術に
よって穿孔する。
【００６８】次いで、層間絶縁膜１４ａ上に、例えばＡ
ｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法
によって堆積した後、その導体膜をフォトリソグラフィ
技術およびドライエッチング技術等によってパターニン
グすることにより、図１９に示すように、第１層配線１
８を形成する。
ｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法
によって堆積した後、その導体膜をフォトリソグラフィ
技術およびドライエッチング技術等によってパターニン
グすることにより、図１９に示すように、第１層配線１
８を形成する。
【００６９】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆
積した後、半導体集積回路装置の通常の配線形成工程を
経て半導体集積回路装置を完成させる。
2 等からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆
積した後、半導体集積回路装置の通常の配線形成工程を
経て半導体集積回路装置を完成させる。
【００７０】図１９のように形成されたｐチャネル形の
ＭＯＳ・ＦＥＴ１９の形成領域における不純物濃度分布
を図２０に示す。
ＭＯＳ・ＦＥＴ１９の形成領域における不純物濃度分布
を図２０に示す。
【００７１】本実施の形態２においては、キャップ膜を
形成しない技術と比べて、同じ接合深さ（例えば１５ｎ
ｍ、１×１０18/ ｃｍ3 ）において、ドーピング効率を
２倍、層抵抗を、例えば４ＫΩ□から２ＫΩ□に半減す
ることが可能となっている。その結果、ソース・エクス
テンション部の直列抵抗を約半減することが可能となっ
ている。
形成しない技術と比べて、同じ接合深さ（例えば１５ｎ
ｍ、１×１０18/ ｃｍ3 ）において、ドーピング効率を
２倍、層抵抗を、例えば４ＫΩ□から２ＫΩ□に半減す
ることが可能となっている。その結果、ソース・エクス
テンション部の直列抵抗を約半減することが可能となっ
ている。
【００７２】このような本実施の形態２によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【００７３】(1).不純物イオンの活性化のための熱処理
に先立って薄い半導体層１ｃ上に薄いキャップ膜２を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、しかも急峻な不純濃
度分布を持つ浅い接合の半導体領域９ｄを形成すること
ができ、半導体領域９ｄの抵抗を約半減することが可能
となる。
に先立って薄い半導体層１ｃ上に薄いキャップ膜２を形
成することにより、薄い半導体層１ｃに注入された不純
物が外方に拡散してしまうのを防止することができるの
で、高不純物濃度を維持したまま、しかも急峻な不純濃
度分布を持つ浅い接合の半導体領域９ｄを形成すること
ができ、半導体領域９ｄの抵抗を約半減することが可能
となる。
【００７４】(2).上記(1) により、ｐチャネル形のＭＯ
Ｓ・ＦＥＴ１９の短チャネル効果を大幅に低減すること
が可能となる。したがって、ｐチャネル形のＭＯＳ・Ｆ
ＥＴ１９の微細化を推進することができ、素子集積度の
向上を図ることができるとともに、半導体チップの縮小
を推進することが可能となる。
Ｓ・ＦＥＴ１９の短チャネル効果を大幅に低減すること
が可能となる。したがって、ｐチャネル形のＭＯＳ・Ｆ
ＥＴ１９の微細化を推進することができ、素子集積度の
向上を図ることができるとともに、半導体チップの縮小
を推進することが可能となる。
【００７５】(3).上記(1) により、ｐチャネル形のＭＯ
Ｓ・ＦＥＴ１９の電流駆動能力を向上させることができ
るので、ｐチャネル形のＭＯＳ・ＦＥＴ１９の動作速度
を向上させることが可能となる。
Ｓ・ＦＥＴ１９の電流駆動能力を向上させることができ
るので、ｐチャネル形のＭＯＳ・ＦＥＴ１９の動作速度
を向上させることが可能となる。
【００７６】(4).薄いキャップ膜２の形成温度を低温と
したことにより、キャップ膜２の形成時に注入イオンの
蒸発や通常の熱拡散が生じるのを防止でき、浅い接合の
半導体領域を形成するのに好都合な温度で薄いキャップ
膜２を形成することが可能となる。
したことにより、キャップ膜２の形成時に注入イオンの
蒸発や通常の熱拡散が生じるのを防止でき、浅い接合の
半導体領域を形成するのに好都合な温度で薄いキャップ
膜２を形成することが可能となる。
【００７７】(5).薄いキャップ膜２の形成温度を低温と
したことにより、酸化速度を遅くすることができるの
で、薄いキャップ膜２を制御性良く形成することが可能
となる。
したことにより、酸化速度を遅くすることができるの
で、薄いキャップ膜２を制御性良く形成することが可能
となる。
【００７８】(6).キャップ膜２を極薄くしたことによ
り、上記したキャップ膜２の低温形成を容易にすること
ができることに加えて、製造プロセス上においてキャッ
プ膜２の除去が必要な場合に、例えば素子分離膜の削れ
等のような悪影響が殆ど生じることなしに、キャップ膜
２を容易にエッチング除去することが可能となる。
り、上記したキャップ膜２の低温形成を容易にすること
ができることに加えて、製造プロセス上においてキャッ
プ膜２の除去が必要な場合に、例えば素子分離膜の削れ
等のような悪影響が殆ど生じることなしに、キャップ膜
２を容易にエッチング除去することが可能となる。
【００７９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８０】例えば前記実施の形態１, ２においては、
不純物活性化の熱処理前に半導体基板上に形成する薄い
キャップ膜を熱酸化法等によって形成した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばＣＶＤ法、ケミカル（液）酸化法ある
いはプラズマ酸化法等によって形成しても良い。
不純物活性化の熱処理前に半導体基板上に形成する薄い
キャップ膜を熱酸化法等によって形成した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばＣＶＤ法、ケミカル（液）酸化法ある
いはプラズマ酸化法等によって形成しても良い。
【００８１】このように薄いキャップ膜をＣＶＤ法で形
成する場合、薄いキャップ膜を窒化膜で形成することも
可能であり、プロセスフローの構成を容易にすることも
可能となる。また、ケミカル酸化法またはプラズマ酸化
法で形成した場合には低温化を容易とすることが可能と
なる。
成する場合、薄いキャップ膜を窒化膜で形成することも
可能であり、プロセスフローの構成を容易にすることも
可能となる。また、ケミカル酸化法またはプラズマ酸化
法で形成した場合には低温化を容易とすることが可能と
なる。
【００８２】また、前記実施の形態１, ２においては、
浅い接合のｐ形の半導体領域の形成方法に本発明を適用
した場合について説明したが、これに限定されるもので
はなく、例えばｎ形不純物のリンまたはヒ素（Ａｓ）等
をドーパントとする浅い接合のｎ形の半導体領域の形成
にも適用できる。
浅い接合のｐ形の半導体領域の形成方法に本発明を適用
した場合について説明したが、これに限定されるもので
はなく、例えばｎ形不純物のリンまたはヒ素（Ａｓ）等
をドーパントとする浅い接合のｎ形の半導体領域の形成
にも適用できる。
【００８３】したがって、本発明はｎチャネル形のＭＯ
Ｓ・ＦＥＴの浅い接合のソース・ドレイン領域の形成方
法にも適用できる。また、ｐｎｐ形のバイポーラトラン
ジスタの形成方法にも適用できる。また、同一半導体基
板上にＭＯＳ・ＦＥＴとバイポーラトランジスタとを設
けてなる半導体集積回路装置にも適用できる。本発明
は、浅い接合の半導体領域を形成する条件のものに適用
できる。
Ｓ・ＦＥＴの浅い接合のソース・ドレイン領域の形成方
法にも適用できる。また、ｐｎｐ形のバイポーラトラン
ジスタの形成方法にも適用できる。また、同一半導体基
板上にＭＯＳ・ＦＥＴとバイポーラトランジスタとを設
けてなる半導体集積回路装置にも適用できる。本発明
は、浅い接合の半導体領域を形成する条件のものに適用
できる。
【００８４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８５】(1).本発明の半導体集積回路装置の製造方
法によれば、導入した不純物の活性化のための熱処理の
直前または初期に薄いキャップ膜を形成することによ
り、その不純物の外方拡散を薄いキャップ膜によって防
止することができるので、目的とする不純物濃度を確保
した状態で、しかも不純物濃度分布が急峻な浅い接合の
半導体領域を形成することが可能となる。したがって、
半導体集積回路装置の素子集積度を向上させることがで
きるとともに、素子特性および素子動作速度を向上させ
ることが可能となる。
法によれば、導入した不純物の活性化のための熱処理の
直前または初期に薄いキャップ膜を形成することによ
り、その不純物の外方拡散を薄いキャップ膜によって防
止することができるので、目的とする不純物濃度を確保
した状態で、しかも不純物濃度分布が急峻な浅い接合の
半導体領域を形成することが可能となる。したがって、
半導体集積回路装置の素子集積度を向上させることがで
きるとともに、素子特性および素子動作速度を向上させ
ることが可能となる。
【００８６】(2).本発明の半導体集積回路装置の製造方
法によれば、薄いキャップ膜の形成温度を７５０℃以下
とすることにより、導入した不純物の蒸発や通常の熱拡
散が生じない温度で薄いキャップ膜を形成することが可
能となる。また、酸化速度が遅いので極薄い酸化膜から
なる薄いキャップ膜を制御性良く形成することが可能と
なる。
法によれば、薄いキャップ膜の形成温度を７５０℃以下
とすることにより、導入した不純物の蒸発や通常の熱拡
散が生じない温度で薄いキャップ膜を形成することが可
能となる。また、酸化速度が遅いので極薄い酸化膜から
なる薄いキャップ膜を制御性良く形成することが可能と
なる。
【００８７】(3).本発明の半導体集積回路装置の製造方
法によれば、薄いキャップ膜の膜厚を２ｎｍ以下とした
ことにより、上記したように、薄いキャップ膜を低温で
形成することが可能となる。また、製造プロセス上にお
いてキャップ膜の除去が必要な場合に、素子分離用の酸
化膜の削れ等のような不具合がほとんど無い状態で容易
に除去処理が可能となる。
法によれば、薄いキャップ膜の膜厚を２ｎｍ以下とした
ことにより、上記したように、薄いキャップ膜を低温で
形成することが可能となる。また、製造プロセス上にお
いてキャップ膜の除去が必要な場合に、素子分離用の酸
化膜の削れ等のような不具合がほとんど無い状態で容易
に除去処理が可能となる。
【図１】本発明の半導体集積回路装置の製造方法におけ
る要部の説明図である。
る要部の説明図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の図２に続く製造工程中における要部断面図である。
置の図２に続く製造工程中における要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の図３に続く製造工程中における要部断面図である。
置の図３に続く製造工程中における要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の図４に続く製造工程中における要部断面図である。
置の図４に続く製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の図５に続く製造工程中における要部断面図である。
置の図５に続く製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の図６に続く製造工程中における要部断面図である。
置の図６に続く製造工程中における要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の図７に続く製造工程中における要部断面図である。
置の図７に続く製造工程中における要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の図８に続く製造工程中における要部断面図である。
置の図８に続く製造工程中における要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の図９に続く製造工程中における要部断面図であ
る。
装置の図９に続く製造工程中における要部断面図であ
る。
【図１１】図１０の半導体集積回路装置を構成する半導
体領域の不純物濃度分布図である。
体領域の不純物濃度分布図である。
【図１２】本実施の形態の場合と不純物活性化の熱処理
に先立ってキャップ膜を形成しない技術の場合とにおけ
る半導体基板の深さと不純物濃度との関係を示すグラフ
図である。
に先立ってキャップ膜を形成しない技術の場合とにおけ
る半導体基板の深さと不純物濃度との関係を示すグラフ
図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の図１３に続く製造工程中における要部断面図で
ある。
路装置の図１３に続く製造工程中における要部断面図で
ある。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の図１４に続く製造工程中における要部断面図で
ある。
路装置の図１４に続く製造工程中における要部断面図で
ある。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の図１５に続く製造工程中における要部断面図で
ある。
路装置の図１５に続く製造工程中における要部断面図で
ある。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の図１６に続く製造工程中における要部断面図で
ある。
路装置の図１６に続く製造工程中における要部断面図で
ある。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の図１７に続く製造工程中における要部断面図で
ある。
路装置の図１７に続く製造工程中における要部断面図で
ある。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の図１８に続く製造工程中における要部断面図で
ある。
路装置の図１８に続く製造工程中における要部断面図で
ある。
【図２０】図１９の半導体集積回路装置を構成する半導
体領域の不純物濃度分布図である。
体領域の不純物濃度分布図である。
１ 半導体基板 １ａ 支持基板 １ｂ 絶縁層 １ｃ 薄い半導体層 ２ 薄いキャップ膜 ３ａ フィールド絶縁膜 ３ｂ フィールド絶縁膜 ４ 溝形分離部 ４ａ 分離溝 ４ｂ 分離膜 ５ 絶縁膜 ６ 絶縁膜 ７ ポリシリコン膜 ７ａ 導体パターン ７ａ1 ベース引き出し電極 ８ 絶縁膜 ９ 開口部 １０ 真性ベース領域（浅い接合の半導体領域） １１ ベース引き出し領域 １２ サイドウォール １３ エミッタ電極 １４ 層間絶縁膜 １５ エミッタ領域 １６ バイポーラトランジスタ １７ 接続孔 １８ 第１層配線 １９ ｐチャネル形のＭＯＳ・ＦＥＴ １９ｉ ゲート絶縁膜 １９ｇ ゲート電極 １９ｇ1 導体膜 １９ｇ2 シリサイド膜 １９ｄ 半導体領域 １９ｄ1 低不純物濃度の半導体領域 １９ｄ2 高不純物濃度の半導体領域（浅い接合の半導
体領域） ２０ キャップ膜 ２１ サイドウォール
体領域） ２０ キャップ膜 ２１ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本多 光晴 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 永山 智士 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (6)
- 【請求項１】 半導体基板に浅い接合の半導体領域を形
成するために、前記半導体基板に所定の不純物を導入す
る工程と、前記所定の不純物を活性化させるための熱処
理の直前または初期に不純物の飛程に比し薄いキャップ
膜を形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記浅い接合の半導体領域がバイポー
ラトランジスタのベース領域であることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記浅い接合の半導体領域がＭＩＳト
ランジスタのソース・ドレイン領域であることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記所定の不純物を、単
位原子当たり0.１ＫｅＶ以下の低エネルギーでイオン打
ち込みすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法において、前記薄いキャップの
形成温度が７５０℃以下であることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記薄いキャッ
プの膜厚が２ｎｍ以下であることを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9186825A JPH1131665A (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9186825A JPH1131665A (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131665A true JPH1131665A (ja) | 1999-02-02 |
Family
ID=16195279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9186825A Withdrawn JPH1131665A (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131665A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005020306A1 (ja) * | 2003-08-25 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法 |
| JP2009182336A (ja) * | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010514166A (ja) * | 2006-12-18 | 2010-04-30 | アプライド マテリアルズ インコーポレイテッド | 低エネルギーの高用量ヒ素、リン、ホウ素注入ウエハの安全な取り扱い |
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| JP2013058740A (ja) * | 2011-07-27 | 2013-03-28 | Advanced Ion Beam Technology Inc | 代用ソース／ドレインフィンｆｅｔ加工 |
| JP2017079296A (ja) * | 2015-10-22 | 2017-04-27 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法 |
-
1997
- 1997-07-11 JP JP9186825A patent/JPH1131665A/ja not_active Withdrawn
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9412867B2 (en) | 2002-11-20 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9614081B2 (en) | 2002-11-20 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US12198987B2 (en) | 2002-11-20 | 2025-01-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9847417B2 (en) | 2002-11-20 | 2017-12-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8586475B2 (en) | 2002-11-20 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8372747B2 (en) | 2002-11-20 | 2013-02-12 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9209191B2 (en) | 2002-11-20 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8809186B2 (en) | 2002-11-20 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| CN100437912C (zh) * | 2003-08-25 | 2008-11-26 | 松下电器产业株式会社 | 杂质导入层的形成方法和器件的制造方法 |
| WO2005020306A1 (ja) * | 2003-08-25 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法 |
| US7759254B2 (en) | 2003-08-25 | 2010-07-20 | Panasonic Corporation | Method for forming impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device |
| US8927400B2 (en) | 2006-12-18 | 2015-01-06 | Applied Materials, Inc. | Safe handling of low energy, high dose arsenic, phosphorus, and boron implanted wafers |
| JP2010514166A (ja) * | 2006-12-18 | 2010-04-30 | アプライド マテリアルズ インコーポレイテッド | 低エネルギーの高用量ヒ素、リン、ホウ素注入ウエハの安全な取り扱い |
| JP2009182336A (ja) * | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2013058740A (ja) * | 2011-07-27 | 2013-03-28 | Advanced Ion Beam Technology Inc | 代用ソース／ドレインフィンｆｅｔ加工 |
| JP2017079296A (ja) * | 2015-10-22 | 2017-04-27 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法 |
| US10446397B2 (en) | 2015-10-22 | 2019-10-15 | SCREEN Holdings Co., Ltd. | Thermal processing method through light irradiation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0774128A (ja) | 自己整合シリサイド工程 | |
| JPH10284728A (ja) | コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| JP3638313B2 (ja) | 併合された装置を支援するＢｉＣＭＯＳ処理工程 | |
| JPH0644572B2 (ja) | 半導体装置の製造方法 | |
| JP4956853B2 (ja) | 半導体装置およびその製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH0581051B2 (ja) | ||
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JPH065696B2 (ja) | 半導体装置の製造方法 | |
| JPH0127589B2 (ja) | ||
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JPH06204456A (ja) | 半導体装置 | |
| JPH0927562A (ja) | 集積回路の製造方法 | |
| JPH0955500A (ja) | 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11284184A (ja) | 半導体装置およびその製造方法 | |
| JP3400326B2 (ja) | 半導体装置およびその製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |