JPH0629314A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0629314A JPH0629314A JP18067192A JP18067192A JPH0629314A JP H0629314 A JPH0629314 A JP H0629314A JP 18067192 A JP18067192 A JP 18067192A JP 18067192 A JP18067192 A JP 18067192A JP H0629314 A JPH0629314 A JP H0629314A
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- insulating film
- electrode
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタ及びＭＯＳキャパシタ等の
ゲート酸化膜の容量低下、絶縁膜厚増加及び絶縁性の劣
化なしに、ゲート絶縁膜とシリコン基板の界面特性を向
上させた半導体装置を提供すること。 【構成】シリコン基板１０１と、このシリコン基板上に
形成されたゲート酸化膜１０３と、この上に形成された
ゲート電極１０６とを有し、窒素原子が、このシリコン
基板１０１及びゲート電極１０６の少なくとも一方並び
にゲート酸化膜１０３に導入された半導体装置。
ゲート酸化膜の容量低下、絶縁膜厚増加及び絶縁性の劣
化なしに、ゲート絶縁膜とシリコン基板の界面特性を向
上させた半導体装置を提供すること。 【構成】シリコン基板１０１と、このシリコン基板上に
形成されたゲート酸化膜１０３と、この上に形成された
ゲート電極１０６とを有し、窒素原子が、このシリコン
基板１０１及びゲート電極１０６の少なくとも一方並び
にゲート酸化膜１０３に導入された半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に半導体基板とゲート酸化膜との間の
界面特性の向上した半導体装置及びその製造方法に関す
る。
造方法に係り、特に半導体基板とゲート酸化膜との間の
界面特性の向上した半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置を構成する主要な素子の一つ
にＭＯＳトランジスタがある。このトランジスタの半導
体基板とゲート絶縁膜との間の界面には界面準位が存在
し、これがしきい値電圧を変動させたり、表面反転層内
のキャリアの移動度を低下させたり、また接合のリーク
電流を増加させる要因となっていた。この界面準位を低
減させる方法としては、界面準位の物理的実体であるダ
ングリングボンドをフッ素原子により終端する方法等が
知られている。この方法は、例えば、アイ イーイー
イー トランスアクション オン エレクトロン デバ
イス、第３６巻、第８７９〜８８７頁（１９８９）（IE
EE． Transactions on Electron Device，vol 36，No
5，pp879-887（1989））に記載されている。
にＭＯＳトランジスタがある。このトランジスタの半導
体基板とゲート絶縁膜との間の界面には界面準位が存在
し、これがしきい値電圧を変動させたり、表面反転層内
のキャリアの移動度を低下させたり、また接合のリーク
電流を増加させる要因となっていた。この界面準位を低
減させる方法としては、界面準位の物理的実体であるダ
ングリングボンドをフッ素原子により終端する方法等が
知られている。この方法は、例えば、アイ イーイー
イー トランスアクション オン エレクトロン デバ
イス、第３６巻、第８７９〜８８７頁（１９８９）（IE
EE． Transactions on Electron Device，vol 36，No
5，pp879-887（1989））に記載されている。
【０００３】他方、基板と酸化膜の界面に窒素を導入す
る技術としては、Ｎ2Ｏガスを用いた窒化技術がある。
この技術は、例えば、固体素子と材料コンファレンスの
予稿集、第１５９〜１６２頁（１９９０）（Extended
Abstracts of the 22ndConference on Solid Sta
te Devices and Materials，pp159−162（1990））
に記載されている。しかし、窒素導入により界面準位を
低減したという報告は無い。
る技術としては、Ｎ2Ｏガスを用いた窒化技術がある。
この技術は、例えば、固体素子と材料コンファレンスの
予稿集、第１５９〜１６２頁（１９９０）（Extended
Abstracts of the 22ndConference on Solid Sta
te Devices and Materials，pp159−162（1990））
に記載されている。しかし、窒素導入により界面準位を
低減したという報告は無い。
【０００４】
【発明が解決しようとする課題】ＬＳＩの高集積化を図
るためには、トランジスタのゲート絶縁膜を薄くするこ
とにより単位面積当りの容量を増加させる必要がある。
ところが、上記従来技術のように、フッ素による界面準
位低減法を用いると、ゲート絶縁膜の容量低下が起こ
り、ＭＯＳトランジスタの設計が難しくなるという問題
があった。また、フッ素の導入量が多い場合には逆に界
面準位が増加するために、最適範囲が狭いという問題が
あった。
るためには、トランジスタのゲート絶縁膜を薄くするこ
とにより単位面積当りの容量を増加させる必要がある。
ところが、上記従来技術のように、フッ素による界面準
位低減法を用いると、ゲート絶縁膜の容量低下が起こ
り、ＭＯＳトランジスタの設計が難しくなるという問題
があった。また、フッ素の導入量が多い場合には逆に界
面準位が増加するために、最適範囲が狭いという問題が
あった。
【０００５】本発明の目的は、絶縁膜の容量を低下させ
ることなく、かつ制御性よく界面準位を低減した半導体
装置及びその製造方法を提供することにある。
ることなく、かつ制御性よく界面準位を低減した半導体
装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、その上に形成された絶縁膜と、その上に
形成された電極とからなり、半導体基板及び上記電極の
少なくとも一方並びに絶縁膜に窒素原子が導入された領
域を有するものである。また、絶縁膜、半導体基板と絶
縁膜の界面、絶縁膜と電極の界面には窒素原子と共にフ
ッ素原子が存在していてもよい。
半導体基板と、その上に形成された絶縁膜と、その上に
形成された電極とからなり、半導体基板及び上記電極の
少なくとも一方並びに絶縁膜に窒素原子が導入された領
域を有するものである。また、絶縁膜、半導体基板と絶
縁膜の界面、絶縁膜と電極の界面には窒素原子と共にフ
ッ素原子が存在していてもよい。
【０００７】これらの原子は、半導体基板の深さ方向に
濃度分布のピークを持つように導入されることが多い。
窒素原子の濃度分布のピークが半導体基板にあるとき
は、そのピーク濃度が１×１０18ｃｍ~3以上、１×１０
21ｃｍ~3以下であることが好ましい。また、絶縁膜中に
フッ素原子がなく、窒素原子のみがあり、その濃度分布
のピークが絶縁膜にあるときは、そのピーク濃度は、１
×１０18ｃｍ~3以上１×１０22ｃｍ~3以下であることが
好ましい。絶縁膜は２ｎｍから２０ｎｍの薄い膜が用い
られることが多いので、ピーク濃度と窒素原子の濃度は
ほぼ同じである。絶縁膜中に窒素原子と共にフッ素原子
が存在し、その濃度分布のピークが絶縁膜にあるとき
は、窒素原子及びフッ素原子の濃度は、いずれも１×１
０18ｃｍ~3以上１×１０21ｃｍ~3以下であることが好ま
しい。
濃度分布のピークを持つように導入されることが多い。
窒素原子の濃度分布のピークが半導体基板にあるとき
は、そのピーク濃度が１×１０18ｃｍ~3以上、１×１０
21ｃｍ~3以下であることが好ましい。また、絶縁膜中に
フッ素原子がなく、窒素原子のみがあり、その濃度分布
のピークが絶縁膜にあるときは、そのピーク濃度は、１
×１０18ｃｍ~3以上１×１０22ｃｍ~3以下であることが
好ましい。絶縁膜は２ｎｍから２０ｎｍの薄い膜が用い
られることが多いので、ピーク濃度と窒素原子の濃度は
ほぼ同じである。絶縁膜中に窒素原子と共にフッ素原子
が存在し、その濃度分布のピークが絶縁膜にあるとき
は、窒素原子及びフッ素原子の濃度は、いずれも１×１
０18ｃｍ~3以上１×１０21ｃｍ~3以下であることが好ま
しい。
【０００８】このような半導体装置は、半導体基板上に
絶縁膜を形成し、絶縁膜上に電極を形成し、電極に窒素
原子を導入するか、電極を通して絶縁膜又は半導体基板
に窒素原子を導入して製造することができる。窒素原子
と共にフッ素原子が存在するときは、フッ素原子も同様
に電極を通して絶縁膜に導入することができる。
絶縁膜を形成し、絶縁膜上に電極を形成し、電極に窒素
原子を導入するか、電極を通して絶縁膜又は半導体基板
に窒素原子を導入して製造することができる。窒素原子
と共にフッ素原子が存在するときは、フッ素原子も同様
に電極を通して絶縁膜に導入することができる。
【０００９】これらの導入は、イオン打ち込みにより行
なうことが好ましい。またこの際、例えば、窒素イオン
の平均投影飛程を絶縁膜中に設定すれば、窒素イオンの
多くは絶縁膜中に存在する。このイオン打ち込みの後
に、絶縁膜を熱処理することによりこれらの原子を絶縁
膜以外の部分に移動させることもできる。このような方
法により、窒素原子やフッ素原子を半導体装置の所望の
部分に存在せしめることができる。
なうことが好ましい。またこの際、例えば、窒素イオン
の平均投影飛程を絶縁膜中に設定すれば、窒素イオンの
多くは絶縁膜中に存在する。このイオン打ち込みの後
に、絶縁膜を熱処理することによりこれらの原子を絶縁
膜以外の部分に移動させることもできる。このような方
法により、窒素原子やフッ素原子を半導体装置の所望の
部分に存在せしめることができる。
【００１０】
【作用】本発明の半導体装置において界面準位が減少す
ることは、原子状の窒素が半導体基板とゲート絶縁膜界
面のダングリングボンドを終端した結果と考えられるが
その機構については解明できていない。
ることは、原子状の窒素が半導体基板とゲート絶縁膜界
面のダングリングボンドを終端した結果と考えられるが
その機構については解明できていない。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。 実施例１ 図１〜図５を用いて、第１の実施例を説明する。図１は
本発明の実施例を示すＭＯＳキャパシタの断面模式図で
ある。同図に示すように、通常の製造プロセスを用い
て、面方位（１００）である比抵抗１０Ω・ｃｍのｎ型
シリコン基板１０１上に素子分離酸化膜１０２を選択的
に形成した後、温度８５０℃、水蒸気雰囲気中で膜厚８
ｎｍのゲート酸化膜１０３となるシリコン酸化膜を形成
する（図１（ａ））。その後、同ゲート酸化膜１０３上
に、形成後の膜厚が１００ｎｍになるようにリン（Ｐ）
をドーピングしながらシリコン膜１０４を形成する。こ
の時、形成温度は５２５℃、Ｐ濃度は１×１０20ｃｍ~3
である。その後、打ち込みエネルギー４５ｋｅＶで窒素
イオン打ち込みを行なう。打ち込まれた窒素の多くはゲ
ート酸化膜中に存在する。打ち込み量は、１×１０13〜
１×１０16ｃｍ~2の範囲で変化させた。その後、１００
％窒素雰囲気中で９００℃、３０分間の熱処理を行なう
ことにより、イオン打ち込み損傷の回復と、シリコン膜
１０４内のＰの活性化を図る（図１（ｂ））。なお、こ
のアニール後の窒素原子は、電極中、酸化膜中及び基板
中に存在し、このときの窒素原子濃度ピークは酸化膜中
にあり、ピーク濃度は１×１０18〜１×１０22ｃｍ~3で
ある。
ながら詳細に説明する。 実施例１ 図１〜図５を用いて、第１の実施例を説明する。図１は
本発明の実施例を示すＭＯＳキャパシタの断面模式図で
ある。同図に示すように、通常の製造プロセスを用い
て、面方位（１００）である比抵抗１０Ω・ｃｍのｎ型
シリコン基板１０１上に素子分離酸化膜１０２を選択的
に形成した後、温度８５０℃、水蒸気雰囲気中で膜厚８
ｎｍのゲート酸化膜１０３となるシリコン酸化膜を形成
する（図１（ａ））。その後、同ゲート酸化膜１０３上
に、形成後の膜厚が１００ｎｍになるようにリン（Ｐ）
をドーピングしながらシリコン膜１０４を形成する。こ
の時、形成温度は５２５℃、Ｐ濃度は１×１０20ｃｍ~3
である。その後、打ち込みエネルギー４５ｋｅＶで窒素
イオン打ち込みを行なう。打ち込まれた窒素の多くはゲ
ート酸化膜中に存在する。打ち込み量は、１×１０13〜
１×１０16ｃｍ~2の範囲で変化させた。その後、１００
％窒素雰囲気中で９００℃、３０分間の熱処理を行なう
ことにより、イオン打ち込み損傷の回復と、シリコン膜
１０４内のＰの活性化を図る（図１（ｂ））。なお、こ
のアニール後の窒素原子は、電極中、酸化膜中及び基板
中に存在し、このときの窒素原子濃度ピークは酸化膜中
にあり、ピーク濃度は１×１０18〜１×１０22ｃｍ~3で
ある。
【００１２】このシリコン膜１０４上にレジスト１０６
を塗布してパターンニングした後、このレジスト１０６
をマスクにしてシリコン膜１０４をパターンニングする
（図１（ｃ））。その後、レジスト１０６を除去して、
上記シリコン膜をゲート電極１０７とする（図１
（ｄ））。最後に、１００％水素雰囲気中で、４５０℃
３０分の熱処理を行なう。以下、通常通り保護膜、配線
等を形成し、半導体装置を完成する。
を塗布してパターンニングした後、このレジスト１０６
をマスクにしてシリコン膜１０４をパターンニングする
（図１（ｃ））。その後、レジスト１０６を除去して、
上記シリコン膜をゲート電極１０７とする（図１
（ｄ））。最後に、１００％水素雰囲気中で、４５０℃
３０分の熱処理を行なう。以下、通常通り保護膜、配線
等を形成し、半導体装置を完成する。
【００１３】このようにして作成したＭＯＳキャパシタ
の容量−電圧測定を行ない、その結果から界面準位密度
を計算した。窒素打ち込み量とミッドギャップでの界面
準位密度の関係を図２に示す。窒素打ち込み量の増加と
ともに、界面準位密度が減少していることが分かる。こ
れは、打ち込まれた窒素原子が、ゲート酸化膜とシリコ
ン基板界面のダングリングボンドを終端しているためで
あると考える。また、本実施例においては、フッ素の場
合に見られる導入量の増加に伴う界面準位の増加は見ら
れず、プロセス制御性に優れていることが分かる。
の容量−電圧測定を行ない、その結果から界面準位密度
を計算した。窒素打ち込み量とミッドギャップでの界面
準位密度の関係を図２に示す。窒素打ち込み量の増加と
ともに、界面準位密度が減少していることが分かる。こ
れは、打ち込まれた窒素原子が、ゲート酸化膜とシリコ
ン基板界面のダングリングボンドを終端しているためで
あると考える。また、本実施例においては、フッ素の場
合に見られる導入量の増加に伴う界面準位の増加は見ら
れず、プロセス制御性に優れていることが分かる。
【００１４】さらに、打ち込み量と酸化膜容量の変化と
の関係を図３に示す。ここでは、比較のために、上記試
料作成方法に記載した窒素イオン打ち込みに代えて、従
来のフッ素イオン打ち込みを行なった試料の結果（図中
従来法と記す）も合わせて示す。同図より、窒素打ち込
みの場合には、打ち込み量が増加しても酸化膜容量は殆
ど低下しないことが分かる。この時の酸化膜厚の変化を
図４に示す。同図より本発明においては、酸化膜厚は殆
ど増加しないことが分かる。また、同ゲート酸化膜１０
３に流れる電流密度が１μＡ／ｃｍ2のときの電界強度
（臨界電界強度）を用いて、窒素イオン打ち込み後のゲ
ート酸化膜絶縁性について検討した結果を図５に示す。
これによると、１×１０16ｃｍ~2の窒素イオン打ち込み
量においては、ゲート酸化膜の絶縁性が向上することが
分かる。
の関係を図３に示す。ここでは、比較のために、上記試
料作成方法に記載した窒素イオン打ち込みに代えて、従
来のフッ素イオン打ち込みを行なった試料の結果（図中
従来法と記す）も合わせて示す。同図より、窒素打ち込
みの場合には、打ち込み量が増加しても酸化膜容量は殆
ど低下しないことが分かる。この時の酸化膜厚の変化を
図４に示す。同図より本発明においては、酸化膜厚は殆
ど増加しないことが分かる。また、同ゲート酸化膜１０
３に流れる電流密度が１μＡ／ｃｍ2のときの電界強度
（臨界電界強度）を用いて、窒素イオン打ち込み後のゲ
ート酸化膜絶縁性について検討した結果を図５に示す。
これによると、１×１０16ｃｍ~2の窒素イオン打ち込み
量においては、ゲート酸化膜の絶縁性が向上することが
分かる。
【００１５】なお、本実施例においては、イオン打ち込
み後の熱処理を９００℃で行なったが、６００℃以上１
２００℃以下で行なった場合にも、同様の効果が得られ
た。６００℃未満の場合には、シリコン膜１０４が結晶
化しないために導電性が得られず、ＭＯＳキャパシタと
して機能しなかった。また、１２００℃を越えると、ゲ
ート絶縁膜に劣化が生じるため好ましくない。また、同
様の実験をｐ型シリコン基板を用いて行なった場合も、
本実施例と全く同様の効果が得られた。さらに、同様の
実験を基板面方位が（１１０）、（１１１）である基板
を用いて行なった場合にも、本実施例と全く同様の効果
が得られた。また、面方位が（１００）、（１１０）又
は（１１１）からの傾斜角度が１０°以内であるシリコ
ン基板をそれぞれ用いた場合にも、本実施例と全く同様
の効果が得られた。
み後の熱処理を９００℃で行なったが、６００℃以上１
２００℃以下で行なった場合にも、同様の効果が得られ
た。６００℃未満の場合には、シリコン膜１０４が結晶
化しないために導電性が得られず、ＭＯＳキャパシタと
して機能しなかった。また、１２００℃を越えると、ゲ
ート絶縁膜に劣化が生じるため好ましくない。また、同
様の実験をｐ型シリコン基板を用いて行なった場合も、
本実施例と全く同様の効果が得られた。さらに、同様の
実験を基板面方位が（１１０）、（１１１）である基板
を用いて行なった場合にも、本実施例と全く同様の効果
が得られた。また、面方位が（１００）、（１１０）又
は（１１１）からの傾斜角度が１０°以内であるシリコ
ン基板をそれぞれ用いた場合にも、本実施例と全く同様
の効果が得られた。
【００１６】実施例２ 図１、図６を用いて、第２の実施例を説明する。実施例
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した後、温度８５０℃、１００％Ｏ2雰囲気中
で膜厚８ｎｍのゲート酸化膜１０３となるシリコン酸化
膜を形成する（図１（ａ））。次に同ゲート酸化膜上に
形成後の膜厚が１００ｎｍになるようにリン（Ｐ）をド
ーピングしながら電極となるシリコン膜１０４を形成し
た。この時、Ｐ濃度は１×１０20ｃｍ~3である。その
後、打ち込みエネルギー２５ｋｅＶで窒素イオン１０５
のイオン打ち込みを行なった。このとき、打ち込まれた
イオンの多くは電極中に存在する。打込み量は、各々１
×１０14〜１×１０16ｃｍ~2である。その後、１００％
窒素雰囲気中で９００℃、３０分間の熱処理を行なうこ
とにより、イオン打ち込み損傷の回復と、シリコン膜１
０４のＰの活性化を図った（図１（ｂ））。なお、この
アニール後の窒素原子は、電極中及び酸化膜中に主に存
在し、このときの窒素原子濃度ピークは電極中及び酸化
膜中にあり、ピーク濃度は１×１０18〜１×１０22ｃｍ
~3である。このシリコン膜１０４上にレジスト１０６を
塗布してパターンニングした後、このレジスト１０６を
マスクにしてシリコン膜１０４をパターンニングする
（図１（ｃ））。その後、レジスト１０６を除去して、
上記シリコン膜をゲート電極１０７とする。（図１
（ｄ））。最後に、１００％水素雰囲気中で、４５０℃
３０分の熱処理を行ない、以下、実施例１と同様にして
半導体装置を完成する。
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した後、温度８５０℃、１００％Ｏ2雰囲気中
で膜厚８ｎｍのゲート酸化膜１０３となるシリコン酸化
膜を形成する（図１（ａ））。次に同ゲート酸化膜上に
形成後の膜厚が１００ｎｍになるようにリン（Ｐ）をド
ーピングしながら電極となるシリコン膜１０４を形成し
た。この時、Ｐ濃度は１×１０20ｃｍ~3である。その
後、打ち込みエネルギー２５ｋｅＶで窒素イオン１０５
のイオン打ち込みを行なった。このとき、打ち込まれた
イオンの多くは電極中に存在する。打込み量は、各々１
×１０14〜１×１０16ｃｍ~2である。その後、１００％
窒素雰囲気中で９００℃、３０分間の熱処理を行なうこ
とにより、イオン打ち込み損傷の回復と、シリコン膜１
０４のＰの活性化を図った（図１（ｂ））。なお、この
アニール後の窒素原子は、電極中及び酸化膜中に主に存
在し、このときの窒素原子濃度ピークは電極中及び酸化
膜中にあり、ピーク濃度は１×１０18〜１×１０22ｃｍ
~3である。このシリコン膜１０４上にレジスト１０６を
塗布してパターンニングした後、このレジスト１０６を
マスクにしてシリコン膜１０４をパターンニングする
（図１（ｃ））。その後、レジスト１０６を除去して、
上記シリコン膜をゲート電極１０７とする。（図１
（ｄ））。最後に、１００％水素雰囲気中で、４５０℃
３０分の熱処理を行ない、以下、実施例１と同様にして
半導体装置を完成する。
【００１７】この試料の、容量−電圧測定結果より求め
た界面準位密度を図６に示す。窒素打ち込み無しの試料
と比較して、界面準位が低減できていることが分かる。
しかも、容量低下及び酸化膜厚増加は見られなかった。
さらに、絶縁性は劣化しなかった。また、同様の実験を
ｎ型シリコン基板を用いて行なった場合も、本実施例と
全く同様の効果が得られた。さらに、同様の実験を基板
面方位が（１１０）、（１１１）である基板を用いて行
なった場合にも、本実施例と全く同様の効果が得られ
た。また、面方位が（１００）、（１１０）又は（１１
１）からの傾斜角度が１０°以内であるシリコン基板を
それぞれ用いた場合にも、本実施例と全く同様の効果が
得られた。
た界面準位密度を図６に示す。窒素打ち込み無しの試料
と比較して、界面準位が低減できていることが分かる。
しかも、容量低下及び酸化膜厚増加は見られなかった。
さらに、絶縁性は劣化しなかった。また、同様の実験を
ｎ型シリコン基板を用いて行なった場合も、本実施例と
全く同様の効果が得られた。さらに、同様の実験を基板
面方位が（１１０）、（１１１）である基板を用いて行
なった場合にも、本実施例と全く同様の効果が得られ
た。また、面方位が（１００）、（１１０）又は（１１
１）からの傾斜角度が１０°以内であるシリコン基板を
それぞれ用いた場合にも、本実施例と全く同様の効果が
得られた。
【００１８】実施例３ 図１、図７を用いて、第３の実施例を説明する。実施例
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した。その後、温度８５０℃、１００％Ｏ2雰
囲気中で膜厚８ｎｍのゲート酸化膜１０３となるシリコ
ン酸化膜を形成する（図１（ａ））。次に同ゲート酸化
膜上に形成後の膜厚が１００ｎｍになるようにリン
（Ｐ）をドーピングしながら電極となるシリコン膜１０
４を形成した。この時、Ｐ濃度は１×１０20ｃｍ~3であ
る。その後、打ち込みエネルギー１６０ｋｅＶで窒素イ
オン１０５のイオン打ち込みを行なった。このとき、打
ち込まれたイオンの多くは、基板中に存在する。打込み
量は、１×１０14ｃｍ~2である。
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した。その後、温度８５０℃、１００％Ｏ2雰
囲気中で膜厚８ｎｍのゲート酸化膜１０３となるシリコ
ン酸化膜を形成する（図１（ａ））。次に同ゲート酸化
膜上に形成後の膜厚が１００ｎｍになるようにリン
（Ｐ）をドーピングしながら電極となるシリコン膜１０
４を形成した。この時、Ｐ濃度は１×１０20ｃｍ~3であ
る。その後、打ち込みエネルギー１６０ｋｅＶで窒素イ
オン１０５のイオン打ち込みを行なった。このとき、打
ち込まれたイオンの多くは、基板中に存在する。打込み
量は、１×１０14ｃｍ~2である。
【００１９】その後、１００％窒素雰囲気中で９００
℃、３０分間の熱処理を行なうことにより、イオン打ち
込み損傷の回復と、シリコン膜１０４のＰの活性化を図
った（図１（ｂ））。なお、このアニール後の窒素原子
は、酸化膜中及び基板中に存在し、このときの窒素原子
濃度ピークは酸化膜と基板界面付近にあり、ピーク濃度
は１×１０18〜１×１０21ｃｍ~3である。このシリコン
膜１０４上にレジスト１０６を塗布してパターンニング
した後、このレジスト１０６をマスクにしてシリコン膜
１０４をパターンニングする（図１（ｃ））。その後、
レジスト１０６を除去して、上記シリコン膜をゲート電
極１０７とする。（図１（ｄ））。最後に、１００％水
素雰囲気中で、４５０℃、３０分の熱処理を行ない、以
下、実施例１と同様にして半導体装置を完成する。
℃、３０分間の熱処理を行なうことにより、イオン打ち
込み損傷の回復と、シリコン膜１０４のＰの活性化を図
った（図１（ｂ））。なお、このアニール後の窒素原子
は、酸化膜中及び基板中に存在し、このときの窒素原子
濃度ピークは酸化膜と基板界面付近にあり、ピーク濃度
は１×１０18〜１×１０21ｃｍ~3である。このシリコン
膜１０４上にレジスト１０６を塗布してパターンニング
した後、このレジスト１０６をマスクにしてシリコン膜
１０４をパターンニングする（図１（ｃ））。その後、
レジスト１０６を除去して、上記シリコン膜をゲート電
極１０７とする。（図１（ｄ））。最後に、１００％水
素雰囲気中で、４５０℃、３０分の熱処理を行ない、以
下、実施例１と同様にして半導体装置を完成する。
【００２０】この試料の、容量−電圧測定結果より求め
た界面準位密度を図７に示す。窒素打ち込み無しの試料
と比較して、界面準位が低減できていることが分かる。
しかも、酸化膜容量低下及び膜厚増加は見られなかっ
た。また、絶縁性は劣化しなかった。さらに、ゲート酸
化を温度９００℃、窒素中１％酸素雰囲気で行なった場
合にも本実施例と同様の効果が得られた。シリコン基板
の面方位が（１００）の場合と（１１１）の場合の界面
準位密度を図７に合わせて示す。また、同様の実験をｎ
型シリコン基板を用いて行なった場合も、基板面方位が
（１１０）である基板を用いて行なった場合にも、本実
施例と全く同様の効果が得られた。また、面方位が（１
００）、（１１０）又は（１１１）からの傾斜角度が１
０°以内であるシリコン基板をそれぞれ用いた場合に
も、本実施例と全く同様の効果が得られた。
た界面準位密度を図７に示す。窒素打ち込み無しの試料
と比較して、界面準位が低減できていることが分かる。
しかも、酸化膜容量低下及び膜厚増加は見られなかっ
た。また、絶縁性は劣化しなかった。さらに、ゲート酸
化を温度９００℃、窒素中１％酸素雰囲気で行なった場
合にも本実施例と同様の効果が得られた。シリコン基板
の面方位が（１００）の場合と（１１１）の場合の界面
準位密度を図７に合わせて示す。また、同様の実験をｎ
型シリコン基板を用いて行なった場合も、基板面方位が
（１１０）である基板を用いて行なった場合にも、本実
施例と全く同様の効果が得られた。また、面方位が（１
００）、（１１０）又は（１１１）からの傾斜角度が１
０°以内であるシリコン基板をそれぞれ用いた場合に
も、本実施例と全く同様の効果が得られた。
【００２１】実施例４ 図１、図８を用いて、第４の実施例を説明する。実施例
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した。その後、温度８５０℃、１００％Ｏ2雰
囲気中で膜厚８ｎｍのゲート酸化膜１０３となるシリコ
ン酸化膜を形成する（図１（ａ））。次に同ゲート酸化
膜上に、形成後の膜厚が１００ｎｍになるようにリン
（Ｐ）をドーピングしながら電極となるシリコン膜１０
４を形成した。この時、Ｐ濃度は１×１０20ｃｍ~3であ
る。その後、打ち込みエネルギー４５ｋｅＶで窒素イオ
ンとフッ素イオン１０５のイオン打ち込みをそれぞれ行
なった。このとき、打ち込まれたイオンの多数はゲート
酸化膜中に存在する。打込み量は、各々１×１０14、１
×１０15ｃｍ~2である（図１（ｂ））。その後、１００
％窒素雰囲気中で９００℃、３０分間の熱処理を行なう
ことにより、イオン打ち込み損傷の回復と、シリコン膜
１０４のＰの活性化を図った。このシリコン膜１０４上
にレジスト１０６を塗布してパターンニングした後、こ
のレジスト１０６をマスクにしてシリコン膜１０４をパ
ターンニングする（図１（ｃ））。その後、レジスト１
０６を除去して、上記シリコン膜１０４をゲート電極１
０７とする。（図１（ｄ））。最後に、１００％水素雰
囲気中で、４５０℃、３０分の熱処理を行ない、以下、
実施例１と同様にして半導体装置を完成する。この時
の、容量−電圧測定結果より求めた界面準位密度を図８
に示す。窒素打ち込み無しの試料と比較して、界面準位
が低減できていることが分かる。しかも、容量低下及び
酸化膜厚増加は見られなかった。また、絶縁性は劣化し
なかった。
１と同様のプロセスにより、（１００）面方位であるＰ
型シリコン基板１０１上に素子分離酸化膜１０２を選択
的に形成した。その後、温度８５０℃、１００％Ｏ2雰
囲気中で膜厚８ｎｍのゲート酸化膜１０３となるシリコ
ン酸化膜を形成する（図１（ａ））。次に同ゲート酸化
膜上に、形成後の膜厚が１００ｎｍになるようにリン
（Ｐ）をドーピングしながら電極となるシリコン膜１０
４を形成した。この時、Ｐ濃度は１×１０20ｃｍ~3であ
る。その後、打ち込みエネルギー４５ｋｅＶで窒素イオ
ンとフッ素イオン１０５のイオン打ち込みをそれぞれ行
なった。このとき、打ち込まれたイオンの多数はゲート
酸化膜中に存在する。打込み量は、各々１×１０14、１
×１０15ｃｍ~2である（図１（ｂ））。その後、１００
％窒素雰囲気中で９００℃、３０分間の熱処理を行なう
ことにより、イオン打ち込み損傷の回復と、シリコン膜
１０４のＰの活性化を図った。このシリコン膜１０４上
にレジスト１０６を塗布してパターンニングした後、こ
のレジスト１０６をマスクにしてシリコン膜１０４をパ
ターンニングする（図１（ｃ））。その後、レジスト１
０６を除去して、上記シリコン膜１０４をゲート電極１
０７とする。（図１（ｄ））。最後に、１００％水素雰
囲気中で、４５０℃、３０分の熱処理を行ない、以下、
実施例１と同様にして半導体装置を完成する。この時
の、容量−電圧測定結果より求めた界面準位密度を図８
に示す。窒素打ち込み無しの試料と比較して、界面準位
が低減できていることが分かる。しかも、容量低下及び
酸化膜厚増加は見られなかった。また、絶縁性は劣化し
なかった。
【００２２】なお、上記アニール後の窒素原子は、電極
中、酸化膜中及び基板中に存在し、また、フッ素原子は
酸化膜中に存在し、窒素原子及びフッ素原子の濃度分布
はいずれも酸化膜中にピークを持ち、ピーク濃度をＳＩ
ＭＳ計測により求めると、各々１×１０18ｃｍ~3以上１
×１０21ｃｍ~3以下であった。次に、フッ素イオンの打
ち込みエネルギーは上記のままで、窒素イオンの打ち込
みエネルギーを２５ｋｅＶに設定して同様の実験を行な
った。打ち込まれた窒素イオンの多くは電極中に存在
し、また、アニール後は電極中及び酸化膜中に存在し、
その濃度分布は電極中にピークを持ち、ピーク濃度は１
×１０18ｃｍ~3以上１×１０21ｃｍ~3以下であった。フ
ッ素原子については上記と同じであった。この時も、上
記実施例と全く同様の効果が得られた。
中、酸化膜中及び基板中に存在し、また、フッ素原子は
酸化膜中に存在し、窒素原子及びフッ素原子の濃度分布
はいずれも酸化膜中にピークを持ち、ピーク濃度をＳＩ
ＭＳ計測により求めると、各々１×１０18ｃｍ~3以上１
×１０21ｃｍ~3以下であった。次に、フッ素イオンの打
ち込みエネルギーは上記のままで、窒素イオンの打ち込
みエネルギーを２５ｋｅＶに設定して同様の実験を行な
った。打ち込まれた窒素イオンの多くは電極中に存在
し、また、アニール後は電極中及び酸化膜中に存在し、
その濃度分布は電極中にピークを持ち、ピーク濃度は１
×１０18ｃｍ~3以上１×１０21ｃｍ~3以下であった。フ
ッ素原子については上記と同じであった。この時も、上
記実施例と全く同様の効果が得られた。
【００２３】また、フッ素イオンの打ち込みエネルギー
は上記のままで、窒素イオンの打ち込みエネルギーを１
６０ｋｅＶに設定して同様の実験を行なった。打ち込ま
れた窒素イオンの多くは基板中に存在し、また、アニー
ル後は酸化膜中及び基板中に存在し、その濃度分布は酸
化膜と基板界面付近にピークを持ち、ピーク濃度は１×
１０18ｃｍ~3以上１×１０21ｃｍ~3以下であった。フッ
素原子については上記と同じであった。この場合も本実
施例と全く同様の効果が得られた。
は上記のままで、窒素イオンの打ち込みエネルギーを１
６０ｋｅＶに設定して同様の実験を行なった。打ち込ま
れた窒素イオンの多くは基板中に存在し、また、アニー
ル後は酸化膜中及び基板中に存在し、その濃度分布は酸
化膜と基板界面付近にピークを持ち、ピーク濃度は１×
１０18ｃｍ~3以上１×１０21ｃｍ~3以下であった。フッ
素原子については上記と同じであった。この場合も本実
施例と全く同様の効果が得られた。
【００２４】さらにまた、フッ素イオンの打ち込みエネ
ルギーを２５ｋｅＶに、窒素イオンの打ち込みエネルギ
ーを２５、４５、１６０ｋｅＶの３種類に設定し、同様
の実験を行なうと、打ち込まれたフッ素イオンの多数は
ゲート酸化膜中に存在し、またアニール後もゲート酸化
膜中に存在する。アニール後のフッ素原子の濃度分布
は、電極と酸化膜の界面又は酸化膜と基板の界面の少な
くとも一方にピークを持つ。窒素原子については、上記
各実施例の打ち込みエネルギーが２５、４５、１６０ｋ
ｅＶの場合と同様であり、各々の場合のアニール後の窒
素原子の濃度分布は上述のように、各々電極中、酸化膜
中、酸化膜と基板の界面付近にピークを持つ。これらの
フッ素原子及び窒素原子のピーク濃度は、各々１×１０
18ｃｍ~3以上１×１０21ｃｍ~3以下であった。この場合
も、本実施例と全く同様の効果が得られた。
ルギーを２５ｋｅＶに、窒素イオンの打ち込みエネルギ
ーを２５、４５、１６０ｋｅＶの３種類に設定し、同様
の実験を行なうと、打ち込まれたフッ素イオンの多数は
ゲート酸化膜中に存在し、またアニール後もゲート酸化
膜中に存在する。アニール後のフッ素原子の濃度分布
は、電極と酸化膜の界面又は酸化膜と基板の界面の少な
くとも一方にピークを持つ。窒素原子については、上記
各実施例の打ち込みエネルギーが２５、４５、１６０ｋ
ｅＶの場合と同様であり、各々の場合のアニール後の窒
素原子の濃度分布は上述のように、各々電極中、酸化膜
中、酸化膜と基板の界面付近にピークを持つ。これらの
フッ素原子及び窒素原子のピーク濃度は、各々１×１０
18ｃｍ~3以上１×１０21ｃｍ~3以下であった。この場合
も、本実施例と全く同様の効果が得られた。
【００２５】また、同様の実験をｎ型シリコン基板を用
いて行なった場合も、本実施例と全く同様の効果が得ら
れた。さらに、同様の実験を基板面方位が（１１０）、
（１１１）である基板を用いて行なった場合にも、本実
施例と全く同様の効果が得られた。また、面方位が（１
００）、（１１０）又は（１１１）からの傾斜角度が１
０°以内であるシリコン基板をそれぞれ用いた場合に
も、本実施例と全く同様の効果が得られた。
いて行なった場合も、本実施例と全く同様の効果が得ら
れた。さらに、同様の実験を基板面方位が（１１０）、
（１１１）である基板を用いて行なった場合にも、本実
施例と全く同様の効果が得られた。また、面方位が（１
００）、（１１０）又は（１１１）からの傾斜角度が１
０°以内であるシリコン基板をそれぞれ用いた場合に
も、本実施例と全く同様の効果が得られた。
【００２６】
【発明の効果】半導体基板、電極の少なくとも一方及び
絶縁膜中に窒素原子を導入すると、導入された窒素原子
が絶縁膜と半導体基板の界面でのダングリングボンドを
終端するために、界面準位が減少し、半導体装置の界面
特性が向上する。このとき、絶縁膜の容量低下、絶縁膜
厚増加は伴わない。さらに、絶縁性は劣化しないか又は
向上する。窒素原子とともにフッ素原子を導入しても同
様である。
絶縁膜中に窒素原子を導入すると、導入された窒素原子
が絶縁膜と半導体基板の界面でのダングリングボンドを
終端するために、界面準位が減少し、半導体装置の界面
特性が向上する。このとき、絶縁膜の容量低下、絶縁膜
厚増加は伴わない。さらに、絶縁性は劣化しないか又は
向上する。窒素原子とともにフッ素原子を導入しても同
様である。
【図１】本発明の半導体装置の製造工程図である。
【図２】窒素打込み量と界面準位密度との関係を表す図
である。
である。
【図３】窒素打込み量と酸化膜容量変化（打ち込み無し
の試料を基準にした）との関係を表す図である。
の試料を基準にした）との関係を表す図である。
【図４】窒素打ち込み量と酸化膜厚変化（打ち込み無し
の試料を基準にした）との関係を表す図である。
の試料を基準にした）との関係を表す図である。
【図５】窒素打ち込み量と臨界電界強度との関係を表す
図である。
図である。
【図６】打込み量と界面準位密度との関係を表す図であ
る。
る。
【図７】本発明の半導体装置の界面準位低減効果を表す
図である。
図である。
【図８】本発明の半導体装置の界面準位低減効果を表す
図である。
図である。
１０１ シリコン基板 １０２ 素子分離酸化膜 １０３ ゲート酸化膜 １０４ シリコン膜 １０５ イオン １０６ ゲート電極
Claims (23)
- 【請求項１】半導体基板と、該半導体基板上に形成され
た絶縁膜と、該絶縁膜上に形成された電極とを有する半
導体装置において、上記半導体基板及び上記電極の少な
くとも一方並びに上記絶縁膜は、窒素原子が導入された
領域を有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
半導体基板は、窒素原子が導入された領域を有し、か
つ、半導体基板の深さ方向に窒素原子の濃度分布のピー
クを持ち、該ピーク濃度は１×１０18ｃｍ~3以上１×１
０21ｃｍ~3以下であることを特徴とする半導体装置。 - 【請求項３】請求項１又は２記載の半導体装置におい
て、上記絶縁膜の窒素原子が導入された領域の窒素原子
の濃度は、１×１０18ｃｍ~3以上１×１０22ｃｍ~3以下
であることを特徴とする半導体装置。 - 【請求項４】請求項１から３のいずれか一に記載の半導
体装置において、上記半導体基板の面方位の傾斜角度が
（１００）面方位から±１０°以内か、（１１１）面方
位から±１０°以内か又は（１１０）面方位から±１０
°以内であることを特徴とする半導体装置。 - 【請求項５】半導体基板と、該半導体基板上に形成され
た絶縁膜と、該絶縁膜上に形成された電極とを有する半
導体装置において、上記絶縁膜は、窒素原子及びフッ素
原子が導入された領域を有し、上記半導体基板及び上記
電極の少なくとも一方に窒素原子が導入された領域を有
することを特徴とする半導体装置。 - 【請求項６】請求項５記載の半導体装置において、上記
絶縁膜の窒素原子及びフッ素原子が導入された領域の窒
素原子及びフッ素原子の濃度は、いずれも１×１０18ｃ
ｍ~3以上１×１０21ｃｍ~3以下であることを特徴とする
半導体装置。 - 【請求項７】請求項５又は６記載の半導体装置におい
て、上記半導体基板の面方位の傾斜角度が（１００）面
方位から±１０°以内か、（１１１）面方位から±１０
°以内か又は（１１０）面方位から±１０°以内である
ことを特徴とする半導体装置。 - 【請求項８】半導体基板上に絶縁膜を形成し、該絶縁膜
上に電極を形成し、少なくとも該電極に窒素原子を導入
し、請求項１から４のいずれか一に記載の半導体装置を
形成することを特徴とする半導体装置の製造方法。 - 【請求項９】半導体基板上に絶縁膜を形成し、該絶縁膜
上に電極を形成し、該電極を通して少なくとも該絶縁膜
に窒素原子を導入し、請求項１から４のいずれか一に記
載の半導体装置を形成することを特徴とする半導体装置
の製造方法。 - 【請求項１０】半導体基板上に絶縁膜を形成し、該絶縁
膜上に電極を形成し、該電極を通して少なくとも該半導
体基板に窒素原子を導入し、請求項１から４のいずれか
一に記載の半導体装置を形成することを特徴とする半導
体装置の製造方法。 - 【請求項１１】請求項８記載の半導体装置の製造方法に
おいて、上記窒素原子の導入は、窒素イオンの平均投影
飛程を上記電極中に設定したイオン打ち込みにより行な
うことを特徴とする半導体装置の製造方法。 - 【請求項１２】請求項９記載の半導体装置の製造方法に
おいて、上記窒素原子の導入は、窒素イオンの平均投影
飛程を上記絶縁膜中に設定したイオン打ち込みにより行
なうことを特徴とする半導体装置の製造方法。 - 【請求項１３】請求項１０記載の半導体装置の製造方法
において、上記窒素原子の導入は、窒素イオンの平均投
影飛程を上記半導体基板中に設定したイオン打ち込みに
より行なうことを特徴とする半導体装置の製造方法。 - 【請求項１４】請求項１１から１３のいずれか一に記載
の半導体装置の製造方法において、上記イオン打ち込み
の後に上記絶縁膜を熱処理することを特徴とする半導体
装置の製造方法。 - 【請求項１５】請求項１４記載の半導体装置の製造方法
において、上記熱処理は、６００℃から１２００℃の範
囲で行なうことを特徴とする半導体装置の製造方法。 - 【請求項１６】半導体基板上に絶縁膜を形成する第１の
工程、該絶縁膜上に電極を形成する第２の工程及び少な
くとも該電極への窒素原子の導入と、該電極へ又は該電
極を通して該絶縁膜へのフッ素原子の導入とを所望の順
に行なう第３の工程により、請求項５から７のいずれか
一に記載の半導体装置を形成することを特徴とする半導
体装置の製造方法。 - 【請求項１７】半導体基板上に絶縁膜を形成する第１の
工程、該絶縁膜上に電極を形成する第２の工程及び該電
極を通して少なくとも該絶縁膜への窒素原子の導入と、
該電極へ又は該電極を通して該絶縁膜へのフッ素原子の
導入とを所望の順に行なう第３の工程により、請求項５
から７のいずれか一に記載の半導体装置を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項１８】半導体基板上に絶縁膜を形成する第１の
工程、該絶縁膜上に電極を形成する第２の工程及び該電
極を通して少なくとも該半導体基板への窒素原子の導入
と、該電極へ又は該電極を通して該絶縁膜へのフッ素原
子の導入とを所望の順に行なう第３の工程により、請求
項５から７のいずれか一に記載の半導体装置を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１９】請求項１６記載の半導体装置の製造方法
において、上記窒素原子の導入は、窒素イオンの平均投
影飛程を上記電極中に設定したイオン打ち込みにより行
ない、上記フッ素原子の導入は、フッ素イオンの平均投
影飛程を上記電極中又は上記絶縁膜中に設定したイオン
打ち込みにより行なうことを特徴とする半導体装置の製
造方法。 - 【請求項２０】請求項１７記載の半導体装置の製造方法
において、上記窒素原子の導入は、窒素イオンの平均投
影飛程を上記絶縁膜中に設定したイオン打ち込みにより
行ない、上記フッ素原子の導入は、フッ素イオンの平均
投影飛程を上記電極中又は上記絶縁膜中に設定したイオ
ン打ち込みにより行なうことを特徴とする半導体装置の
製造方法。 - 【請求項２１】請求項１８記載の半導体装置の製造方法
において、上記窒素原子の導入は、窒素イオンの平均投
影飛程を上記半導体基板中に設定したイオン打ち込みに
より行ない、上記フッ素原子の導入は、フッ素イオンの
平均投影飛程を上記電極中又は上記絶縁膜中に設定した
イオン打ち込みにより行なうことを特徴とする半導体装
置の製造方法。 - 【請求項２２】請求項１９から２１のいずれか一に記載
の半導体装置の製造方法において、上記第３の工程の後
に上記絶縁膜を熱処理する第４の工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項２３】請求項２２記載の半導体装置の製造方法
において、上記熱処理は、６００℃から１２００℃の範
囲で行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18067192A JPH0629314A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18067192A JPH0629314A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629314A true JPH0629314A (ja) | 1994-02-04 |
Family
ID=16087278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18067192A Pending JPH0629314A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629314A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2735908A1 (fr) * | 1994-06-22 | 1996-12-27 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un transistor a effet de champ et son procede de fabrication |
| JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
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-
1992
- 1992-07-08 JP JP18067192A patent/JPH0629314A/ja active Pending
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| FR2709599A1 (fr) * | 1993-09-02 | 1995-03-10 | Mitsubishi Electric Corp | Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. |
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| JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
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