JPH03280471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03280471A JPH03280471A JP7995890A JP7995890A JPH03280471A JP H03280471 A JPH03280471 A JP H03280471A JP 7995890 A JP7995890 A JP 7995890A JP 7995890 A JP7995890 A JP 7995890A JP H03280471 A JPH03280471 A JP H03280471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、さらに詳しく
はＭＯＳ ＬＳＩなどの半導体装置におけるゲート酸化
膜の製造方法に関する。
はＭＯＳ ＬＳＩなどの半導体装置におけるゲート酸化
膜の製造方法に関する。
（ロ）従来の技術
従来の技術におけるゲート酸化膜の製造方法は、一般的
に半導体基板を熱酸化することにより熱酸化膜を形成し
ているが、半導体装置の高集積化に伴い、このゲート酸
化膜の薄膜化、高品質化が要求されている。また、ゲー
ト酸化膜については、高温で形成する高温酸化処理の方
が良好な膜質を得ることができることは一般的に知られ
ているが、高集積化に必要な薄膜を形成するには、比較
的低温である具体的には１０００℃以下の温度下による
酸化処理いわゆる低温酸化処理による膜形成の方が適し
ているため、その低温処理による高品質ゲート酸化膜の
形成が考えられている。
に半導体基板を熱酸化することにより熱酸化膜を形成し
ているが、半導体装置の高集積化に伴い、このゲート酸
化膜の薄膜化、高品質化が要求されている。また、ゲー
ト酸化膜については、高温で形成する高温酸化処理の方
が良好な膜質を得ることができることは一般的に知られ
ているが、高集積化に必要な薄膜を形成するには、比較
的低温である具体的には１０００℃以下の温度下による
酸化処理いわゆる低温酸化処理による膜形成の方が適し
ているため、その低温処理による高品質ゲート酸化膜の
形成が考えられている。
（ハ）発明が解決しようとする課題
しかしながら、従来の低温酸化処理、例えば９５０℃の
温度下でＨＣＩガスとＯ，ガスの混合ガスを酸化剤とし
て用いて形成したゲート酸化膜は、高温酸化処理に比べ
ると絶縁破壊耐圧強度、酸化膜欠陥密度の面で劣ってい
た。
温度下でＨＣＩガスとＯ，ガスの混合ガスを酸化剤とし
て用いて形成したゲート酸化膜は、高温酸化処理に比べ
ると絶縁破壊耐圧強度、酸化膜欠陥密度の面で劣ってい
た。
この発明は以上の事情を考慮してなされた乙ので、上記
の問題を解消し、低温処理を用いても絶縁破壊耐圧強度
、酸化膜欠陥密度に優れた高品質なゲート酸化膜を形成
しうる方法を提供するものである。
の問題を解消し、低温処理を用いても絶縁破壊耐圧強度
、酸化膜欠陥密度に優れた高品質なゲート酸化膜を形成
しうる方法を提供するものである。
（ニ）課題を解決するための手段
この発明は、半導体基板を任温酸什１ｆゲート酸化膜を
形成し、次いでそのゲート酸化股上にＣＶＤ法によりゲ
ート電極膜の形成を行う前か後に、ゲート酸化膜にフッ
素イオ、ンを注入することを特徴とする半導体装置の製
造方法である。
形成し、次いでそのゲート酸化股上にＣＶＤ法によりゲ
ート電極膜の形成を行う前か後に、ゲート酸化膜にフッ
素イオ、ンを注入することを特徴とする半導体装置の製
造方法である。
この発明において低温酸化とは、ｔｏｏｏ℃以下の比較
的低温の温度下で半導体表面層を酸化剤を用いた酸化性
雰囲気下で熱酸化することを意味し、例えばＳｉ基板表
面層においては熱酸化膜として５０〜２００人の薄膜化
したＳｔｏｗ膜が形成される。
的低温の温度下で半導体表面層を酸化剤を用いた酸化性
雰囲気下で熱酸化することを意味し、例えばＳｉ基板表
面層においては熱酸化膜として５０〜２００人の薄膜化
したＳｔｏｗ膜が形成される。
そして低温酸化として特に好ましい温度とは９５０℃で
ある。
ある。
また、熱酸化法としては周知のものが用いられ、具体的
には（１）ドライＯ１酸化法、（２）酸化炉に入る前の
酸素を高純度の脱イオン水の容器に通過させるウェット
ら酸化法、（３）キャリアガスを用いず、容器に収納さ
れた高純度の脱イオン水を沸騰した状態にして酸化剤と
して用いろスチーム酸化法、あるいは（４）ドライ０．
に数％のＨＣＩ、Ｃ１，。
には（１）ドライＯ１酸化法、（２）酸化炉に入る前の
酸素を高純度の脱イオン水の容器に通過させるウェット
ら酸化法、（３）キャリアガスを用いず、容器に収納さ
れた高純度の脱イオン水を沸騰した状態にして酸化剤と
して用いろスチーム酸化法、あるいは（４）ドライ０．
に数％のＨＣＩ、Ｃ１，。
Ｃ，ＨＣｌ、等を混ぜた雰囲気中で酸化するＩＩｃＩＩ
ｃ法、さらには（４）酸素を水素、窒素等で希釈して酸
化する方法か挙げられる。
ｃ法、さらには（４）酸素を水素、窒素等で希釈して酸
化する方法か挙げられる。
この発明において、フッ素イオンを（ａ）ゲート電極膜
の形成を行った後に注入するイオン注入条件としては、
イオン種として１１Ｆ°を用い、注入エネルギー（加速
電圧）を好ましくは５０〜７０ｋｅＹに、より好ましく
は６０ｋｅＶに設定して、Ｆｏのドーズ量がｔｏ”〜ｔ
ｏ”ａｍ−”になるよう、より好ましくは１〜２Ｘ １
０”ｃｍ−”になるまでゲート酸化膜中にピークを持た
せて注入する。その後のアニール処理によって、ゲート
酸化膜、例えば５ｉｎｓ膜の結晶欠陥の回復、並びにＦ
ｏの拡散が決定される。
の形成を行った後に注入するイオン注入条件としては、
イオン種として１１Ｆ°を用い、注入エネルギー（加速
電圧）を好ましくは５０〜７０ｋｅＹに、より好ましく
は６０ｋｅＶに設定して、Ｆｏのドーズ量がｔｏ”〜ｔ
ｏ”ａｍ−”になるよう、より好ましくは１〜２Ｘ １
０”ｃｍ−”になるまでゲート酸化膜中にピークを持た
せて注入する。その後のアニール処理によって、ゲート
酸化膜、例えば５ｉｎｓ膜の結晶欠陥の回復、並びにＦ
ｏの拡散が決定される。
すなわち、Ｆ原子がＳｉ基板とその表面層に形成された
ゲート酸化膜としての５ｉｎｓ膜との界面のＳｉの不飽
和結合を飽和させ、上記界面状態を安定化するためには
、アニール温度が８００〜１０００℃でかつアニール時
間が３０〜９０分に設定されるのが好ましい。その際、
Ｎ、ガスや不活性ガス等のキャリアガスが用いられる。
ゲート酸化膜としての５ｉｎｓ膜との界面のＳｉの不飽
和結合を飽和させ、上記界面状態を安定化するためには
、アニール温度が８００〜１０００℃でかつアニール時
間が３０〜９０分に設定されるのが好ましい。その際、
Ｎ、ガスや不活性ガス等のキャリアガスが用いられる。
なお、アニール温度は必ずしも酸化温度と一致させる必
要はない。
要はない。
この発明において、フッ素イオンを（ｂ）ゲート電極膜
の形成前に注入するイオン注入条件としては、イオン注
入として１９Ｆ°を用い、イオン注入によりＳｉ０ｇ膜
がダメージを受けない程度の５〜１０ｋｅＶの注入エネ
ルギーが好ましく、ｔｏｌｓ〜１０１１０ｌ７”のＦｏ
のドーズ量が好ましい。その後のアニール処理は、不飽
和結合のＳｉをＦと結合させて飽和させ得るに足りるア
ニール温度およびアニール時間の適性な調整により、上
記（ａ）の場合と同様のアニール効果が得られる。アニ
ール温度およびアニール時間は具体的には１０００℃以
上、６０分以上の高温長時間アニールである。なお、こ
のアニール温度は必ずしも酸化温間と一致させる必要は
ない。
の形成前に注入するイオン注入条件としては、イオン注
入として１９Ｆ°を用い、イオン注入によりＳｉ０ｇ膜
がダメージを受けない程度の５〜１０ｋｅＶの注入エネ
ルギーが好ましく、ｔｏｌｓ〜１０１１０ｌ７”のＦｏ
のドーズ量が好ましい。その後のアニール処理は、不飽
和結合のＳｉをＦと結合させて飽和させ得るに足りるア
ニール温度およびアニール時間の適性な調整により、上
記（ａ）の場合と同様のアニール効果が得られる。アニ
ール温度およびアニール時間は具体的には１０００℃以
上、６０分以上の高温長時間アニールである。なお、こ
のアニール温度は必ずしも酸化温間と一致させる必要は
ない。
この発明における半導体基板としてはＳｉ基板が最も好
ましいものとして挙げられる。
ましいものとして挙げられる。
この際、フッ素をゲート酸化膜としてのＳｉＯｘ膜に注
入する方法により、フッ素原子がＳｉＯ，／Ｓｉ界面の
Ｓｉの不飽和結合を飽和でき、５ｉＯｔ／Ｓｔ界面状態
を安定化でき、それによって５ｒＯｔの絶鰻碑總耐午論
管本白ト六仕＾ルλｔ１じ−鯵什睡ケ陥密度を低減させ
ることができる。これは、Ｓｉ −０の結合エネルギー
が３６９．ＯＫＪｍｏｌ−’ 一方ＳｉＦの結合エネ
ルギーが５４１．０１［Ｊｍｏｌ−’と両結合エネルギ
ーがほぼ等しいことから、Ｆ原子がＳｉと結合して安定
化するからである。
入する方法により、フッ素原子がＳｉＯ，／Ｓｉ界面の
Ｓｉの不飽和結合を飽和でき、５ｉＯｔ／Ｓｔ界面状態
を安定化でき、それによって５ｒＯｔの絶鰻碑總耐午論
管本白ト六仕＾ルλｔ１じ−鯵什睡ケ陥密度を低減させ
ることができる。これは、Ｓｉ −０の結合エネルギー
が３６９．ＯＫＪｍｏｌ−’ 一方ＳｉＦの結合エネ
ルギーが５４１．０１［Ｊｍｏｌ−’と両結合エネルギ
ーがほぼ等しいことから、Ｆ原子がＳｉと結合して安定
化するからである。
（ホ）作用
半導体基板上に低温酸化によってゲート酸化膜を形成し
た後、ゲート酸化膜上にＣＶＤ法によりゲート電極膜の
形成を行う前か後に、ゲート酸化膜にフッ素イオンを注
入し、その後公知の技術としてＣＶＤ法によりゲート電
極を形成し、該ゲート電極を所望の影状にパターニング
し、さらに半導体基板上にソース、ドレインとしての不
純物拡散領域を形成するようにしたので、低温酸化処理
を用いても薄膜のゲート酸化膜における絶縁耐圧強度の
低下、酸化膜欠陥密度の増加をそれぞれ防止できる。
た後、ゲート酸化膜上にＣＶＤ法によりゲート電極膜の
形成を行う前か後に、ゲート酸化膜にフッ素イオンを注
入し、その後公知の技術としてＣＶＤ法によりゲート電
極を形成し、該ゲート電極を所望の影状にパターニング
し、さらに半導体基板上にソース、ドレインとしての不
純物拡散領域を形成するようにしたので、低温酸化処理
を用いても薄膜のゲート酸化膜における絶縁耐圧強度の
低下、酸化膜欠陥密度の増加をそれぞれ防止できる。
（へ）実施例
以下図に示す実施例に基づいてこの発明を詳述ガス −
ｒ？ 松 ″ 刺 １− ） −ツー−／ｎ にト
ｎ日１者胆中士 刺 ２、ものではない。
ｒ？ 松 ″ 刺 １− ） −ツー−／ｎ にト
ｎ日１者胆中士 刺 ２、ものではない。
第１図において、高集積の半導体装置は、以下の製造方
法によって形成される。すなわち、半導体基板ｌを比較
的低い温度９５０℃で、酸化剤ＨＣｌ１０．を用いて熱
酸化により酸化し、ゲート酸化膜（ＳｉＯｘ ２００人
）２を形成する。次に減圧ＣＶＤ法によりゲート電極膜
としてのポリシリコン膜（ｐｏｌｙ Ｓｉ １５００人
）３を堆積する。次にこのポリシリコン膜３を介し、ゲ
ート酸化膜２中にイオンインプランテーションにより、
イオン１１Ｆ°を注入エネルギー６０ ｋｅｙ 、
ドーズ量１．７８Ｘ １０”１ｏｎｓ／ｃｍ″の条件下
で５ｉｆｔ中にピークを持たせて注入する。次いで８０
０℃〜１０００℃の温度範囲、この実施例では９５０℃
でＮ、ガス雰囲気中に３０分間アニールすることにより
、不飽和結合のＳｉをＦと結合させ飽和させる。ゲート
酸化膜における結晶欠陥の回復、フッ素の拡散は、前述
したようにアニール温度と時間によって決まる。第１図
すに示す２ａは、フッ素が注入されたゲート酸化膜であ
る。
法によって形成される。すなわち、半導体基板ｌを比較
的低い温度９５０℃で、酸化剤ＨＣｌ１０．を用いて熱
酸化により酸化し、ゲート酸化膜（ＳｉＯｘ ２００人
）２を形成する。次に減圧ＣＶＤ法によりゲート電極膜
としてのポリシリコン膜（ｐｏｌｙ Ｓｉ １５００人
）３を堆積する。次にこのポリシリコン膜３を介し、ゲ
ート酸化膜２中にイオンインプランテーションにより、
イオン１１Ｆ°を注入エネルギー６０ ｋｅｙ 、
ドーズ量１．７８Ｘ １０”１ｏｎｓ／ｃｍ″の条件下
で５ｉｆｔ中にピークを持たせて注入する。次いで８０
０℃〜１０００℃の温度範囲、この実施例では９５０℃
でＮ、ガス雰囲気中に３０分間アニールすることにより
、不飽和結合のＳｉをＦと結合させ飽和させる。ゲート
酸化膜における結晶欠陥の回復、フッ素の拡散は、前述
したようにアニール温度と時間によって決まる。第１図
すに示す２ａは、フッ素が注入されたゲート酸化膜であ
る。
次にポリシリコン膜３中に低抵抗化のための不純物をド
ープし、これを所望の形状にパターニングし、ゲート電
極３ａを形成する（第１図Ｃ参照）。
ープし、これを所望の形状にパターニングし、ゲート電
極３ａを形成する（第１図Ｃ参照）。
なお、フッ素の注入は、ポリシリコン膜３を介せず、直
接酸化膜２上から行っても良いが、ゲート酸化膜２がイ
オン注入によるダメージを受けて劣化する危険性がある
。この場合は、注入エネルギーの適性化、注入後のアニ
ール条件の適性化等によりゲート酸化膜を回復できる可
能性がある。次に半導体基板ｌ上に、公知の方法により
不純物拡散領域すなわち、ソース、ドレインを形成して
半導体装置を完成する。
接酸化膜２上から行っても良いが、ゲート酸化膜２がイ
オン注入によるダメージを受けて劣化する危険性がある
。この場合は、注入エネルギーの適性化、注入後のアニ
ール条件の適性化等によりゲート酸化膜を回復できる可
能性がある。次に半導体基板ｌ上に、公知の方法により
不純物拡散領域すなわち、ソース、ドレインを形成して
半導体装置を完成する。
次に、このようにして得られたゲート酸化膜について絶
縁破壊耐圧強度、酸化膜欠陥密度の測定結果を第２図に
ヒストグラムで示す。同様に、従来方法で形成したゲー
ト酸化膜についての測定結果を比較例として第３図に示
す。第２図および第３図において、横軸はＢＲＥＡＫＤ
ＯｆＮ ＦＩＥＬＤ（絶縁破壊電圧）を示し、縦軸はウ
ェハ面内の各測定点においてＢＲＥＡＫＤＯＩＮ ＦＩ
ＥＬＤがどれほどであったかを表すＦＲＥＱＵＥＮＣＹ
（割合）を示す。なお、測定は４ｍａ＋”のパターンで
行い、判定電流は １μＡとした。
縁破壊耐圧強度、酸化膜欠陥密度の測定結果を第２図に
ヒストグラムで示す。同様に、従来方法で形成したゲー
ト酸化膜についての測定結果を比較例として第３図に示
す。第２図および第３図において、横軸はＢＲＥＡＫＤ
ＯｆＮ ＦＩＥＬＤ（絶縁破壊電圧）を示し、縦軸はウ
ェハ面内の各測定点においてＢＲＥＡＫＤＯＩＮ ＦＩ
ＥＬＤがどれほどであったかを表すＦＲＥＱＵＥＮＣＹ
（割合）を示す。なお、測定は４ｍａ＋”のパターンで
行い、判定電流は １μＡとした。
また、欠陥密度は８ ＭＹ／ｃｓ以上の耐圧があったも
のをＰａ５ｓとして、以下の方法により求めた。
のをＰａ５ｓとして、以下の方法により求めた。
Ｐ：Ｐａ５ｓ率
Ｓ：測定面積
第２図のＡと第３図のＢとを比較すると、Ａの方がＢよ
りもＦＲＥＱＯＥＮＣＹが高（（Ｐａｓｓ率が高く）、
また、ＣとＤはそれぞれ１回目の測定でＩ ＭＹ／ｃ
ｍ以下で破壊したものを示しており、ＣはＤよりＦＲＥ
ＱＵＥＮＣＹか低く（低電界破壊が低く）なっている。
りもＦＲＥＱＯＥＮＣＹが高（（Ｐａｓｓ率が高く）、
また、ＣとＤはそれぞれ１回目の測定でＩ ＭＹ／ｃ
ｍ以下で破壊したものを示しており、ＣはＤよりＦＲＥ
ＱＵＥＮＣＹか低く（低電界破壊が低く）なっている。
また、実施例におけるゲート酸化膜の欠陥密度が０．５
９ｃｍ−”に対して従来例のそれは２．７６ｃｍ−”で
あった。したがってこの実施例の方が従来のゲート酸化
膜よりも良好な膜質を有するゲート酸化膜に形成されて
いることが分かる。
９ｃｍ−”に対して従来例のそれは２．７６ｃｍ−”で
あった。したがってこの実施例の方が従来のゲート酸化
膜よりも良好な膜質を有するゲート酸化膜に形成されて
いることが分かる。
（ト）発明の効果
この発明によれば、半導体基板上に低温酸化によってゲ
ート酸化膜を形成した後、該ゲート酸化膜中にフッ素を
注入するようにしたので、低温酸化処理を用いてら絶縁
破壊耐圧強度および酸化膜欠陥密度に優れた高品質のゲ
ート酸化膜を得ることができる。したがってゲート酸化
膜の薄膜化が実現され、半導体装置の高集積化を図るこ
とができる。
ート酸化膜を形成した後、該ゲート酸化膜中にフッ素を
注入するようにしたので、低温酸化処理を用いてら絶縁
破壊耐圧強度および酸化膜欠陥密度に優れた高品質のゲ
ート酸化膜を得ることができる。したがってゲート酸化
膜の薄膜化が実現され、半導体装置の高集積化を図るこ
とができる。
第１図はこの発明の一実施例の半導体装置の製造方法を
説明する工程説明図、第２図は上記実施例におけるゲー
ト酸化膜の絶縁耐圧破壊の程度を示す特性図、第３図は
上記実施例と比較するための従来例の第２図相当図であ
る。 ｌ・・・・・・半導体基板、 ２・・・・・・ゲート酸
化膜、２ａ−・・・・・フッ素注入ゲート酸化膜、３・
・・・・・ポリシリコン膜、３ａ・・・・・・ゲート電
極。 第１図 ａ 第１図 す 第１図 第３図 Ｍ九ＭズＮＪｒ度 ＝２．７６ｃ貫２
説明する工程説明図、第２図は上記実施例におけるゲー
ト酸化膜の絶縁耐圧破壊の程度を示す特性図、第３図は
上記実施例と比較するための従来例の第２図相当図であ
る。 ｌ・・・・・・半導体基板、 ２・・・・・・ゲート酸
化膜、２ａ−・・・・・フッ素注入ゲート酸化膜、３・
・・・・・ポリシリコン膜、３ａ・・・・・・ゲート電
極。 第１図 ａ 第１図 す 第１図 第３図 Ｍ九ＭズＮＪｒ度 ＝２．７６ｃ貫２
Claims (1)
- １、半導体基板を低温酸化してゲート酸化膜を形成し、
次いでそのゲート酸化膜上にＣＶＤ法によりゲート電極
膜の形成を行う前か後に、ゲート酸化膜にフッ素イオン
を注入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7995890A JPH03280471A (ja) | 1990-03-28 | 1990-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7995890A JPH03280471A (ja) | 1990-03-28 | 1990-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280471A true JPH03280471A (ja) | 1991-12-11 |
Family
ID=13704818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7995890A Pending JPH03280471A (ja) | 1990-03-28 | 1990-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280471A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157765A (ja) * | 1990-10-20 | 1992-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲート型電界効果トランジスタ及びその製法 |
| KR100514581B1 (ko) * | 1998-08-19 | 2005-11-24 | 도 영 김 | 박막 트랜지스터용 절연막의 제조방법 |
| KR100622812B1 (ko) * | 2004-12-29 | 2006-09-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 제조 방법 |
| JP2007335784A (ja) * | 2006-06-19 | 2007-12-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-03-28 JP JP7995890A patent/JPH03280471A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157765A (ja) * | 1990-10-20 | 1992-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲート型電界効果トランジスタ及びその製法 |
| KR100514581B1 (ko) * | 1998-08-19 | 2005-11-24 | 도 영 김 | 박막 트랜지스터용 절연막의 제조방법 |
| KR100622812B1 (ko) * | 2004-12-29 | 2006-09-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 제조 방법 |
| JP2007335784A (ja) * | 2006-06-19 | 2007-12-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
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