JPH0629315A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH0629315A JPH0629315A JP4183542A JP18354292A JPH0629315A JP H0629315 A JPH0629315 A JP H0629315A JP 4183542 A JP4183542 A JP 4183542A JP 18354292 A JP18354292 A JP 18354292A JP H0629315 A JPH0629315 A JP H0629315A
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- Japan
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- source
- drain
- gate electrode
- semiconductor device
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【構成】短チャネル効果を防止したＭＯＳＬＳＩの構造
及び製造方法。ゲート電極２０６をマスクとしＳｉの斜
めイオン打ち込みによりゲート膜２０５直下のチャネル
領域もアモルファス化する。また、ソース２０８及びド
レイン２１０領域とゲート電極とのオーバーラップ量が
あらゆる深さに対して前記ソース２０８及びドレイン２
１０のゲート絶縁膜近傍でのオーバーラップ量に比べて
小さい構造を持つ。 【効果】従来プロセスを殆ど変えることなく短チャネル
効果が抑制でき、高性能と高耐圧を両立したデバイスが
得られる。ソース、ドレインの不純物制御性が大幅に向
上するためプロセスとしての再現性が向上し、またソー
ス、ドレイン領域とゲート電極との間に不必要な拡散領
域が生じないため高耐圧化が実現でき、またソース、ド
レインとゲートとのオーバーラップ量をコントロールで
きるためＭＯＳトランジスタの容量が低減され高速化が
実現される。
及び製造方法。ゲート電極２０６をマスクとしＳｉの斜
めイオン打ち込みによりゲート膜２０５直下のチャネル
領域もアモルファス化する。また、ソース２０８及びド
レイン２１０領域とゲート電極とのオーバーラップ量が
あらゆる深さに対して前記ソース２０８及びドレイン２
１０のゲート絶縁膜近傍でのオーバーラップ量に比べて
小さい構造を持つ。 【効果】従来プロセスを殆ど変えることなく短チャネル
効果が抑制でき、高性能と高耐圧を両立したデバイスが
得られる。ソース、ドレインの不純物制御性が大幅に向
上するためプロセスとしての再現性が向上し、またソー
ス、ドレイン領域とゲート電極との間に不必要な拡散領
域が生じないため高耐圧化が実現でき、またソース、ド
レインとゲートとのオーバーラップ量をコントロールで
きるためＭＯＳトランジスタの容量が低減され高速化が
実現される。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタを
集積化した半導体装置及びその製造方法に関する。
集積化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、大規模集積回路（以下ＬＳＩと略
称する）に用いられた相補型金属ー酸化膜ー半導体型電
界効果トランジスタ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌーＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ、以下ＣーＭＯＳＦＥＴと略称する）では図３に
示すような構造及び製造方法が知られていた。図３に基
づいてその構造及び製造方法を簡単に説明する。
称する）に用いられた相補型金属ー酸化膜ー半導体型電
界効果トランジスタ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌーＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ、以下ＣーＭＯＳＦＥＴと略称する）では図３に
示すような構造及び製造方法が知られていた。図３に基
づいてその構造及び製造方法を簡単に説明する。
【０００３】キャリア密度２×１０15ｃｍー3のｎ型のシ
リコン基板３０１に、キャリア密度２×１０16ｃｍー3の
ｎーｗｅｌｌ３０２と１×１０16ｃｍー3のｐ−ｗｅｌｌ
３０３とを形成した後、窒化シリコンをマスクにした選
択酸化法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ：ＬＯＣＯＳ法）により素子分離領域３０
４作成を行なう。窒化シリコンはＬＯＣＯＳ法終了後燐
酸系の湿式エッチングにより除去する。
リコン基板３０１に、キャリア密度２×１０16ｃｍー3の
ｎーｗｅｌｌ３０２と１×１０16ｃｍー3のｐ−ｗｅｌｌ
３０３とを形成した後、窒化シリコンをマスクにした選
択酸化法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ：ＬＯＣＯＳ法）により素子分離領域３０
４作成を行なう。窒化シリコンはＬＯＣＯＳ法終了後燐
酸系の湿式エッチングにより除去する。
【０００４】次に、基板温度９５０℃程度の熱酸化法に
よりゲート酸化膜３０５を形成する。酸化雰囲気は例え
ばＨ2Ｏ、Ｏ2、Ｎ2の混成ガスである。
よりゲート酸化膜３０５を形成する。酸化雰囲気は例え
ばＨ2Ｏ、Ｏ2、Ｎ2の混成ガスである。
【０００５】次に、ｎ＋ポリシリコンを化学気相成長法
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ
：ＣＶＤ法）により堆積し、通常のフォトリソグラフ
技法を用いてゲート電極３０６、３０７を形成する。
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ
：ＣＶＤ法）により堆積し、通常のフォトリソグラフ
技法を用いてゲート電極３０６、３０７を形成する。
【０００６】そして、最後にゲート電極をマスクの１部
に利用するセルフアラインマスクを用いソース３０８、
３０９とドレイン３１０、３１１を形成する。ソースと
ドレインの不純物導入にはイオン打ち込み法を用い、Ｐ
チャネルＭＯＳＦＥＴのドレイン及びソースには不純物
として例えばほう素を、ＮチャネルＭＯＳＦＥＴのドレ
イン及びソースには不純物として例えばリンを用いる。
に利用するセルフアラインマスクを用いソース３０８、
３０９とドレイン３１０、３１１を形成する。ソースと
ドレインの不純物導入にはイオン打ち込み法を用い、Ｐ
チャネルＭＯＳＦＥＴのドレイン及びソースには不純物
として例えばほう素を、ＮチャネルＭＯＳＦＥＴのドレ
イン及びソースには不純物として例えばリンを用いる。
【０００７】
【発明が解決しようとする課題】しかしながら、高集積
化のためにゲート長を短くして行くとソース、ドレイン
部分のゲート下への拡散領域が相対的に大きくなるた
め、デバイスとしての使用耐圧が低下してしまう。
化のためにゲート長を短くして行くとソース、ドレイン
部分のゲート下への拡散領域が相対的に大きくなるた
め、デバイスとしての使用耐圧が低下してしまう。
【０００８】この問題を解決するため、従来は応用物理
学会学術講演会講演予稿集１９８８年春３０ｐーＭー９
に記載されているようにＳｉ等質量数の大きい分子のイ
オンを打ち込みアモルファス領域を形成するなどの手段
も用いられているがイオンの回り込みや増速拡散等の影
響により十分な効果は得られていない。
学会学術講演会講演予稿集１９８８年春３０ｐーＭー９
に記載されているようにＳｉ等質量数の大きい分子のイ
オンを打ち込みアモルファス領域を形成するなどの手段
も用いられているがイオンの回り込みや増速拡散等の影
響により十分な効果は得られていない。
【０００９】本発明は従来のこのような問題点を解決
し、十分な使用耐圧を持ちかつ優れた性能をもつ半導体
デバイスとその製造方法を提供することを目的としてい
る。
し、十分な使用耐圧を持ちかつ優れた性能をもつ半導体
デバイスとその製造方法を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】従来のこのような問題点
を解決するための、本発明の半導体装置及び半導体装置
の製造方法は次のような特徴を有する。
を解決するための、本発明の半導体装置及び半導体装置
の製造方法は次のような特徴を有する。
【００１１】１．半導体基板上に設けられた第１導電型
を有する領域上にＭＩＳトランジスタのチャネル、第２
導電型を有するソース、ドレイン領域を有する半導体装
置において、前記ソース及びドレイン領域とゲート電極
との横方向オーバーラップ量が基板表面から見てあらゆ
る深さにおいて前記ソース及びドレインの基板表面近傍
での横方向オーバーラップ量に比べて小さいこと。
を有する領域上にＭＩＳトランジスタのチャネル、第２
導電型を有するソース、ドレイン領域を有する半導体装
置において、前記ソース及びドレイン領域とゲート電極
との横方向オーバーラップ量が基板表面から見てあらゆ
る深さにおいて前記ソース及びドレインの基板表面近傍
での横方向オーバーラップ量に比べて小さいこと。
【００１２】２．半導体基板上にゲート絶縁膜を形成し
た後、ゲート電極製造工程と不純物イオン打ち込み工程
によりソース、ドレインを形成する半導体装置の製造方
法において、前記不純物イオン打ち込み工程を行なう前
に珪素または弗素またはゲルマニウムまたは塩素を、半
導体基板の法線とイオンビームとのなす角度が１０度以
上８０度以下となるようにイオン打ち込みを行なうこ
と。
た後、ゲート電極製造工程と不純物イオン打ち込み工程
によりソース、ドレインを形成する半導体装置の製造方
法において、前記不純物イオン打ち込み工程を行なう前
に珪素または弗素またはゲルマニウムまたは塩素を、半
導体基板の法線とイオンビームとのなす角度が１０度以
上８０度以下となるようにイオン打ち込みを行なうこ
と。
【００１３】
【実施例】本発明の実施例を図面を用いて詳細に説明す
る。
る。
【００１４】（実施例ー１）図１は本発明の製造方法に
より、シリコン基板上にＣ−ＭＯＳＬＳＩを製造してい
く製造工程を示した製造工程図である。
より、シリコン基板上にＣ−ＭＯＳＬＳＩを製造してい
く製造工程を示した製造工程図である。
【００１５】以下、この製造工程図に従って製造工程を
説明していく。
説明していく。
【００１６】基板にはキャリア密度１×１０15ｃｍー3の
ｎ型シリコン基板を用いた。
ｎ型シリコン基板を用いた。
【００１７】まず、シリコン基板１０１上に２×１０16
ｃｍ-3のｎ−ｗｅｌｌ １０２と１×１０16ｃｍ-3のｐ
−ｗｅｌｌ １０３とを形成する。（図１(a)） 次に窒化シリコンをマスクにした選択酸化法（ＬＯＣａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：ＬＯ
ＣＯＳ法）により素子分離領域１０４を形成する。（図
１(b)） マスクに用いる窒化シリコンはＣＶＤ法を用いて作成し
た。
ｃｍ-3のｎ−ｗｅｌｌ １０２と１×１０16ｃｍ-3のｐ
−ｗｅｌｌ １０３とを形成する。（図１(a)） 次に窒化シリコンをマスクにした選択酸化法（ＬＯＣａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：ＬＯ
ＣＯＳ法）により素子分離領域１０４を形成する。（図
１(b)） マスクに用いる窒化シリコンはＣＶＤ法を用いて作成し
た。
【００１８】なお、この窒化シリコンはＬＯＣＯＳ法終
了後燐酸系の湿式エッチングにより除去する。
了後燐酸系の湿式エッチングにより除去する。
【００１９】次に湿式熱酸化法によりゲート酸化膜１０
５を形成する。酸化雰囲気はＨ2Ｏ、Ｏ2、Ｎ2の混成ガ
スを用い、ゲート酸化膜形成温度は９８０℃である。
５を形成する。酸化雰囲気はＨ2Ｏ、Ｏ2、Ｎ2の混成ガ
スを用い、ゲート酸化膜形成温度は９８０℃である。
【００２０】次に、ゲート電極となるｎ＋ポリシリコン
をＣＶＤ法により堆積する。
をＣＶＤ法により堆積する。
【００２１】成膜条件は材料ガスとしてモノシラン等を
用い、成膜温度６５０℃の条件で成膜した。
用い、成膜温度６５０℃の条件で成膜した。
【００２２】次に通常のフォトリソグラフ技法を用いて
ゲート電極１０６、１０７を形成する。
ゲート電極１０６、１０７を形成する。
【００２３】次に、ゲート電極をマスクの１部として利
用するセルフアラインマスク手法を用いて珪素イオン打
ち込みを行なう。打ち込み条件は加速エネルギを７０ｋ
ｅＶ、打ち込み量を１×１０15ｃｍ2とし、打ち込み角
度４５度で行なった。
用するセルフアラインマスク手法を用いて珪素イオン打
ち込みを行なう。打ち込み条件は加速エネルギを７０ｋ
ｅＶ、打ち込み量を１×１０15ｃｍ2とし、打ち込み角
度４５度で行なった。
【００２４】この処理を行なうことでゲート電極の内側
０．０６μｍまでアモルファス領域１１２となる。（図
１(c)） そして、ゲート電極を、マスクの１部に利用するセルフ
アラインマスク手法を用いてソース１０８、１０９とド
レイン１１０、１１１を形成する。
０．０６μｍまでアモルファス領域１１２となる。（図
１(c)） そして、ゲート電極を、マスクの１部に利用するセルフ
アラインマスク手法を用いてソース１０８、１０９とド
レイン１１０、１１１を形成する。
【００２５】ソースとドレインの不純物導入にはイオン
打ち込み法を用い、ＰチャネルＭＯＳＦＥＴのドレイン
及びソースには不純物として弗化硼素を、ＮチャネルＭ
ＯＳＦＥＴのドレイン及びソースには不純物としてリン
を用いた。
打ち込み法を用い、ＰチャネルＭＯＳＦＥＴのドレイン
及びソースには不純物として弗化硼素を、ＮチャネルＭ
ＯＳＦＥＴのドレイン及びソースには不純物としてリン
を用いた。
【００２６】リン打ち込み量は２×１０15／ｃｍ2、打
ち込みエネルギーは４０ｋｅＶとし、弗化硼素打ち込み
量は３×１０15／ｃｍ2打ち込みエネルギーは２０ｋｅ
Ｖとし,また、打ち込み角度は７度とした。（図１(d)） その後、１０００℃、１０秒間のランプアニールにより
不純物の活性化を行なう。その際にアモルファス領域１
１２は再結晶化し消失する。また、不純物分布はジャー
ナルオブアプライドフィジックスｖｏｌ６３、５ （１
９８８） ｐ１４５２−１４６３に示されているように
イオン打ち込み直後とほとんどプロファイルを変えるこ
とがない。ここで得られたデバイスはゲート長１μｍ
（走査型電子顕微鏡実測値）の場合、ドレイン耐圧が平
均で３０％程度向上し、しかも耐圧の分布が１／３以下
となり、再現性に優れたデバイス構造が得られた。
ち込みエネルギーは４０ｋｅＶとし、弗化硼素打ち込み
量は３×１０15／ｃｍ2打ち込みエネルギーは２０ｋｅ
Ｖとし,また、打ち込み角度は７度とした。（図１(d)） その後、１０００℃、１０秒間のランプアニールにより
不純物の活性化を行なう。その際にアモルファス領域１
１２は再結晶化し消失する。また、不純物分布はジャー
ナルオブアプライドフィジックスｖｏｌ６３、５ （１
９８８） ｐ１４５２−１４６３に示されているように
イオン打ち込み直後とほとんどプロファイルを変えるこ
とがない。ここで得られたデバイスはゲート長１μｍ
（走査型電子顕微鏡実測値）の場合、ドレイン耐圧が平
均で３０％程度向上し、しかも耐圧の分布が１／３以下
となり、再現性に優れたデバイス構造が得られた。
【００２７】また、短チャネル効果が顕著になるゲート
長は従来に比べ３０％程度短縮された。
長は従来に比べ３０％程度短縮された。
【００２８】（実施例ー２）図２は本発明の製造方法に
よりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を持つＣ−ＭＯＳＬＳＩを製造していく製造工
程を示した製造工程図である。基本的な工程は実施例ー
１と同じ条件を用いており、ゲート電極形成条件までは
全く同一の工程を用いている。（図２(a)） ゲート電極をマスクの１部として利用するセルフアライ
ンマスク手法を用いて珪素イオン打ち込みを行なう。打
ち込み条件は加速エネルギを７０ｋｅＶ、打ち込み量を
１×１０15ｃｍ2とし、打ち込み角度４５度で行なっ
た。
よりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を持つＣ−ＭＯＳＬＳＩを製造していく製造工
程を示した製造工程図である。基本的な工程は実施例ー
１と同じ条件を用いており、ゲート電極形成条件までは
全く同一の工程を用いている。（図２(a)） ゲート電極をマスクの１部として利用するセルフアライ
ンマスク手法を用いて珪素イオン打ち込みを行なう。打
ち込み条件は加速エネルギを７０ｋｅＶ、打ち込み量を
１×１０15ｃｍ2とし、打ち込み角度４５度で行なっ
た。
【００２９】この処理を行なうことでゲート電極の内側
０．０６μｍまでアモルファス領域となる。（図２
(b)） そして、ゲート電極を、マスクの１部に利用するセルフ
アラインマスク手法を用いてＬＤＤ構造のｎ-領域２１
３、ｐ-領域２１４を形成する。
０．０６μｍまでアモルファス領域となる。（図２
(b)） そして、ゲート電極を、マスクの１部に利用するセルフ
アラインマスク手法を用いてＬＤＤ構造のｎ-領域２１
３、ｐ-領域２１４を形成する。
【００３０】ｎ-領域２１３、ｐ-領域２１４への不純物
導入にはイオン打ち込み法を用い、ｐ-領域２１４には
弗化硼素を、ｎ-領域２１３には不純物としてリンを用
いた。リン打ち込み量は５×１０13／ｃｍ2、打ち込み
エネルギーは４０ｋｅＶとし、弗化硼素打ち込み量は３
×１０13／ｃｍ2、打ち込みエネルギーは２０ｋｅＶと
した。
導入にはイオン打ち込み法を用い、ｐ-領域２１４には
弗化硼素を、ｎ-領域２１３には不純物としてリンを用
いた。リン打ち込み量は５×１０13／ｃｍ2、打ち込み
エネルギーは４０ｋｅＶとし、弗化硼素打ち込み量は３
×１０13／ｃｍ2、打ち込みエネルギーは２０ｋｅＶと
した。
【００３１】また、打ち込み角度は７度とした。（図２
(c)） その後幅０．２μｍのサイドウォール２１５、２１６を
形成し、ゲート電極とサイドウォールを、マスクの１部
に利用するセルフアラインマスク手法を用いてソース２
０８、２０９とドレイン２１０、２１１を形成する。
(c)） その後幅０．２μｍのサイドウォール２１５、２１６を
形成し、ゲート電極とサイドウォールを、マスクの１部
に利用するセルフアラインマスク手法を用いてソース２
０８、２０９とドレイン２１０、２１１を形成する。
【００３２】ソースとドレインの不純物導入にはイオン
打ち込み法を用い、ＰチャネルＭＯＳＦＥＴのドレイン
及びソースには不純物として弗化硼素を、ＮチャネルＭ
ＯＳＦＥＴのドレイン及びソースには不純物としてリン
を用いた。
打ち込み法を用い、ＰチャネルＭＯＳＦＥＴのドレイン
及びソースには不純物として弗化硼素を、ＮチャネルＭ
ＯＳＦＥＴのドレイン及びソースには不純物としてリン
を用いた。
【００３３】リン打ち込み量は２×１０15／ｃｍ2、打
ち込みエネルギーは６０ｋｅＶとし、弗化硼素打ち込み
量は３×１０15／ｃｍ2打ち込みエネルギーは５０ｋｅ
Ｖとした。
ち込みエネルギーは６０ｋｅＶとし、弗化硼素打ち込み
量は３×１０15／ｃｍ2打ち込みエネルギーは５０ｋｅ
Ｖとした。
【００３４】また、打ち込み角度は７度とした。（図２
(d)） ここで得られたデバイスはゲート長０．７μｍ（走査型
電子顕微鏡実測値）の場合、ドレイン耐圧が平均で２０
％程度向上し、しかも耐圧の分布が１／２以下となり、
再現性に優れたデバイス構造が得られた。
(d)） ここで得られたデバイスはゲート長０．７μｍ（走査型
電子顕微鏡実測値）の場合、ドレイン耐圧が平均で２０
％程度向上し、しかも耐圧の分布が１／２以下となり、
再現性に優れたデバイス構造が得られた。
【００３５】なお、本実施例ではＳｉを４５度で打ち込
んだ例についてのみ説明したが、これはもちろん弗素や
ゲルマニウム、塩素でもよい。特に塩素やゲルマニウム
を用いた場合重元素のため、少ないイオン打ち込み量で
アモルファス化が行える。また、弗素を用いた場合多量
のイオンを打ち込まねばならないが、弗化硼素を用いる
場合、他の元素を用いないで済むため汚染の問題から逃
れることができる。
んだ例についてのみ説明したが、これはもちろん弗素や
ゲルマニウム、塩素でもよい。特に塩素やゲルマニウム
を用いた場合重元素のため、少ないイオン打ち込み量で
アモルファス化が行える。また、弗素を用いた場合多量
のイオンを打ち込まねばならないが、弗化硼素を用いる
場合、他の元素を用いないで済むため汚染の問題から逃
れることができる。
【００３６】また、イオン打ち込みの角度も４５度に限
定する必要は勿論なく、他の角度を用いても十分な効果
が得られる。しかし、１０度よりも浅い角度を用いる
と、ゲート膜直下領域が十分にアモルファス化されない
ため好ましくない。また、８０度よりも大きい角度を用
いるとイオンが反射されてしまうなどの効果が生じるた
め好ましくない。
定する必要は勿論なく、他の角度を用いても十分な効果
が得られる。しかし、１０度よりも浅い角度を用いる
と、ゲート膜直下領域が十分にアモルファス化されない
ため好ましくない。また、８０度よりも大きい角度を用
いるとイオンが反射されてしまうなどの効果が生じるた
め好ましくない。
【００３７】また、本実施例では短チャネル化を抑える
ため、弗化硼素やリンを７度で打ち込んでいるが、目的
によっては３０度や４５度等の角度イオン打ち込みを用
いてもよい。このようにイオンを打ち込むことでシング
ルドレイン構造でＬＤＤ構造並の特性を得ることも条件
によっては可能となる。
ため、弗化硼素やリンを７度で打ち込んでいるが、目的
によっては３０度や４５度等の角度イオン打ち込みを用
いてもよい。このようにイオンを打ち込むことでシング
ルドレイン構造でＬＤＤ構造並の特性を得ることも条件
によっては可能となる。
【００３８】
【発明の効果】本発明の半導体装置および半導体装置の
製造方法を用いることで、以下に示すような効果を得る
ことができる。
製造方法を用いることで、以下に示すような効果を得る
ことができる。
【００３９】（１）ソース、ドレインの不純物制御性が
大幅に向上するためプロセスとしての再現性が向上し、
０．５μｍ以下のゲート長を持つデバイスが再現性よく
製造できた。
大幅に向上するためプロセスとしての再現性が向上し、
０．５μｍ以下のゲート長を持つデバイスが再現性よく
製造できた。
【００４０】（２）ソース、ドレイン領域とゲート電極
との間に不必要な拡散領域が生じないため高耐圧化が実
現でき、０．５μｍのゲート長でも５Ｖ仕様のデバイス
が実用レベルで可能となった。
との間に不必要な拡散領域が生じないため高耐圧化が実
現でき、０．５μｍのゲート長でも５Ｖ仕様のデバイス
が実用レベルで可能となった。
【００４１】（３）ソース、ドレインとゲートとのオー
バーラップ量をコントロールできるためＭＯＳトランジ
スタの容量が低減された。そのため、従来に比べリング
オシレーターで評価すると２５％程度の高速化が実現さ
れた。
バーラップ量をコントロールできるためＭＯＳトランジ
スタの容量が低減された。そのため、従来に比べリング
オシレーターで評価すると２５％程度の高速化が実現さ
れた。
【図１】実施例ー１を説明するための本発明のＣ−ＭＯ
ＳＬＳＩ製造工程図。
ＳＬＳＩ製造工程図。
【図２】実施例ー２を説明するための本発明のＣ−ＭＯ
ＳＬＳＩ製造工程図。
ＳＬＳＩ製造工程図。
【図３】従来の技術を説明するためのＣ−ＭＯＳＬＳＩ
構造断面図。
構造断面図。
１０１・・・シリコン基板 １０２・・・ｎーｗｅｌｌ １０３・・・ｐ−ｗｅｌｌ １０１・・・素子分離領域 １０１・・・ゲート酸化膜 １０１・・・ゲート電極 １０１・・・ゲート電極 １０１・・・ソース １０１・・・ソース １０１・・・ドレイン １０１・・・ドレイン １０１・・・アモルファス領域 ２０１・・・シリコン基板 ２０２・・・ｎーｗｅｌｌ ２０３・・・ｐ−ｗｅｌｌ ２０４・・・素子分離領域 ２０５・・・ゲート酸化膜 ２０６・・・ゲート電極 ２０７・・・ゲート電極 ２０８・・・ソース ２０９・・・ソース ２１０・・・ドレイン ２１１・・・ドレイン ２１２・・・アモルファス領域 ３０１・・・シリコン基板 ３０２・・・ｎーｗｅｌｌ ３０３・・・ｐ−ｗｅｌｌ ３０４・・・素子分離領域 ３０５・・・ゲート酸化膜 ３０６・・・ゲート電極 ３０７・・・ゲート電極 ３０８・・・ソース ３０９・・・ソース ３１０・・・ドレイン ３１１・・・ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｓ
Claims (2)
- 【請求項１】半導体基板上に設けられた第１導電型を有
する領域上にＭＩＳトランジスタのチャネル、第２導電
型を有するソース、ドレイン領域を有する半導体装置に
おいて、前記ソース及びドレイン領域とゲート電極との
横方向オーバーラップ量が基板表面から見てあらゆる深
さにおいて前記ソース及びドレインの基板表面近傍での
横方向オーバーラップ量に比べて小さいことを特徴とし
た半導体装置。 - 【請求項２】半導体基板上にゲート絶縁膜を形成した
後、ゲート電極製造工程と不純物イオン打ち込み工程に
よりソース、ドレインを形成する半導体装置の製造方法
において、前記不純物イオン打ち込み工程を行なう前に
珪素または弗素またはゲルマニウムまたは塩素を、半導
体基板の法線とイオンビームとのなす角度が１０度以上
８０度以下となるようにイオン打ち込みを行なうことを
特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183542A JPH0629315A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183542A JPH0629315A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629315A true JPH0629315A (ja) | 1994-02-04 |
Family
ID=16137642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183542A Pending JPH0629315A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6051460A (en) * | 1997-11-12 | 2000-04-18 | Advanced Micro Devices, Inc. | Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon |
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
-
1992
- 1992-07-10 JP JP4183542A patent/JPH0629315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6051460A (en) * | 1997-11-12 | 2000-04-18 | Advanced Micro Devices, Inc. | Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon |
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
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