JPH11214533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214533A JPH11214533A JP10016917A JP1691798A JPH11214533A JP H11214533 A JPH11214533 A JP H11214533A JP 10016917 A JP10016917 A JP 10016917A JP 1691798 A JP1691798 A JP 1691798A JP H11214533 A JPH11214533 A JP H11214533A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D84/0167—Manufacturing their channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】Ｎ型とＰ型のＭＯＳＦＥＴの閾値電圧を同じに
する為には、工程数が多くなり、生産コストが上昇す
る。 【解決手段】Ｐ型シリコン基板１上にＰウェル２とＮウ
ェル３とを形成したのち、Ｎ型とＰ型のＭＯＳＦＥＴの
チャネル近傍に所定濃度のＮ型の不純物を含むエピタキ
シャル層５Ａを同時に形成する。
する為には、工程数が多くなり、生産コストが上昇す
る。 【解決手段】Ｐ型シリコン基板１上にＰウェル２とＮウ
ェル３とを形成したのち、Ｎ型とＰ型のＭＯＳＦＥＴの
チャネル近傍に所定濃度のＮ型の不純物を含むエピタキ
シャル層５Ａを同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＣＭＯＳ半導体装置の微細化、高性能化
および製造工程の簡略化を実現する半導体装置の製造方
法に関する。
法に関し、特にＣＭＯＳ半導体装置の微細化、高性能化
および製造工程の簡略化を実現する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むにつれ、Ｍ
ＯＳトランジスタの短チャネル効果を抑制するために、
半導体基板内のチャネル部と逆導電型の不純物濃度は次
第に上昇してきた。表面チャネル型のトランジスタの場
合、これまで図３に示すようにチャネル表面付近にチャ
ネル部と逆導電型の不純物を追加導入して、閾値電圧を
調節してきたがゲート長が０．５μｍ以下になると、短
チャネル効果を抑えるために必要な不純物濃度が高くな
り、閾値電圧が高くなりすぎてしまうため図４のように
表面付近の不純物濃度を逆に減少させる必要がある。
ＯＳトランジスタの短チャネル効果を抑制するために、
半導体基板内のチャネル部と逆導電型の不純物濃度は次
第に上昇してきた。表面チャネル型のトランジスタの場
合、これまで図３に示すようにチャネル表面付近にチャ
ネル部と逆導電型の不純物を追加導入して、閾値電圧を
調節してきたがゲート長が０．５μｍ以下になると、短
チャネル効果を抑えるために必要な不純物濃度が高くな
り、閾値電圧が高くなりすぎてしまうため図４のように
表面付近の不純物濃度を逆に減少させる必要がある。
【０００３】ただし、イオン注入法と熱拡散法だけでは
基板表面の不純物濃度を下げるのには限界がある。ゲー
ト長が０．１μｍに近くなると従来の方法では閾値電圧
を１Ｖ以下にするのは困難になり、低電圧・低消費電力
での高速動作は望めなくなる。
基板表面の不純物濃度を下げるのには限界がある。ゲー
ト長が０．１μｍに近くなると従来の方法では閾値電圧
を１Ｖ以下にするのは困難になり、低電圧・低消費電力
での高速動作は望めなくなる。
【０００４】この困難を克服するために基板表面に低濃
度不純物層を設けたＭＯＳトランジスタが提案された。
これらは、低濃度不純物チャネル・トランジスタ（Ｌｏ
ｗ−Ｉｍｐｕｒｉｔｙ−Ｃｈａｎｎｅｌ−Ｔｒａｎｓｉ
ｓｔｏｒ）と呼ばれ、特開昭６１−３２４６２号公報、
特開昭６３−１６９０６５号公報、特開昭６３−１７７
４７０号公報に論じられている。次に図５のＮ型トラン
ジスタの縦断面図を用いてこの従来のトランジスタにつ
いて説明する。
度不純物層を設けたＭＯＳトランジスタが提案された。
これらは、低濃度不純物チャネル・トランジスタ（Ｌｏ
ｗ−Ｉｍｐｕｒｉｔｙ−Ｃｈａｎｎｅｌ−Ｔｒａｎｓｉ
ｓｔｏｒ）と呼ばれ、特開昭６１−３２４６２号公報、
特開昭６３−１６９０６５号公報、特開昭６３−１７７
４７０号公報に論じられている。次に図５のＮ型トラン
ジスタの縦断面図を用いてこの従来のトランジスタにつ
いて説明する。
【０００５】図５において、１はＰ型シリコン基板（ま
たはＰウェル）、４はフィールド酸化膜、５１は基板よ
りも一桁以上不純物濃度の低いＰ型シリコン層でありチ
ャネル部となる。５２，５３はソース・ドレインとなる
Ｎ型高濃度不純物領域で、６はゲート酸化膜、７はゲー
ト電極である。図５においてＰ型シリコン基板１の不純
物濃度を比較的高い値に設定することによって、ドレイ
ン５３からソース５２への空乏層の伸びが抑制されるの
で、パンチスルーを抑止することが可能となっている。
たはＰウェル）、４はフィールド酸化膜、５１は基板よ
りも一桁以上不純物濃度の低いＰ型シリコン層でありチ
ャネル部となる。５２，５３はソース・ドレインとなる
Ｎ型高濃度不純物領域で、６はゲート酸化膜、７はゲー
ト電極である。図５においてＰ型シリコン基板１の不純
物濃度を比較的高い値に設定することによって、ドレイ
ン５３からソース５２への空乏層の伸びが抑制されるの
で、パンチスルーを抑止することが可能となっている。
【０００６】この従来のトランジスタを用いてＣＭＯＳ
回路を構成しようとすると、Ｎ型とＰ型のトランジスタ
をそれぞれ最適化しなければならない。Ｎ型トランジス
タの基板不純物には通常ホウ素やＢＦ2 等のホウ素の化
合物が用いられ、Ｐ型トランジスタの基板不純物には燐
や砒素が用いられる。
回路を構成しようとすると、Ｎ型とＰ型のトランジスタ
をそれぞれ最適化しなければならない。Ｎ型トランジス
タの基板不純物には通常ホウ素やＢＦ2 等のホウ素の化
合物が用いられ、Ｐ型トランジスタの基板不純物には燐
や砒素が用いられる。
【０００７】図５に示した従来例を元にＮ型とＰ型のそ
れぞれの基板表面に対して垂直方向の不純物分布を図６
（ａ），（ｂ）に示す。Ｎ型トランジスタの基板不純物
であるホウ素はＰ型トランジスタに使われている燐や砒
素に比べ拡散速度が速いため、基板表面付近の低濃度不
純物層を形成した後の熱処理によって拡散再分布したＮ
型トランジスタ内のホウ素はＰ型トランジスタ内の燐や
砒素に比べて基板表面近くの不純物濃度が高くなる。
れぞれの基板表面に対して垂直方向の不純物分布を図６
（ａ），（ｂ）に示す。Ｎ型トランジスタの基板不純物
であるホウ素はＰ型トランジスタに使われている燐や砒
素に比べ拡散速度が速いため、基板表面付近の低濃度不
純物層を形成した後の熱処理によって拡散再分布したＮ
型トランジスタ内のホウ素はＰ型トランジスタ内の燐や
砒素に比べて基板表面近くの不純物濃度が高くなる。
【０００８】以上の理由から、これらの低濃度不純物チ
ャネル・トランジスタや原子層ドーピング・トランジス
タを用いてＣＭＯＳ回路を構成する場合、両方のトラン
ジスタの基板表面付近に同時に不純物を含まないシリコ
ン層を成長するとＮ型の閾値電圧がＰ型のそれよりも高
くなってしまい、両方のトランジスタの閾値電圧を同時
に最適化することができないという不都合が生じる。
ャネル・トランジスタや原子層ドーピング・トランジス
タを用いてＣＭＯＳ回路を構成する場合、両方のトラン
ジスタの基板表面付近に同時に不純物を含まないシリコ
ン層を成長するとＮ型の閾値電圧がＰ型のそれよりも高
くなってしまい、両方のトランジスタの閾値電圧を同時
に最適化することができないという不都合が生じる。
【０００９】このような不都合を回避するために、Ｐ型
とＮ型のトランジスタのそれぞれの基板表面にそれぞれ
異なった導電型の低濃度不純物層を形成し、それぞれの
濃度を最適化する方法が容易に類推できる。このような
低濃度不純物を形成するためには、Ｐ型とＮ型のそれぞ
れの低濃度層を別々の工程で成長するか、不純物を殆ど
含まないシリコン層を成長した後でそれぞれに異なった
不純物を注入する必要がある。次に低濃度層を２回成長
する過程を図７及び図８を用いて詳しく説明する。
とＮ型のトランジスタのそれぞれの基板表面にそれぞれ
異なった導電型の低濃度不純物層を形成し、それぞれの
濃度を最適化する方法が容易に類推できる。このような
低濃度不純物を形成するためには、Ｐ型とＮ型のそれぞ
れの低濃度層を別々の工程で成長するか、不純物を殆ど
含まないシリコン層を成長した後でそれぞれに異なった
不純物を注入する必要がある。次に低濃度層を２回成長
する過程を図７及び図８を用いて詳しく説明する。
【００１０】まず、図７（ａ）のようにＰ型（またはＮ
型）のシリコン基板１の上表面にＰウェル２とＮウェル
３を例えばイオン注入と熱拡散を用いて形成した後、Ｌ
ＯＣＯＳ法等によってＭＯＳトランジスタの素子分離領
域となるフィールド酸化膜４を形成する。または、素子
分離領域を形成した後に、イオン注入と熱拡散を用いて
Ｐウェル２とＮウェル３を形成する。
型）のシリコン基板１の上表面にＰウェル２とＮウェル
３を例えばイオン注入と熱拡散を用いて形成した後、Ｌ
ＯＣＯＳ法等によってＭＯＳトランジスタの素子分離領
域となるフィールド酸化膜４を形成する。または、素子
分離領域を形成した後に、イオン注入と熱拡散を用いて
Ｐウェル２とＮウェル３を形成する。
【００１１】つぎに、図７（ｂ）のように、シリコン基
板１上にＣＶＤ法等によってＳｉＯ2 膜７１を堆積した
後、図７（ｃ）のようにＮウェル３上にフォトレジスト
膜７２Ａを形成した後、Ｐウェル２上のＳｉＯ2 膜７１
をフッ酸などによって取り除く。
板１上にＣＶＤ法等によってＳｉＯ2 膜７１を堆積した
後、図７（ｃ）のようにＮウェル３上にフォトレジスト
膜７２Ａを形成した後、Ｐウェル２上のＳｉＯ2 膜７１
をフッ酸などによって取り除く。
【００１２】次に、図７（ｄ）のように、シリコン表面
が露出したＰウェル２の上表面部分にのみ超高真空化学
気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ１０〜
１００ｎｍのノンドープ・シリコン層７３Ａを選択的に
結晶成長させる。
が露出したＰウェル２の上表面部分にのみ超高真空化学
気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ１０〜
１００ｎｍのノンドープ・シリコン層７３Ａを選択的に
結晶成長させる。
【００１３】更に、図８（ａ）のように、シリコン基板
上に再びＣＶＤ法等によってＳｉＯ2 膜７４を堆積した
後、図８（ｂ）のように、Ｐウェル２上にフォトレジス
ト膜７２Ｂを形成した後Ｎウェル３上のＳｉＯ2 膜７１
をフッ酸などによって取り除く。
上に再びＣＶＤ法等によってＳｉＯ2 膜７４を堆積した
後、図８（ｂ）のように、Ｐウェル２上にフォトレジス
ト膜７２Ｂを形成した後Ｎウェル３上のＳｉＯ2 膜７１
をフッ酸などによって取り除く。
【００１４】つぎに、図８（ｃ）のように、シリコン表
面が露出したＮウェル３の上表面部分にのみ超高真空化
学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ１０
〜１００ｎｍのノンドープ・シリコン層７３Ｂを選択的
に結晶成長させる。このとき、Ｐ型とＮ型のトランジス
タの閾値電圧を合わせるため、シリコン層７３Ｂの膜厚
はシリコン層７３Ａに比べ薄く設定しなければならな
い。
面が露出したＮウェル３の上表面部分にのみ超高真空化
学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ１０
〜１００ｎｍのノンドープ・シリコン層７３Ｂを選択的
に結晶成長させる。このとき、Ｐ型とＮ型のトランジス
タの閾値電圧を合わせるため、シリコン層７３Ｂの膜厚
はシリコン層７３Ａに比べ薄く設定しなければならな
い。
【００１５】次に、図８（ｄ）のようにＳｉＯ2 膜７４
を除去した後、結晶成長したシリコン層７３Ａ，７３Ｂ
の表面にゲート酸化膜６を形成し、その後通常のＭＯＳ
ＦＥＴの製造工程に従ってＮ型ポリシリコンからなるゲ
ート電極７ＡとＰ型ポリシリコンからなるゲート電極７
Ｂと、Ｎ型ソース・ドレイン８とＰ型ソース・ドレイン
９を形成する。
を除去した後、結晶成長したシリコン層７３Ａ，７３Ｂ
の表面にゲート酸化膜６を形成し、その後通常のＭＯＳ
ＦＥＴの製造工程に従ってＮ型ポリシリコンからなるゲ
ート電極７ＡとＰ型ポリシリコンからなるゲート電極７
Ｂと、Ｎ型ソース・ドレイン８とＰ型ソース・ドレイン
９を形成する。
【００１６】以上のようにＮ型ＭＯＳＦＥＴとＰ型ＭＯ
ＳＦＥＴのチャネル部にシリコン膜を結晶成長させる工
程を二回に分けることによってそれぞれの膜厚を別々に
最適化することができる。
ＳＦＥＴのチャネル部にシリコン膜を結晶成長させる工
程を二回に分けることによってそれぞれの膜厚を別々に
最適化することができる。
【００１７】次に、不純物を含まないシリコン層を成長
した後でそれぞれに異なった不純物を注入する方法につ
いて、図９を用いて詳しく説明する。
した後でそれぞれに異なった不純物を注入する方法につ
いて、図９を用いて詳しく説明する。
【００１８】まず、図９（ａ）のようにＰ型（またはＮ
型）のシリコン基板１の上表面にＰウェル２とＮウェル
３を例えばイオン注入と熱拡散を用いて形成した後、Ｌ
ＯＣＯＳ法等によってＭＯＳトランジスタの素子分離領
域となるフィールド酸化膜４を形成する。または、素子
分離領域を形成した後に、イオン注入と熱拡散を用いて
Ｐウェル２とＮウェル３を形成する。
型）のシリコン基板１の上表面にＰウェル２とＮウェル
３を例えばイオン注入と熱拡散を用いて形成した後、Ｌ
ＯＣＯＳ法等によってＭＯＳトランジスタの素子分離領
域となるフィールド酸化膜４を形成する。または、素子
分離領域を形成した後に、イオン注入と熱拡散を用いて
Ｐウェル２とＮウェル３を形成する。
【００１９】更に、図９（ｂ）のように、ＰウェルとＮ
ウェルのうちシリコン表面が露出した部分にのみ超高真
空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ
１０〜１００ｎｍのノンドープ・シリコン層７３Ｃを選
択的に結晶成長させ、更にＳｉＯ2 膜７４をシリコン層
７３Ｃの上に被着形成する。
ウェルのうちシリコン表面が露出した部分にのみ超高真
空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて厚さ
１０〜１００ｎｍのノンドープ・シリコン層７３Ｃを選
択的に結晶成長させ、更にＳｉＯ2 膜７４をシリコン層
７３Ｃの上に被着形成する。
【００２０】次に、図９（ｃ）のように、Ｐウェル２上
にフォトレジスト膜７２Ｃを形成した後、Ｎウェル３上
に形成したノンドープ・シリコン層７３Ｃに５０ｋｅＶ
以下の低いエネルギーでＡｓ+ イオンを注入しＮ型とす
る。
にフォトレジスト膜７２Ｃを形成した後、Ｎウェル３上
に形成したノンドープ・シリコン層７３Ｃに５０ｋｅＶ
以下の低いエネルギーでＡｓ+ イオンを注入しＮ型とす
る。
【００２１】次に、図９（ｄ）のように、ＳｉＯ2 膜７
４を除去した後、結晶成長したシリコン層の表面にゲー
ト酸化膜６を形成し、その後通常のＭＯＳＦＥＴの製造
工程に従ってＮ型ポリシリコンからなるゲート電極７Ａ
とＰ型ポリシリコンからなるゲート電極７ＢとＮ型ソー
ス・ソレイン８とＰ型ソース・ドレイン９を形成する。
４を除去した後、結晶成長したシリコン層の表面にゲー
ト酸化膜６を形成し、その後通常のＭＯＳＦＥＴの製造
工程に従ってＮ型ポリシリコンからなるゲート電極７Ａ
とＰ型ポリシリコンからなるゲート電極７ＢとＮ型ソー
ス・ソレイン８とＰ型ソース・ドレイン９を形成する。
【００２２】以上のようにＰ型ＭＯＳＦＥＴのチャネル
付近にＮ型のイオンを注入して閾値電圧を上げることに
よって、Ｎ型とＰ型のＭＯＳＦＥＴの閾値電圧を同じ値
に設定することを可能にしている。
付近にＮ型のイオンを注入して閾値電圧を上げることに
よって、Ｎ型とＰ型のＭＯＳＦＥＴの閾値電圧を同じ値
に設定することを可能にしている。
【００２３】
【発明が解決しようとする課題】上述したような従来の
低濃度不純物チャネル・トランジスタを用いたＣＭＯＳ
回路を製造する方法は、通常のＣＭＯＳ回路に比較して
工程数が非常に多いため、生産コストの上昇や製品歩留
まりの減少をもたらすという欠点があった。
低濃度不純物チャネル・トランジスタを用いたＣＭＯＳ
回路を製造する方法は、通常のＣＭＯＳ回路に比較して
工程数が非常に多いため、生産コストの上昇や製品歩留
まりの減少をもたらすという欠点があった。
【００２４】本発明の目的は、少ない工程でしかも製品
歩留まりを向上させることのできる半導体装置の製造方
法を提供することにある。
歩留まりを向上させることのできる半導体装置の製造方
法を提供することにある。
【００２５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板表面の所定の位置に素子分離領
域により区画されたＰウェル及びＮウェルを形成する工
程と、前記Ｐウェル及び前記Ｎウェル内のトランジスタ
活性領域表面にＮ型エピタキシャル層を同時に形成する
工程とを含むことを特徴とするものである。
造方法は、シリコン基板表面の所定の位置に素子分離領
域により区画されたＰウェル及びＮウェルを形成する工
程と、前記Ｐウェル及び前記Ｎウェル内のトランジスタ
活性領域表面にＮ型エピタキシャル層を同時に形成する
工程とを含むことを特徴とするものである。
【００２６】
【発明の実施の形態】次に本発明を図面を用いて説明す
る。
る。
【００２７】図１（ａ）〜（ｃ）は本発明の第１の実施
の形態を説明する為の工程順に示した半導体チップの断
面図である。
の形態を説明する為の工程順に示した半導体チップの断
面図である。
【００２８】まず、図１（ａ）のように、Ｐ型（または
Ｎ型）のシリコン基板１の上表面にＰウェル２とＮウェ
ル３を例えばイオン注入と熱拡散を用いて形成した後、
ＬＯＣＯＳ法等によってＭＯＳトランジスタの素子分離
領域となるフィールド酸化膜４を形成する。素子分離領
域４を形成した後に、イオン注入と熱拡散を用いてＰウ
ェル２とＮウェル３を形成してもよい。
Ｎ型）のシリコン基板１の上表面にＰウェル２とＮウェ
ル３を例えばイオン注入と熱拡散を用いて形成した後、
ＬＯＣＯＳ法等によってＭＯＳトランジスタの素子分離
領域となるフィールド酸化膜４を形成する。素子分離領
域４を形成した後に、イオン注入と熱拡散を用いてＰウ
ェル２とＮウェル３を形成してもよい。
【００２９】次に、図１（ｂ）のように、Ｐウェル２と
Ｎウェル３のうちシリコン表面が露出した部分にのみ超
高真空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて
厚さ１０〜１００ｎｍのＮ型エピタキシャル層５Ａを選
択的に結晶成長させる。気相成長中に反応ガスであるＳ
ｉ2 Ｈ6 に微量のＰＨ4 やＡｓＨ4 を混入することによ
って１×１０17〜１×１０19／ｃｍ3 程度のＮ型エピタ
キシャル層を成長できる。ただし、このとき成長させる
Ｎ型エピタキシャル層の不純物濃度はＮウェルよりも低
く設定しなければならない。
Ｎウェル３のうちシリコン表面が露出した部分にのみ超
高真空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて
厚さ１０〜１００ｎｍのＮ型エピタキシャル層５Ａを選
択的に結晶成長させる。気相成長中に反応ガスであるＳ
ｉ2 Ｈ6 に微量のＰＨ4 やＡｓＨ4 を混入することによ
って１×１０17〜１×１０19／ｃｍ3 程度のＮ型エピタ
キシャル層を成長できる。ただし、このとき成長させる
Ｎ型エピタキシャル層の不純物濃度はＮウェルよりも低
く設定しなければならない。
【００３０】次に、図１（ｃ）のように、結晶成長した
シリコン層の表面にゲート酸化膜６を形成し、この後通
常のＭＯＳＦＥＴの製造工程に従ってＮ型ポリシリコン
からなるゲート電極７ＡとＰ型ポリシリコンからなるゲ
ート電極７ＢとＮ型ソース・ドレイン８とＰ型ソース・
ドレイン拡散層９を形成する。また、このような製造方
法はＬＤＤＭＯＳＦＥＴにも適応できる。
シリコン層の表面にゲート酸化膜６を形成し、この後通
常のＭＯＳＦＥＴの製造工程に従ってＮ型ポリシリコン
からなるゲート電極７ＡとＰ型ポリシリコンからなるゲ
ート電極７ＢとＮ型ソース・ドレイン８とＰ型ソース・
ドレイン拡散層９を形成する。また、このような製造方
法はＬＤＤＭＯＳＦＥＴにも適応できる。
【００３１】トランジスタのチャネル付近にＮ型不純物
を導入することによって、Ｎ型ＭＯＳＦＥＴの閾値電圧
は下がり、Ｐ型ＭＯＳＦＥＴの閾値電圧は上がる。従来
例で説明したように、結晶成長（エピタキシャル）層が
真性半導体の場合にはＮ型ＭＯＳＦＥＴの閾値電圧がＰ
型のそれよりも高くなってしまうので、結晶成長層の不
純物濃度を適当な値に設定することによって、Ｐ型とＮ
型の閾値電圧を同じ値に設定することができる。また、
Ｎ型ＭＯＳＦＥＴ表面に形成されたＮ型エピタキシャル
層は膜厚が非常に小さく全体が空乏化しているため、埋
込チャネル型やテプレッション・モードの動作とはなら
ず、表面チャネル型エンハンスメント・モードの動作と
なる。
を導入することによって、Ｎ型ＭＯＳＦＥＴの閾値電圧
は下がり、Ｐ型ＭＯＳＦＥＴの閾値電圧は上がる。従来
例で説明したように、結晶成長（エピタキシャル）層が
真性半導体の場合にはＮ型ＭＯＳＦＥＴの閾値電圧がＰ
型のそれよりも高くなってしまうので、結晶成長層の不
純物濃度を適当な値に設定することによって、Ｐ型とＮ
型の閾値電圧を同じ値に設定することができる。また、
Ｎ型ＭＯＳＦＥＴ表面に形成されたＮ型エピタキシャル
層は膜厚が非常に小さく全体が空乏化しているため、埋
込チャネル型やテプレッション・モードの動作とはなら
ず、表面チャネル型エンハンスメント・モードの動作と
なる。
【００３２】図２（ａ）〜（ｄ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００３３】ます、図２（ａ）のように、Ｐ型（または
Ｎ型）のシリコン基板１の上表面にＰウェル２とＮウェ
ル３を例えばイオン注入と熱拡散を用いて形成した後、
ＬＯＣＯＳ法等によってＭＯＳトランジスタの素子分離
領域となるフィールド酸化膜４を形成する。素子分離領
域を形成した後に、イオン注入と熱拡散を用いてＰウェ
ル２とＮウェル３を形成してもよい。
Ｎ型）のシリコン基板１の上表面にＰウェル２とＮウェ
ル３を例えばイオン注入と熱拡散を用いて形成した後、
ＬＯＣＯＳ法等によってＭＯＳトランジスタの素子分離
領域となるフィールド酸化膜４を形成する。素子分離領
域を形成した後に、イオン注入と熱拡散を用いてＰウェ
ル２とＮウェル３を形成してもよい。
【００３４】次に、図２（ｂ）のように、Ｐウェル２と
Ｎウェル３のうちシリコン表面が露出した部分にのみ超
高真空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて
厚さ１０〜１００ｎｍのノンドープのエピタキシャル層
５を選択的に結晶成長させる。
Ｎウェル３のうちシリコン表面が露出した部分にのみ超
高真空化学気相成長（ＵＨＶ−ＣＶＤ）法などを用いて
厚さ１０〜１００ｎｍのノンドープのエピタキシャル層
５を選択的に結晶成長させる。
【００３５】その後、図２（ｃ）のように全面に５０ｋ
ｅＶ以下の低いエネルギーで１×１０12〜１×１０14／
ｃｍ2 のドーズ量の砒素イオン注入し、結晶成長したエ
ピタキシャル層にＮ型不純物を導入してＮ型エピタキシ
ャル層５Ｂとする。ただし、低濃度不純物チャネル・ト
ランジスタの特徴を生かすためには、このとき形成する
Ｎ型エピタキシャル層の不純物濃度はＮウェルよりも低
く設定しなければならない。
ｅＶ以下の低いエネルギーで１×１０12〜１×１０14／
ｃｍ2 のドーズ量の砒素イオン注入し、結晶成長したエ
ピタキシャル層にＮ型不純物を導入してＮ型エピタキシ
ャル層５Ｂとする。ただし、低濃度不純物チャネル・ト
ランジスタの特徴を生かすためには、このとき形成する
Ｎ型エピタキシャル層の不純物濃度はＮウェルよりも低
く設定しなければならない。
【００３６】次に、図２（ｄ）のように、結晶成長した
エピタキシャル層の表面にゲート酸化膜６を形成し、そ
の後通常のＭＯＳＦＥＴの製造工程に従ってＮ型ポリシ
リコンからなるゲート電極７ＡとＰ型ポリシリコンから
なるゲート電極７ＢとＮ型ソース・ドレイン８とＰ型ソ
ース・ドレイン９を形成する。このような製造方法は、
ＬＤＤＭＯＳＦＥＴにも適応できる。
エピタキシャル層の表面にゲート酸化膜６を形成し、そ
の後通常のＭＯＳＦＥＴの製造工程に従ってＮ型ポリシ
リコンからなるゲート電極７ＡとＰ型ポリシリコンから
なるゲート電極７ＢとＮ型ソース・ドレイン８とＰ型ソ
ース・ドレイン９を形成する。このような製造方法は、
ＬＤＤＭＯＳＦＥＴにも適応できる。
【００３７】このようにして製造されたＭＯＳＦＥＴ
は、第１の実施の形態の場合と同様に、トランジスタの
チャネル付近にＮ型不純物を導入することによって、Ｎ
型ＭＯＳＦＥＴの閾値電圧は下がり、Ｐ型ＭＯＳＦＥＴ
の閾値電圧は上がるので、結晶成長（エピタキシャル）
層の不純物濃度を適当な値に設定することによって、Ｐ
型とＮ型の閾値電圧を同じ値に設定することが可能とな
る。具体的には、ＰウェルとＮウェル内の不純物濃度が
５×１０17／ｃｍ3 の時は、砒素を１×１０13／ｃｍ3
程度イオン注入することにより実現できる。
は、第１の実施の形態の場合と同様に、トランジスタの
チャネル付近にＮ型不純物を導入することによって、Ｎ
型ＭＯＳＦＥＴの閾値電圧は下がり、Ｐ型ＭＯＳＦＥＴ
の閾値電圧は上がるので、結晶成長（エピタキシャル）
層の不純物濃度を適当な値に設定することによって、Ｐ
型とＮ型の閾値電圧を同じ値に設定することが可能とな
る。具体的には、ＰウェルとＮウェル内の不純物濃度が
５×１０17／ｃｍ3 の時は、砒素を１×１０13／ｃｍ3
程度イオン注入することにより実現できる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、短チャネルデバイスとして期待
されている低濃度不純物チャネル・トランジスタのＮ型
とＰ型の両方のトランジスタの閾値電圧を非常に少ない
工程数で同時に最適化することができるため、生産コス
トの低減と製品歩留まりの向上に大きく寄与できるとい
う効果がある。
置の製造方法によれば、短チャネルデバイスとして期待
されている低濃度不純物チャネル・トランジスタのＮ型
とＰ型の両方のトランジスタの閾値電圧を非常に少ない
工程数で同時に最適化することができるため、生産コス
トの低減と製品歩留まりの向上に大きく寄与できるとい
う効果がある。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】表面チャネル型トランジスタの基板の不純物濃
度分布の一例を示す図。
度分布の一例を示す図。
【図４】表面チャネル型トランジスタの基板の不純物濃
度分布の他の例を示す図。
度分布の他の例を示す図。
【図５】低濃度不純物チャネル・トランジスタの断面
図。
図。
【図６】ＣＭＯＳ構造の低濃度不純物チャネル・トラン
ジスタの基板の不純物濃度分布を示す図。
ジスタの基板の不純物濃度分布を示す図。
【図７】第１の従来例の製造方法を説明する為の半導体
チップの断面図。
チップの断面図。
【図８】第１の従来例の製造方法を説明する為の半導体
チップの断面図。
チップの断面図。
【図９】第２の従来例の製造方法を説明する為の半導体
チップの断面図。
チップの断面図。
１ Ｐ型シリコン基板 ２ Ｐウェル ３ Ｎウェル ４ フィールド酸化膜 ５ ノンドープエピタキシャル層 ５Ａ，５Ｂ Ｎ型エピタキシャル層 ６ ゲート酸化膜 ７，７Ａ，７Ｂ ゲート電極 ８ Ｎ型ソース・ドレイン ９ Ｐ型ソース・ドレイン ５１ Ｐ型シリコン層 ５２ ソース ５３ ドレイン ７１ ＳｉＯ2 膜 ７２Ａ〜７２Ｃ フォトレジスト膜 ７３Ａ〜７３Ｃ ノンドープ・シリコン層 ７４ ＳｉＯ2 膜
Claims (3)
- 【請求項１】 シリコン基板表面の所定の位置に素子分
離領域により区画されたＰウェル及びＮウェルを形成す
る工程と、前記Ｐウェル及び前記Ｎウェル内のトランジ
スタ活性領域表面にＮ型エピタキシャル層を同時に形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 燐の化合物または砒素の化合物を混入し
た反応ガスを用いるＣＶＤ法によりＮ型エピタキシャル
層を形成する請求項１記載の半導体装置の製造方法。 - 【請求項３】 エピタキシャル層を形成した後、Ｎ型不
純物をイオンを注入することによりＮ型エピタキシャル
層を形成する請求項１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016917A JPH11214533A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
| US09/239,678 US6417038B1 (en) | 1998-01-29 | 1999-01-29 | Method of fabricating semiconductor device |
| CN99103055.9A CN1227969A (zh) | 1998-01-29 | 1999-01-29 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016917A JPH11214533A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214533A true JPH11214533A (ja) | 1999-08-06 |
Family
ID=11929497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016917A Pending JPH11214533A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6417038B1 (ja) |
| JP (1) | JPH11214533A (ja) |
| CN (1) | CN1227969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226917A (ja) * | 2007-03-08 | 2008-09-25 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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| US7109079B2 (en) * | 2005-01-26 | 2006-09-19 | Freescale Semiconductor, Inc. | Metal gate transistor CMOS process and method for making |
| DE102010028459B4 (de) * | 2010-04-30 | 2018-01-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Reduzierte STI-Topographie in Metallgatetransistoren mit großem ε durch Verwendung einer Maske nach Abscheidung einer Kanalhalbleiterlegierung |
| KR101743661B1 (ko) * | 2011-06-01 | 2017-06-07 | 삼성전자 주식회사 | 서로 다른 두께의 게이트 절연막을 갖는 모스펫 소자 형성 방법 |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US9508588B2 (en) * | 2014-10-29 | 2016-11-29 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits with isolation regions having uniform step heights |
| CN113224158A (zh) | 2020-02-04 | 2021-08-06 | 联芯集成电路制造(厦门)有限公司 | 半导体晶体管及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222957A (ja) | 1983-06-02 | 1984-12-14 | Matsushita Electronics Corp | 半導体装置 |
| JPS60211867A (ja) | 1984-04-05 | 1985-10-24 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0691248B2 (ja) | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS63177470A (ja) | 1987-01-16 | 1988-07-21 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS63169065A (ja) | 1987-01-05 | 1988-07-13 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果トランジスタ |
| JPS63169059A (ja) | 1987-01-06 | 1988-07-13 | Seiko Instr & Electronics Ltd | 半導体装置及びその製造方法 |
| JPH07101719B2 (ja) * | 1987-07-17 | 1995-11-01 | 富士通株式会社 | 半導体装置の製造方法 |
| KR0140715B1 (ko) * | 1987-12-07 | 1998-07-15 | 엔. 라이스 머레트 | 반도체 집적회로 구조물 및 그 제조방법 |
| JPH03262155A (ja) * | 1990-03-13 | 1991-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2736493B2 (ja) * | 1992-04-03 | 1998-04-02 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5324685A (en) * | 1993-02-09 | 1994-06-28 | Reinhold Hirtz | Method for fabricating a multilayer epitaxial structure |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| JP3262155B2 (ja) | 1996-12-11 | 2002-03-04 | 矢崎総業株式会社 | 電磁波シールド用コルゲートチューブ |
-
1998
- 1998-01-29 JP JP10016917A patent/JPH11214533A/ja active Pending
-
1999
- 1999-01-29 US US09/239,678 patent/US6417038B1/en not_active Expired - Fee Related
- 1999-01-29 CN CN99103055.9A patent/CN1227969A/zh active Pending
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| US8916431B2 (en) | 2011-03-04 | 2014-12-23 | Fujitsu Semiconductor Limited | Semiconductor device having epitaxial semiconductor layer above impurity layer |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1227969A (zh) | 1999-09-08 |
| US6417038B1 (en) | 2002-07-09 |
| US20020052075A1 (en) | 2002-05-02 |
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| A02 | Decision of refusal |
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