JPH0629427A - 半導体搭載用基板 - Google Patents

半導体搭載用基板

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Publication number
JPH0629427A
JPH0629427A JP3341064A JP34106491A JPH0629427A JP H0629427 A JPH0629427 A JP H0629427A JP 3341064 A JP3341064 A JP 3341064A JP 34106491 A JP34106491 A JP 34106491A JP H0629427 A JPH0629427 A JP H0629427A
Authority
JP
Japan
Prior art keywords
resin
semiconductor
recess
sealing resin
semiconductor mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3341064A
Other languages
English (en)
Inventor
Junji Tanaka
順二 田中
Masaaki Kato
正明 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Bakelite Co Ltd
Original Assignee
Sumitomo Bakelite Co Ltd
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Filing date
Publication date
Application filed by Sumitomo Bakelite Co Ltd filed Critical Sumitomo Bakelite Co Ltd
Priority to JP3341064A priority Critical patent/JPH0629427A/ja
Publication of JPH0629427A publication Critical patent/JPH0629427A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 (修正有) 【構成】 プリント回路板に凹部2を設け、該凹部に半
導体チップ10を搭載した後、凹部周辺のボンディング
パッド4を取り囲む位置に封止樹脂枠5を貼り付けて封
止樹脂8を注入する半導体搭載用基板であって、前記封
止樹脂枠が二段の高さからなる半導体搭載用基板。 【効果】 本発明によると撥水樹脂を半導体封止樹脂上
に設けることが可能になり、高温、高湿の環境下に放置
しても水分の侵入を押さえ、半導体封止樹脂中の残存イ
オンの防止できることから、信頼性の大幅な向上が可能
であり、半導体チップを搭載するパッケージ基板として
は極めて有用なものである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、長期信頼性に優れた半
導体搭載用基板に関するものである。
【0002】
【従来の技術】従来、半導体チップをプリント配線板に
接続する方法としては、ピングリッドアレー、リードレ
スチップキャリア、リーディッドチップキャリア等の半
導体搭載用基板を用いる方法が知られている。しかし、
近年、搭載される半導体チップの高速化、高集積化、大
容量化に伴い、チップの大型化が進展してきており、半
導体チップの信頼性は益々必要となっており、このため
半導体封止樹脂(8)にかかる要求はさらに厳しいもの
になっている。具体的には、耐PCT性、耐温度サイク
ル、耐熱性、低応力等全ての特性を、満足しなければな
らない。特に、従来の半導体封止樹脂においては、耐P
CT性に問題があった。
【0003】従来の半導体搭載用基板においては図2に
示すように半導体チップ(10)を搭載し、ボンディン
グワイヤ(11)で回路パターンのボンディングパッド
(4)と接続した後、封止樹脂枠(5)を貼り付け半導
体封止樹脂(8)にて半導体チップ(10)を封止して
パッケージを形成し、該パッケージ状態でPCT試験を
実施すると、半導体封止樹脂の表面から水分が侵入し、
樹脂中のイオンと共に拡散し半導体チップ上に達し、パ
ット部の腐食となり、断線不良の原因となっていた。
【0004】このため、図3に示すようにフッ素系樹
脂、シリコーン系樹脂に代表される撥水性樹脂(9)を
半導体封止樹脂上に被覆することが提案されているが、
これらの樹脂は元々の粘度及び硬化中の粘度が低いう
え、密着性がないため凸状の半導体封止樹脂から樹脂枠
を越える程流出し、被覆できない部分が生じ本来の水分
の侵入を押さえることができなかった。
【0005】
【発明が解決しようとする課題】本発明は、上記のよう
な半導体封止樹脂に侵入する水分により腐食が発生する
事を防止し、長期信頼性の問題を解決した半導体搭載用
基板を提供することを目的としたものである。
【0006】
【課題を解決するための手段】即ち本発明は、プリント
回路板に凹部を設け、該凹部に半導体チップを搭載した
後、凹部周辺のボンディングパッドを取り囲む位置に封
止樹脂枠を貼り付けて封止樹脂を注入する半導体搭載用
基板であって、前記封止樹脂枠が二段の高さからなるこ
とを特徴とする半導体搭載用基板である。
【0007】以下、図面により本発明を説明する。図1
は、本発明による半導体搭載用基板の一実施例を示す図
で、(a)は上面図、(b)は図(a)中のA−A’断
面図、(c)は図(b)中のB部を拡大した図であり、
半導体チップを搭載し樹脂封止した基板のB部の拡大図
である。本発明の半導体搭載用基板は、両面銅張積層板
の所定の位置に、座ぐり加工による半導体搭載用凹部
(2)と、スルーホール(6)を形成し、回路パターン
(7)を形成した後、ソルダーレジスト(3)を基板に
印刷形成し、半導体用ボンディングパッド(4)及び露
出している導体部分にニッケル・金メッキを施し、更に
本発明の特徴である二段の高さを有する封止樹脂枠
(5)を接着する。そこで一段目の高さまで封止樹脂
(8)を注入硬化させ更に、撥水性の樹脂(9)を二段
目まで注入硬化させるものである。
【0008】本発明における二段の高さを有する封止樹
脂枠については、樹脂枠の高さは特に限定するものでは
ない。基本的には、一段目の高さはボンディング用ワイ
ヤーが確実に被覆されればよく、高さとしては0.1m
m以上であれば特に限定しない。二段目については撥水
樹脂が封止樹脂上に確実に被覆できる量を堰止めれる高
さが必要となり撥水樹脂の硬化中の粘度等の特性によっ
て異なるが0.1mm以上であれば特に限定しない。
又、樹脂枠の形状は特に限定するものではないが、基本
的には、撥水樹脂が封止樹脂上に確実に被覆できる量を
堰止めれる形状であれば、図4、図5、図6、図7のい
ずれでも問題ない。
【0009】次に、樹脂枠の載置位置は特に限定するも
のではない。最内周のスルーホールの列とボンディング
パット部の間に納まるサイズで、スルーホールのランド
からの逃げが0.2mm以上、ボンディングパッドの先
端からの逃げが1mm以上であるものがよい。これはボ
ンディングパッド部(4)に近すぎて逃げが1mmより
小さかったり、スルーホール(6)の上部まであった
り、あるいはスルーホールのランドからの逃げが0.2
mmより小さいと接着剤がはみ出して、ボンディングパ
ッド部(4)におけるボンディング不良や、スルーホー
ル詰まりの原因となる。樹脂枠の材質は特に限定するも
のではないが、線膨張率がパッケージを構成している基
板(1)と同等であるものが好ましい。
【0010】
【発明の効果】本発明によると撥水樹脂を半導体封止用
樹脂上に設けることが可能になり、PCT(125℃、
2.3atm)の環境下に放置しても水分の侵入を押さ
え、半導体封止用樹脂中の残存イオンの防止ができるこ
とから、信頼性の大幅な向上が可能になり、半導体チッ
プを搭載するパッケージ基板としては極めて有用なもの
である。
【図面の簡単な説明】
【図1】本発明による半導体搭載用基板の一実施例を示
す図で、(a)は上面図、(b)は図(a)中のA−
A′断面図、(c)は図(b)中のB部の拡大図であ
る。
【図2】従来の半導体搭載用基板に半導体チップを搭載
し樹脂封止した基板のB部の拡大図である。
【図3】従来の半導体搭載用基板を用い撥水樹脂をコー
トしたB部の拡大図である。
【図4】本発明における樹脂封止枠である。
【図5】本発明における樹脂封止枠である。
【図6】本発明における樹脂封止枠である。
【図7】本発明における樹脂封止枠である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 プリント回路板に凹部を設け、該凹部に
    半導体チップを搭載した後、凹部周辺のボンディングパ
    ッドを取り囲む位置に封止樹脂枠を貼り付けて封止樹脂
    を注入する半導体搭載用基板であって、前記封止樹脂枠
    が二段の高さからなることを特徴とする半導体搭載用基
    板。
JP3341064A 1991-12-24 1991-12-24 半導体搭載用基板 Pending JPH0629427A (ja)

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JP3341064A JPH0629427A (ja) 1991-12-24 1991-12-24 半導体搭載用基板

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JP3341064A JPH0629427A (ja) 1991-12-24 1991-12-24 半導体搭載用基板

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JPH0629427A true JPH0629427A (ja) 1994-02-04

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ID=18342914

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JP3341064A Pending JPH0629427A (ja) 1991-12-24 1991-12-24 半導体搭載用基板

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62275188A (ja) * 1986-02-14 1987-11-30 Casio Comput Co Ltd 液晶組成物
JPH08213516A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置及びその製造方法
KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프
JP2009111428A (ja) * 2009-02-16 2009-05-21 Kyocera Corp 電子装置

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KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프
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