JPH0629475A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH0629475A JPH0629475A JP4181990A JP18199092A JPH0629475A JP H0629475 A JPH0629475 A JP H0629475A JP 4181990 A JP4181990 A JP 4181990A JP 18199092 A JP18199092 A JP 18199092A JP H0629475 A JPH0629475 A JP H0629475A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】ＰチャネルＭＯＳＦＥＴが形成されたＮ- 型ウ
ェル３ａは、Ｐ- 型分離層２ｂによってＮ- 型シリコン
基板１ａとは分離されている。そのためＮ- 型ウェル３
ａの電位は、接続されたバックゲート端子Ｂによって、
Ｎ- 型シリコン基板１ａとは独立に設定することができ
る。同様にしてＮチャネルＭＯＳＦＥＴが形成されたＰ
- 型ウェル３ｂは、Ｎ- 型分離層２ａによってＰ- 型シ
リコン基板１ｂとは分離されている。 【効果】半導体基板の電位とは独立してバックゲート領
域の電位を設定することが可能になった。しきい値電圧
ＶT やｇm の変動がなくなった。ＣＭＯＳ集積回路にお
いて、ダイナミックレンジの減少や入出力特性の歪を抑
制することができた。
ェル３ａは、Ｐ- 型分離層２ｂによってＮ- 型シリコン
基板１ａとは分離されている。そのためＮ- 型ウェル３
ａの電位は、接続されたバックゲート端子Ｂによって、
Ｎ- 型シリコン基板１ａとは独立に設定することができ
る。同様にしてＮチャネルＭＯＳＦＥＴが形成されたＰ
- 型ウェル３ｂは、Ｎ- 型分離層２ａによってＰ- 型シ
リコン基板１ｂとは分離されている。 【効果】半導体基板の電位とは独立してバックゲート領
域の電位を設定することが可能になった。しきい値電圧
ＶT やｇm の変動がなくなった。ＣＭＯＳ集積回路にお
いて、ダイナミックレンジの減少や入出力特性の歪を抑
制することができた。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ電界効果トランジ
スタに関し、特にＣＭＯＳ集積回路に関するものであ
る。
スタに関し、特にＣＭＯＳ集積回路に関するものであ
る。
【０００２】
【従来の技術】従来のＣＭＯＳ集積回路について、図４
（ａ）および（ｂ）を参照して説明する。
（ａ）および（ｂ）を参照して説明する。
【０００３】はじめにＮ- 型シリコン基板を用いた場合
について図４（ａ）に示す。Ｎ- 型シリコン基板１ａに
はＰチャネルＭＯＳＦＥＴが形成されている。ゲート電
極５にはゲート端子Ｇが形成され、Ｐ+ 型拡散層４ｂに
はソース端子Ｓおよびドレイン端子Ｄが接続されてい
る。さらにＮ+ 型拡散層４ａには正電源端子ＶDDが接続
されている。
について図４（ａ）に示す。Ｎ- 型シリコン基板１ａに
はＰチャネルＭＯＳＦＥＴが形成されている。ゲート電
極５にはゲート端子Ｇが形成され、Ｐ+ 型拡散層４ｂに
はソース端子Ｓおよびドレイン端子Ｄが接続されてい
る。さらにＮ+ 型拡散層４ａには正電源端子ＶDDが接続
されている。
【０００４】一方、Ｐ- 型ウェル３ｂにはＮチャネルＭ
ＯＳＦＥＴが形成されている。Ｎ+型拡散層４ａにはソ
ース端子Ｓおよびドレイン端子Ｄが接続され、ゲート電
極５にはゲート端子Ｇが接続されている。またＰ+ 型拡
散層４ｂにはバックゲート端子Ｂが接続されている。
ＯＳＦＥＴが形成されている。Ｎ+型拡散層４ａにはソ
ース端子Ｓおよびドレイン端子Ｄが接続され、ゲート電
極５にはゲート端子Ｇが接続されている。またＰ+ 型拡
散層４ｂにはバックゲート端子Ｂが接続されている。
【０００５】ＰチャネルＭＯＳＦＥＴのバックゲートで
あるＰ- 型ウェル３ｂの電位は正電源端子ＶDDとは独立
に設定できる。しかし、ＮチャネルＭＯＳＦＥＴのバッ
クゲートであるＮ- 型シリコン基板１ａの電位は正電源
端子ＶDDに印加される電位によって決定される。
あるＰ- 型ウェル３ｂの電位は正電源端子ＶDDとは独立
に設定できる。しかし、ＮチャネルＭＯＳＦＥＴのバッ
クゲートであるＮ- 型シリコン基板１ａの電位は正電源
端子ＶDDに印加される電位によって決定される。
【０００６】したがって、ＰチャネルＭＯＳＦＥＴのソ
ース端子ＳおよびＮ- 型シリコン基板１ａの電圧はドレ
イン電流によって変動する。バックゲート効果によりし
きい値電圧ＶT にも影響を与えて、入出力のダイナミッ
クレンジや電流増幅率ｇm が減少し、入力電圧に対する
出力電流のリニアリティが悪化する。
ース端子ＳおよびＮ- 型シリコン基板１ａの電圧はドレ
イン電流によって変動する。バックゲート効果によりし
きい値電圧ＶT にも影響を与えて、入出力のダイナミッ
クレンジや電流増幅率ｇm が減少し、入力電圧に対する
出力電流のリニアリティが悪化する。
【０００７】つぎにＰ- 型シリコン基板を用いた場合に
ついて図４（ｂ）に示す。ＰチャネルＭＯＳＦＥＴのバ
ックゲートであるＮ- 型ウェル３ａの電位は負電源端子
ＶSSとは独立に設定できる。しかし、ＮチャネルＭＯＳ
ＦＥＴのバックゲートであるＰ- 型シリコン基板１ｂの
電位はドレイン電流によって変動する。バックゲート効
果によりしきい値電圧ＶT にも影響を与えて、入出力の
ダイナミックレンジや電流増幅率ｇm が減少し、入力電
圧に対する出力電流のリニアリティが悪くなる。
ついて図４（ｂ）に示す。ＰチャネルＭＯＳＦＥＴのバ
ックゲートであるＮ- 型ウェル３ａの電位は負電源端子
ＶSSとは独立に設定できる。しかし、ＮチャネルＭＯＳ
ＦＥＴのバックゲートであるＰ- 型シリコン基板１ｂの
電位はドレイン電流によって変動する。バックゲート効
果によりしきい値電圧ＶT にも影響を与えて、入出力の
ダイナミックレンジや電流増幅率ｇm が減少し、入力電
圧に対する出力電流のリニアリティが悪くなる。
【０００８】
【発明が解決しようとする課題】従来のＣＭＯＳ集積回
路において、ＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴのうち、バックゲートの導電型が半導体基
板の導電型と一致する場合は、バックゲートの電位は半
導体基板の電位になる。
路において、ＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴのうち、バックゲートの導電型が半導体基
板の導電型と一致する場合は、バックゲートの電位は半
導体基板の電位になる。
【０００９】したがって、ＭＯＳＦＥＴのソース端子の
電位とバックゲート端子の電位とが異なる回路構成で
は、バックゲート効果のため｜ＶT ｜が増加して電流増
幅率ｇm が減少する。ダイナミックレンジが減少し、Ｖ
T が変動して入出力特性のリニアリティが悪くなるとい
う問題があった。
電位とバックゲート端子の電位とが異なる回路構成で
は、バックゲート効果のため｜ＶT ｜が増加して電流増
幅率ｇm が減少する。ダイナミックレンジが減少し、Ｖ
T が変動して入出力特性のリニアリティが悪くなるとい
う問題があった。
【００１０】
【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタは、一導電型半導体基板の一主面に逆導電
型半導体層または絶縁体層を隔てて形成された一導電型
半導体層に形成されているので、バックゲート端子に接
続される前記一導電型半導体層の電位を前記一導電型半
導体基板の電位とは独立に設定することができる。
トランジスタは、一導電型半導体基板の一主面に逆導電
型半導体層または絶縁体層を隔てて形成された一導電型
半導体層に形成されているので、バックゲート端子に接
続される前記一導電型半導体層の電位を前記一導電型半
導体基板の電位とは独立に設定することができる。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
および（ｂ）を参照して説明する。
および（ｂ）を参照して説明する。
【００１２】はじめにＮ- 型シリコン基板に形成された
ＰチャネルＭＯＳＦＥＴを図１（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、Ｐ-
型分離層２ｂによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。そしてドレイ
ン端子Ｄに印加される電位より高い電位をバックゲート
端子Ｂに印加する。その結果、Ｎ- 型ウェル３ａ、Ｐ-
型分離層２ｂ、Ｎ- 型シリコン基板１ａ相互の接合は微
小電流しか流れない逆バイアスとなって絶縁分離され
る。
ＰチャネルＭＯＳＦＥＴを図１（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、Ｐ-
型分離層２ｂによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。そしてドレイ
ン端子Ｄに印加される電位より高い電位をバックゲート
端子Ｂに印加する。その結果、Ｎ- 型ウェル３ａ、Ｐ-
型分離層２ｂ、Ｎ- 型シリコン基板１ａ相互の接合は微
小電流しか流れない逆バイアスとなって絶縁分離され
る。
【００１３】ソース端子Ｓとバックゲート端子Ｂとの電
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
【００１４】一方、Ｐ- 型シリコン基板に形成されたＮ
チャネルＭＯＳＦＥＴを図１（ｂ）に示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、Ｎ- 型
分離層２ａによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。そしてドレイン
端子Ｄに印加される電位より低い電位をバックゲート端
子Ｂに印加する。その結果、Ｐ- 型ウェル３ｂ、Ｎ- 型
分離層２ａ、Ｐ- 型シリコン基板１ｂ相互の接合は微小
電流しか流れない逆バイアスとなって絶縁分離される。
チャネルＭＯＳＦＥＴを図１（ｂ）に示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、Ｎ- 型
分離層２ａによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。そしてドレイン
端子Ｄに印加される電位より低い電位をバックゲート端
子Ｂに印加する。その結果、Ｐ- 型ウェル３ｂ、Ｎ- 型
分離層２ａ、Ｐ- 型シリコン基板１ｂ相互の接合は微小
電流しか流れない逆バイアスとなって絶縁分離される。
【００１５】ソース端子Ｓとバックゲート端子Ｂとの電
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
【００１６】ソース（またはドレイン）と同電位の分離
層を形成してバックゲート領域を囲むことにより、バッ
クゲート領域と半導体基板とを電気的に分離することが
できる。この分離層は気相成長、イオン注入、熱拡散な
ど、拡散により形成することができる。バックゲート領
域であるウェルは周知のイオン注入や熱拡散により形成
することができる。
層を形成してバックゲート領域を囲むことにより、バッ
クゲート領域と半導体基板とを電気的に分離することが
できる。この分離層は気相成長、イオン注入、熱拡散な
ど、拡散により形成することができる。バックゲート領
域であるウェルは周知のイオン注入や熱拡散により形成
することができる。
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００１８】はじめにＮ- 型シリコン基板に形成された
ＰチャネルＭＯＳＦＥＴを図２（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、Ｐ-
型分離層２ｂによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。そして分離端
子Ｉにバックゲート端子Ｂに印加される電位より低い電
位（通常負電源に接続する）を印加する。その結果、Ｎ
- 型ウェル３ａ、Ｐ- 型分離層２ｂ、Ｎ- 型シリコン基
板１ａ相互の接合は逆バイアスとなって絶縁分離され
る。
ＰチャネルＭＯＳＦＥＴを図２（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、Ｐ-
型分離層２ｂによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。そして分離端
子Ｉにバックゲート端子Ｂに印加される電位より低い電
位（通常負電源に接続する）を印加する。その結果、Ｎ
- 型ウェル３ａ、Ｐ- 型分離層２ｂ、Ｎ- 型シリコン基
板１ａ相互の接合は逆バイアスとなって絶縁分離され
る。
【００１９】ソース端子Ｓとバックゲート端子Ｂとの電
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
【００２０】一方、Ｐ- 型シリコン基板に形成されたＮ
チャネルＭＯＳＦＥＴを図２（ｂ）の示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、Ｎ- 型
分離層２ａによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。そして分離端子
Ｉにバックゲート端子Ｂに印加される電位より高い電位
（通常正電源に接続する）を印加する。その結果、Ｐ-
型ウェル３ｂ、Ｎ- 型分離層２ａ、Ｐ- 型シリコン基板
１ｂ相互の接合は逆バイアスとなって絶縁分離される。
チャネルＭＯＳＦＥＴを図２（ｂ）の示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、Ｎ- 型
分離層２ａによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。そして分離端子
Ｉにバックゲート端子Ｂに印加される電位より高い電位
（通常正電源に接続する）を印加する。その結果、Ｐ-
型ウェル３ｂ、Ｎ- 型分離層２ａ、Ｐ- 型シリコン基板
１ｂ相互の接合は逆バイアスとなって絶縁分離される。
【００２１】ソース端子Ｓとバックゲート端子Ｂとの電
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
位差を一定（０Ｖを含む）に保つことができるので、バ
ックゲート効果によるＶT の変動を抑制することができ
る。
【００２２】つぎに本発明の第３の実施例について、図
３（ａ）および（ｂ）を参照して説明する。
３（ａ）および（ｂ）を参照して説明する。
【００２３】はじめにＮ- 型シリコン基板に形成された
ＰチャネルＭＯＳＦＥＴを図３（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、絶縁
体分離層２ｃによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。
ＰチャネルＭＯＳＦＥＴを図３（ａ）に示す。Ｐチャネ
ルＭＯＳＦＥＴが形成されたＮ- 型ウェル３ａは、絶縁
体分離層２ｃによってＮ- 型シリコン基板１ａとは分離
されている。そのためＮ- 型ウェル３ａの電位は、接続
されたバックゲート端子Ｂによって、Ｎ- 型シリコン基
板１ａとは独立に設定することができる。
【００２４】絶縁体分離層２ｃやＮ- 型ウェル３ａは、
酸化膜の気相成長または選択酸化およびエッチングによ
り形成することができる。またＮ- 型ウェル３ａは気相
成長により形成することができる。
酸化膜の気相成長または選択酸化およびエッチングによ
り形成することができる。またＮ- 型ウェル３ａは気相
成長により形成することができる。
【００２５】一方、Ｐ- 型シリコン基板に形成されたＮ
チャネルＭＯＳＦＥＴを図３（ｂ）に示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、絶縁体
分離層２ｃによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。
チャネルＭＯＳＦＥＴを図３（ｂ）に示す。Ｎチャネル
ＭＯＳＦＥＴが形成されたＰ- 型ウェル３ｂは、絶縁体
分離層２ｃによってＰ- 型シリコン基板１ｂとは分離さ
れている。そのためＰ- 型ウェル３ｂの電位は、接続さ
れたバックゲート端子Ｂによって、Ｐ- 型シリコン基板
１ｂとは独立に設定することができる。
【００２６】
【発明の効果】半導体基板とバックゲート領域（ウェ
ル）との間に、導電型の異なる半導体層または絶縁体層
を形成することにより絶縁分離する。その結果、ＣＭＯ
Ｓ集積回路において、半導体基板の電位とは独立してバ
ックゲート領域の電位を設定することが可能になった。
ル）との間に、導電型の異なる半導体層または絶縁体層
を形成することにより絶縁分離する。その結果、ＣＭＯ
Ｓ集積回路において、半導体基板の電位とは独立してバ
ックゲート領域の電位を設定することが可能になった。
【００２７】バックゲート端子とソース（またはドレイ
ン）端子との電位差を一定（０Ｖを含む）に保つことに
より、バックゲート効果がなくなった。しきい値電圧｜
ＶT｜の増加によるｇm の減少やダイナミックレンジの
減少がなくなり、ＶT の変動による入出力特性の歪など
を抑制することができる。
ン）端子との電位差を一定（０Ｖを含む）に保つことに
より、バックゲート効果がなくなった。しきい値電圧｜
ＶT｜の増加によるｇm の減少やダイナミックレンジの
減少がなくなり、ＶT の変動による入出力特性の歪など
を抑制することができる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】従来のＭＯＳ集積回路を工程順に示す断面図で
ある。
ある。
１ａ Ｎ- 型シリコン基板 １ｂ Ｐ- 型シリコン基板 ２ａ Ｎ- 型分離層 ２ｂ Ｐ- 型分離層 ２ｃ 絶縁体分離層 ３ａ Ｎ- 型ウェル ３ｂ Ｐ- 型ウェル ４ａ Ｎ+ 型拡散層 ４ｂ Ｐ+ 型拡散層 ５ ゲート電極 ＶDD 正電源端子 ＶSS 負電源端子 Ｓ ソース端子 Ｇ ゲート端子 Ｄ ドレイン端子 Ｂ バックゲート端子 Ｉ 分離端子
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に逆導電型
半導体層または絶縁体層を隔てて形成された一導電型半
導体層に形成されたＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181990A JPH0629475A (ja) | 1992-07-09 | 1992-07-09 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181990A JPH0629475A (ja) | 1992-07-09 | 1992-07-09 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629475A true JPH0629475A (ja) | 1994-02-04 |
Family
ID=16110397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181990A Pending JPH0629475A (ja) | 1992-07-09 | 1992-07-09 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629475A (ja) |
-
1992
- 1992-07-09 JP JP4181990A patent/JPH0629475A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |