JPH022155A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH022155A JPH022155A JP14516788A JP14516788A JPH022155A JP H022155 A JPH022155 A JP H022155A JP 14516788 A JP14516788 A JP 14516788A JP 14516788 A JP14516788 A JP 14516788A JP H022155 A JPH022155 A JP H022155A
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- potential
- region
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一基板上にバイポーラトランジスタと相補型
絶縁ゲート電界効果トランジスタ（ＣＭＯＳＦＥＴ）と
を形成した旧−ＣＭＯ３等の半導体集積回路に関する。
絶縁ゲート電界効果トランジスタ（ＣＭＯＳＦＥＴ）と
を形成した旧−ＣＭＯ３等の半導体集積回路に関する。
基本論理回路でＣＭＯ３（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ
）とバイポーラトランジスタを混在させて回路の高速性
能を実現するため、高性能且つ微細なバイポーラトラン
ジスタをＣＭＯ５と同一基板上に形成することが行われ
ている。
ｍｅｔａｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ
）とバイポーラトランジスタを混在させて回路の高速性
能を実現するため、高性能且つ微細なバイポーラトラン
ジスタをＣＭＯ５と同一基板上に形成することが行われ
ている。
第２図は従来の半導体集積回路を示す断面構造図であり
、伝導型がｐ−型の半導体基板１−ｔ−のｎ型のエピタ
キシャル成長層２内にバイポーラトランジスタ３、ｐ
ＭＯＳ （ｐ ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄ
ｅｓｅｌｌｉｃｏｎｄｕｃｔｏｒ） ４、ｎ ＭＯＳ
（ｎ ｃｈａｎｎｅｌ ｍｅｔ＋Ｊｌｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ） ５が形成されている。
、伝導型がｐ−型の半導体基板１−ｔ−のｎ型のエピタ
キシャル成長層２内にバイポーラトランジスタ３、ｐ
ＭＯＳ （ｐ ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄ
ｅｓｅｌｌｉｃｏｎｄｕｃｔｏｒ） ４、ｎ ＭＯＳ
（ｎ ｃｈａｎｎｅｌ ｍｅｔ＋Ｊｌｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ） ５が形成されている。
バイポーラトランジスタ３は半導体基板１にｎ。
型の埋め込み層６を設け、この上にこれからの拡散によ
ってｎ−型のコレクタ領域７を形成し、このコレクタ領
域７の中央にエピタキシャル成長層２の表面からの拡散
によってｐ−型のベース領域８、更にこの中央に同じく
拡散によってｎ°型のエミッタ領域９を形成すると共に
、コレクタ領域７の側面に沿ってエピタキシャル成長層
２の表面からの拡散によりコレクタ電極を構成する前記
ｎ゛型の埋め込み層６に達するｎ°型の拡散層１０を形
成して構成しである。
ってｎ−型のコレクタ領域７を形成し、このコレクタ領
域７の中央にエピタキシャル成長層２の表面からの拡散
によってｐ−型のベース領域８、更にこの中央に同じく
拡散によってｎ°型のエミッタ領域９を形成すると共に
、コレクタ領域７の側面に沿ってエピタキシャル成長層
２の表面からの拡散によりコレクタ電極を構成する前記
ｎ゛型の埋め込み層６に達するｎ°型の拡散層１０を形
成して構成しである。
また９ＭＯ５４、ｎＭＯ５５は半導体基板１上に設けた
ｎ°型の埋め込み層２１、ｐ゛型の埋め込み層２２上に
夫々これからの拡ｆｌｋによってｎ−型のつ工小領域１
２、ｐ−型のウェル領域１３を相接した状態で形成し、
ウェル領域１２内にはその表面からの拡散によってｐ゛
型のソース、ドレイン領域１４．１４を、またウェル領
域１３内にはｎ°型のソース、ドレイン領域１５．１５
を所要の間隔を隔てて形成し、ソース、トレイン領域１
４．１４間、及び１５．１５間には夫々絶縁層を隔てて
ゲート電極１６．１７を形成して構成しである。
ｎ°型の埋め込み層２１、ｐ゛型の埋め込み層２２上に
夫々これからの拡ｆｌｋによってｎ−型のつ工小領域１
２、ｐ−型のウェル領域１３を相接した状態で形成し、
ウェル領域１２内にはその表面からの拡散によってｐ゛
型のソース、ドレイン領域１４．１４を、またウェル領
域１３内にはｎ°型のソース、ドレイン領域１５．１５
を所要の間隔を隔てて形成し、ソース、トレイン領域１
４．１４間、及び１５．１５間には夫々絶縁層を隔てて
ゲート電極１６．１７を形成して構成しである。
その地図中１９はｐ゛型の埋め込み層、２０はエピタキ
シャル成長層２表面からの拡散により埋め込み層１９．
２２に達するように形成したｐ゛型の拡散層であり、バ
イポーラトランジスタ３と９ＭＯ３４゜ｎＭＯＳ５との
間及びその両外側に形成して各バイポーラトランジスタ
３とｐｒｏｓ ４． ｎＭＯｓ ５とを分離せしめる
ようになっている。
シャル成長層２表面からの拡散により埋め込み層１９．
２２に達するように形成したｐ゛型の拡散層であり、バ
イポーラトランジスタ３と９ＭＯ３４゜ｎＭＯＳ５との
間及びその両外側に形成して各バイポーラトランジスタ
３とｐｒｏｓ ４． ｎＭＯｓ ５とを分離せしめる
ようになっている。
ところで、このような半導体集積回路ではバイポーラト
ランジスタ３を分離するために、そのｎ゛型の埋め込み
層６．ロー型のコレクタ領域７．ｎ。
ランジスタ３を分離するために、そのｎ゛型の埋め込み
層６．ロー型のコレクタ領域７．ｎ。
型の拡散層１０と、ｐ°型の埋め込み層１９．ｐ”型の
拡散層２０及びｐ”型の半導体基板１との間には逆バイ
アスが印加される。
拡散層２０及びｐ”型の半導体基板１との間には逆バイ
アスが印加される。
このため、半導体基板１は回路中で使用される最も低い
電位を与えられ、これと電気的に導通状態となっている
ｐ−皇のウェル領域１３も最も低い電位となる。従って
例えば異なる論理闇値と電源電圧とを有する回路、例え
ばＥＣＬ（ｅｍｉｔＬｃｒ ｃｏｕｐｌｅｄｌｏｇｉｃ
）論理回路とＣＭＯＳ論理回路とを同一基板上に構成し
た場合、ｐ−型の半導体基板１は例えば４．５■に、ま
たＣＭＯＳ回路の９ＭＯ３４におけるｒｌ型のウェル領
域１２は例えばソース電位である５■に夫々バイアスさ
れ、一方ＣＭＯ５におけるｎＭＯｓ５を構成するｐ−型
のウェル領域１３は電気的に半導体基板１と導通状態と
なっているため、電位は４．５ｖにバイアスされる。
電位を与えられ、これと電気的に導通状態となっている
ｐ−皇のウェル領域１３も最も低い電位となる。従って
例えば異なる論理闇値と電源電圧とを有する回路、例え
ばＥＣＬ（ｅｍｉｔＬｃｒ ｃｏｕｐｌｅｄｌｏｇｉｃ
）論理回路とＣＭＯＳ論理回路とを同一基板上に構成し
た場合、ｐ−型の半導体基板１は例えば４．５■に、ま
たＣＭＯＳ回路の９ＭＯ３４におけるｒｌ型のウェル領
域１２は例えばソース電位である５■に夫々バイアスさ
れ、一方ＣＭＯ５におけるｎＭＯｓ５を構成するｐ−型
のウェル領域１３は電気的に半導体基板１と導通状態と
なっているため、電位は４．５ｖにバイアスされる。
この結果ｎＭＯ５５のゲート電極１７にＣＭＯ５論理レ
ベルである例えば５Ｖ、ＯＶの電位を印加したとき、
旧５ＦＥＴの基板電位を所望の値に設定することが出来
ず、基板バイアス効果によってこのｎ ＭＯＳ５は−４
，５■のバイアスが印加された状態で動作することとな
り、闇値電圧が上昇し、駆動電流が減少してしまうとい
う問題があった。
ベルである例えば５Ｖ、ＯＶの電位を印加したとき、
旧５ＦＥＴの基板電位を所望の値に設定することが出来
ず、基板バイアス効果によってこのｎ ＭＯＳ５は−４
，５■のバイアスが印加された状態で動作することとな
り、闇値電圧が上昇し、駆動電流が減少してしまうとい
う問題があった。
本発明はかかる事情に鑑みなされたものであって、その
目的とするところは半導体基板の伝導型と同じ伝導型を
有する領域であっても、バイポーラトランジスタ等の分
離のための逆バイアスの印加に影響されないようにした
半導体集積回路を提供するにある。
目的とするところは半導体基板の伝導型と同じ伝導型を
有する領域であっても、バイポーラトランジスタ等の分
離のための逆バイアスの印加に影響されないようにした
半導体集積回路を提供するにある。
本発明に係る半導体集積回路は、半導体基板に、その伝
導型と同し伝導型の領域を、その周囲に配設した半導体
基板の伝導型と異なる伝導型の半導体層にて半導体基板
から分離させて形成する。
導型と同し伝導型の領域を、その周囲に配設した半導体
基板の伝導型と異なる伝導型の半導体層にて半導体基板
から分離させて形成する。
本発明はこれによって半導体基板の伝導型と同じ伝導型
を有する領域であっても半導体基板の電位から独立した
電位を設定し得ることとなる。
を有する領域であっても半導体基板の電位から独立した
電位を設定し得ることとなる。
以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明に係る半導体集積回路の断面構
造図であり、伝導型がｐ−型の半導体基板１表面に、例
えばｎ−型のエピタキシャル成長層２を積層形成し、こ
のエピタキシャル成長層２にバイポーラトランジスタ３
．９ＭＯ３４、ｎＭＯｓ５がこの順序に並べて形成され
ている。
明する。第１図は本発明に係る半導体集積回路の断面構
造図であり、伝導型がｐ−型の半導体基板１表面に、例
えばｎ−型のエピタキシャル成長層２を積層形成し、こ
のエピタキシャル成長層２にバイポーラトランジスタ３
．９ＭＯ３４、ｎＭＯｓ５がこの順序に並べて形成され
ている。
バイポーラトランジスタ３の構造は第２図に示す従来回
路におけるそれと実質的に同じである。
路におけるそれと実質的に同じである。
即ら、半導体基板１とエピタキシャル成長層２との間の
埋め込み層６上にこれからエピタキシャル成長層２への
拡散によってロー型のコレクタ領域７を形成し、このコ
レクタ領域７の中央にエピタキシャル成長層２表面から
の拡散によってｐ−型のベース領域８を、更にこのベー
ス領域８の中央に同じくエピタキシャル成長層２表面か
らの拡１１ｋによってｎ°型のエミソク領域９を形成し
て構成しである。前記コレクタ領域７の側方には、これ
に接してエピタキシャル成長層２表面からの拡散によっ
て前記ｎ゛型の埋め込み層６に達するｎ ’型の電極用
の拡散層１０を形成しである。
埋め込み層６上にこれからエピタキシャル成長層２への
拡散によってロー型のコレクタ領域７を形成し、このコ
レクタ領域７の中央にエピタキシャル成長層２表面から
の拡散によってｐ−型のベース領域８を、更にこのベー
ス領域８の中央に同じくエピタキシャル成長層２表面か
らの拡１１ｋによってｎ°型のエミソク領域９を形成し
て構成しである。前記コレクタ領域７の側方には、これ
に接してエピタキシャル成長層２表面からの拡散によっ
て前記ｎ゛型の埋め込み層６に達するｎ ’型の電極用
の拡散層１０を形成しである。
ｐＭＯｓ ４． ｎＭＯｓ ５はｐ−型の半導体基板
ｌとｎ−型のエピタキシャル成長層２との間に形成した
ｎ゛型の共通の埋め込み層ｌｌ上にｐＭＯ５４を形成す
るためのｒビ型のウェル領域１２、ｎＭＯ３５を形成す
るためのｐ−型のウェル領域１３を相接した状態で形成
しである。前記ウェル領域１２内には所要の間隔を隔て
てエピタキシャル成長層２表面からの拡散によってｐ°
型のソース、ドレイン領域１４．１４を、更に前記ウェ
ル領域１３内には所要の間隔を隔ててエピター１−シャ
ル成長層２表面からの拡散によってｎ゛型のソース、ド
レイン領域１５．１５を夫々形成しである。
ｌとｎ−型のエピタキシャル成長層２との間に形成した
ｎ゛型の共通の埋め込み層ｌｌ上にｐＭＯ５４を形成す
るためのｒビ型のウェル領域１２、ｎＭＯ３５を形成す
るためのｐ−型のウェル領域１３を相接した状態で形成
しである。前記ウェル領域１２内には所要の間隔を隔て
てエピタキシャル成長層２表面からの拡散によってｐ°
型のソース、ドレイン領域１４．１４を、更に前記ウェ
ル領域１３内には所要の間隔を隔ててエピター１−シャ
ル成長層２表面からの拡散によってｎ゛型のソース、ド
レイン領域１５．１５を夫々形成しである。
そしてソース、ドレ・イン領域１４．１４間にはウェル
領域１２上に絶縁材を隔ててゲート電極１６が、またソ
ース、トレイン領域１５＋ １５間にはウェル領域１３
上に同しく絶縁材を隔ててゲート電極１７が設けられて
いる。
領域１２上に絶縁材を隔ててゲート電極１６が、またソ
ース、トレイン領域１５＋ １５間にはウェル領域１３
上に同しく絶縁材を隔ててゲート電極１７が設けられて
いる。
ウェル領域１２．１３の両外側にはエピタキシャル成長
層２の表面からの拡散によってｎ゛型の埋め込み層１１
に達する半導体層たる同じｎ°型の拡散層１８，１８を
形成しである。
層２の表面からの拡散によってｎ゛型の埋め込み層１１
に達する半導体層たる同じｎ°型の拡散層１８，１８を
形成しである。
その他国中１９はｐ゛型の埋め込み層、２０はエピタキ
シャル成長層２表面からの拡散により前記埋め込み層１
９に達するよう形成したｐ°型の拡散層であり、バイポ
ーラトランジスタ３と、ｐＭＯ３４との間及びバイポー
ラトランジスタ３と、ｎ ＭＯＳ５の両外側に形成し、
バイポーラトランジスタ３とｐＭＯ３４，ｎＭＯ５５と
を分離するようになっている。これによってウェル領域
１２．１３は共６ムその周囲をｎ゛型の埋め込み層１１
及び拡１３．層１８．１８にて囲われ、ｐ−型の゛Ｉ′
−導体基板１及びその近傍のｐ゛型の拡散層１９．２０
からｐ−ｎ分離された構造としである。
シャル成長層２表面からの拡散により前記埋め込み層１
９に達するよう形成したｐ°型の拡散層であり、バイポ
ーラトランジスタ３と、ｐＭＯ３４との間及びバイポー
ラトランジスタ３と、ｎ ＭＯＳ５の両外側に形成し、
バイポーラトランジスタ３とｐＭＯ３４，ｎＭＯ５５と
を分離するようになっている。これによってウェル領域
１２．１３は共６ムその周囲をｎ゛型の埋め込み層１１
及び拡１３．層１８．１８にて囲われ、ｐ−型の゛Ｉ′
−導体基板１及びその近傍のｐ゛型の拡散層１９．２０
からｐ−ｎ分離された構造としである。
而してこのような本発明回路にあっては、バイポーラト
ランジスタ３を他の領域等から分離するため、ｐ゛型の
埋め込み層１９．ｐ”型の拡１１！！、層２０及びｐ−
型の半導体基板１と、バイポーラトランジスタ３におけ
るｎ−型のコレクタ領域７．ｎ。
ランジスタ３を他の領域等から分離するため、ｐ゛型の
埋め込み層１９．ｐ”型の拡１１！！、層２０及びｐ−
型の半導体基板１と、バイポーラトランジスタ３におけ
るｎ−型のコレクタ領域７．ｎ。
型の埋め込み層６，１１及びｎ°型の拡１１に層１０．
１８とに逆バイアスを印加したとすると、これによって
ｐ−型の半導体基板ｌは回路中の最も低い電圧を与えら
れる。
１８とに逆バイアスを印加したとすると、これによって
ｐ−型の半導体基板ｌは回路中の最も低い電圧を与えら
れる。
一方ｐｈｏｓ ４を構成するｎ−型のウェル領域１２は
旧ＳＦ［ｉＴを使用する回路中の最も高い電位を与えら
れる。このためｎ゛型型数散層１８ｎ゛型埋込み層１１
もｎ−型のウェル領域１２と回し電位となる。
旧ＳＦ［ｉＴを使用する回路中の最も高い電位を与えら
れる。このためｎ゛型型数散層１８ｎ゛型埋込み層１１
もｎ−型のウェル領域１２と回し電位となる。
これによってｎＭＯ３５が形成されるウェル領域は旧Ｓ
Ｆ Ｅ ’ｒを使用する回路中の最も高い電位を与え
られたｎ゛型型数散層１８ｎ°型埋め込み層１１等で囲
まれた状態となり、その電位をこれらの各層１１゜■８
等より低く、且つ半導体基板１とは任意の電圧に設定す
るごとが可能となる。
Ｆ Ｅ ’ｒを使用する回路中の最も高い電位を与え
られたｎ゛型型数散層１８ｎ°型埋め込み層１１等で囲
まれた状態となり、その電位をこれらの各層１１゜■８
等より低く、且つ半導体基板１とは任意の電圧に設定す
るごとが可能となる。
ごの結果、例えばＩＥＣＬ論理回路とＣＭＯ５論理回路
とが同−基板上に形成されている場合に、前述した如く
ｐ−型半導体基板１は例えば−４，５■にバイアスし、
またＣＭＯＳ回路のｐＭＯ５４におけるｎ型のウェル領
域１２は例えば５■にバイアスしたときはＣＭＯＳ回路
のｎＭＯ３５が形成されるウェル領域１３の電位を、そ
のソース電位である例えばＯｖとすることが可能となる
ので、Ｐ、ＣＬ開回路ＣＭＯＳ回路を混在させたときの
、ｎＭＯＳ５の基板バイアス効果によるＣＭＯＳ回路の
性能低下を防ぐことができる。
とが同−基板上に形成されている場合に、前述した如く
ｐ−型半導体基板１は例えば−４，５■にバイアスし、
またＣＭＯＳ回路のｐＭＯ５４におけるｎ型のウェル領
域１２は例えば５■にバイアスしたときはＣＭＯＳ回路
のｎＭＯ３５が形成されるウェル領域１３の電位を、そ
のソース電位である例えばＯｖとすることが可能となる
ので、Ｐ、ＣＬ開回路ＣＭＯＳ回路を混在させたときの
、ｎＭＯＳ５の基板バイアス効果によるＣＭＯＳ回路の
性能低下を防ぐことができる。
なお上述の実施例は伝導型がｐ型の半導体基板１を用い
た構成について説明したが、ｎ型の半導体基板を用いる
場合にも適用し得ることは勿論である。
た構成について説明したが、ｎ型の半導体基板を用いる
場合にも適用し得ることは勿論である。
以上のようにこの発明にあっては例えば異なる論理闇値
と、電源電圧を有する回路を同一基板上に構成しても各
々の基板電位を所望の値に独立して設定することができ
るから各回路の性能を１員なうことがない等、本発明は
優れた効果を奏するものである。
と、電源電圧を有する回路を同一基板上に構成しても各
々の基板電位を所望の値に独立して設定することができ
るから各回路の性能を１員なうことがない等、本発明は
優れた効果を奏するものである。
第１図は本発明回路の断面構造図、第２図は従来回路の
断面構造図である。 ■・・・半導体基板 ２・・・エピタキシャル成長層３
・・・バイポーラトランジスタ ４・・・ｐ ＭＯＳ５
・・・ｎＭＯ５６・・・ｎ゛型型半体体層７・・コレク
タ領域 ８・・・ヘース領域９・・・エミッタ領域 １
０・・・ｎ ”型の拡散層１１・・・ｎ゛ １３・・・ｐ ン領域 １９・・・ｐ＋ なお、 示す。 型埋め込み層 １２・・・ｎ−型ウェル領域型ウェル領
域 １４．１５・・・ソース、ドレイ１８・・・ｎ°型
の拡散層
断面構造図である。 ■・・・半導体基板 ２・・・エピタキシャル成長層３
・・・バイポーラトランジスタ ４・・・ｐ ＭＯＳ５
・・・ｎＭＯ５６・・・ｎ゛型型半体体層７・・コレク
タ領域 ８・・・ヘース領域９・・・エミッタ領域 １
０・・・ｎ ”型の拡散層１１・・・ｎ゛ １３・・・ｐ ン領域 １９・・・ｐ＋ なお、 示す。 型埋め込み層 １２・・・ｎ−型ウェル領域型ウェル領
域 １４．１５・・・ソース、ドレイ１８・・・ｎ°型
の拡散層
Claims (1)
- １、半導体基板に、その伝導型と同じ伝導型の領域を、
その周囲に配設した半導体基板の伝導型と異なる伝導型
の半導体層にて、半導体基板から分離させて形成したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14516788A JPH022155A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14516788A JPH022155A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022155A true JPH022155A (ja) | 1990-01-08 |
Family
ID=15378980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14516788A Pending JPH022155A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022155A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443673A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0423147U (ja) * | 1990-06-20 | 1992-02-26 | ||
| JPH04267369A (ja) * | 1991-02-22 | 1992-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5311048A (en) * | 1990-08-21 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6469365B1 (en) * | 1998-02-12 | 2002-10-22 | Infineon Technologies Ag | Semiconductor component with a structure for avoiding parallel-path currents and method for fabricating a semiconductor component |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188152A (ja) * | 1982-04-28 | 1983-11-02 | Nec Corp | 半導体装置 |
-
1988
- 1988-06-13 JP JP14516788A patent/JPH022155A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188152A (ja) * | 1982-04-28 | 1983-11-02 | Nec Corp | 半導体装置 |
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