JPH0629483A - スタック型ｉセルキャパシタおよびその製造方法 - Google Patents

スタック型ｉセルキャパシタおよびその製造方法

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JPH0629483A
JPH0629483A JP4134409A JP13440992A JPH0629483A JP H0629483 A JPH0629483 A JP H0629483A JP 4134409 A JP4134409 A JP 4134409A JP 13440992 A JP13440992 A JP 13440992A JP H0629483 A JPH0629483 A JP H0629483A
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dielectric
forming
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storage node
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JP4134409A
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Pierre Fazan
ピエール・ファザン
Hiang C Chan
ヒャン・シー・チャン
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Micron Technology Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

(57)【要約】 【目的】 本発明は、Ｉ字形の断面を調節でき、キャパ
シタプレートの表面積を従来のスタック型キャパシタに
比べて２００％ないしそれ以上増加させることができる
三次元ポリシリコン記憶ノードプレート（１０１）を提
供することを目的とする。 【構成】 本発明の方法によれば、従来のスタック型キ
ャパシタの製造方法を、スタック型Ｉセル（ＳＩＣ）と
呼ぶ三次元スタック型キャパシタを製造するために改良
する。本発明におけるＳＩＣとは、ＤＲＡＭの製造プロ
セスにおいて使用されるキャパシタ記憶セルのことであ
る。ＳＩＣは、Ｉ字形断面の上部と下方に延びて埋設接
触子（４２）を介して活性領域（２１）と接触する下部
を含むポリシリコン記憶ノード（１０１）構造からな
る。ポリシリコン記憶ノード（１０１）構造は、ポリシ
リコン（１１２）を、誘電体層（１１１）を間に挟みな
がら被せ、ＳＩＣキャパシタを完成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体回路メモリ装置
に係り、特に高密度のランダムランダムアクセスメモリ
（ＤＲＡＭ）アレイに使用される三層スタック型（stac
ked)セルキャパシタに関する。
【０００２】
【従来の技術】ダイナミック半導体メモリ装置において
は、記憶ノードとなるキャパシタ・セルプレートが、寄
生容量や回路の作動中に生ずるノイズにかかわらず適量
の電荷もしくは容量を保持するに十分な大きさを有する
ことが重要である。そして、多くの半導体集積回路にみ
られるように、回路密度はかなりの率で上昇を続けてい
る。このため、記憶ノードの容量を維持することは、Ｄ
ＲＡＭアレイの密度が将来世代のメモリ装置に向けて増
加を続けている限り重要となる。
【０００３】所望の容量を保持しながら記憶セルを稠密
に充填できるということは、もし拡張メモリアレイ装置
を失敗せずに製造しようとするならば、半導体製造技術
にとって重要な要求となる。
【０００４】稠密に充填されたメモリ装置の中で記憶ノ
ードの大きさを維持・増加する一つの方法は、「スタッ
ク型記憶セル」を配置することである。この技術を利用
する場合は、多結晶シリコン（以下「ポリシリコン」と
もいう）等の導電体を、シリコンウエハのアクセス装置
上に、二つのポリシリコンに挟まれる誘電体層を含めて
二層ないしそれ以上蒸着する。このようにして構成され
たセルは、スタック型キャパシタセル（ＳＴＣ;stacked
capacitor cell)として知られている。このようなセル
は、キャパシタプレート用のアクセス装置上の空間を利
用するもので、ソフトエラーの発生率（soft error rat
e;ＳＥＲ）が低いという利点を有し、また高い誘電率を
有するプレート内（inter-plate;インタープレート）絶
縁層に接続して使用される。
【０００５】
【発明が解決しようとする課題】しかしながら、記憶電
極領域がそのセル領域内に限定されるようになると、従
来のＳＴＣキャパシタでは、十分な記憶容量を得るのは
難しい。また、ＳＴＣキャパシタにおいては、一度絶縁
厚さが適量に定められると、ポリシリコン間の良好な絶
縁破壊特性を維持することが、大きな関心事となる。
【０００６】エマら「１６Ｍおよび６４Ｍ用三次元スタ
ック型キャパシタ」，ＩＤＥＭ，ディジタル技術，第59
2-595 頁（1988年）（T. Ema et al.,"3-DIMENSIONAL S
TACKED CAPACITOR CELL FOR 16M AND 64M DRAMS,"IDEM,
Dig. Tech. Papers, pp.592-595,(1988))は、三次元ス
タック型キャパシタのフィン構造体について論じてい
る。
【０００７】フィン構造と製造仕様は、上述の文献の第
５９３頁にある第１図に示してある。記憶ノードは、
「フィン」と呼ばれる２つのポリシリコン層およびこれ
らフィン（フィンの数は増やすことができるが、それは
採用する設計技術に依存する）間の空隙により形成され
る。キャパシタの誘電体フィルムは、ポリシリコンのフ
ィンを被覆し、かつこれらの間の空隙を充填しながら、
ポリシリコンフィン（キャパシタセルプレートとして使
用される）の表面全体を包囲する。この構造体は今日知
られている方法で製造することができ、また記憶容量を
増大させることができる。しかし、この構造体は、サブ
ミクロン程度（例えば０．２ミクロン）の設計のＤＲＡ
Ｍセルの場合は、セルプレートを構成する数個のフィン
の厚さが最小限度のものよりずっと厚くなるため、適当
なものではなくなる。加えて、このフィン構造体を製造
する場合は、このフィン構造体を、隣接する２本のワー
ド線とディジット線の間に正確に配置しなければならな
い。また、このように記憶ノードのポリシリコンを記憶
ノードのコンタクト領域に重ねるように配置する場合
は、セル領域を大きくしなければならず、上述の０．２
ミクロン設計のＤＲＡＭセルには適さなくなる。
【０００８】また、キツら「ＳＴＣ・ＤＲＡＭセルに二
層スタック型記憶ノードを用いた新しい記憶容量拡張構
造体」，S.S.D.M.第２０回会合要約第582-584 頁（1988
年）（T. Kitu et al.,"A Novel Storage Capacitance
Enlargement Structure Using a Double-Stacked Stora
ge Node in STC DRAM Cell," Ext. Abst., 20th Conf.
on S.S.D.M., pp. 582 - 584, 1988）は、ワード線に平
行に配置される二層スタック型の記憶ノード（従来のＳ
ＴＣ構造体を発展させたもの）について論じている。し
かし、この文献による二層スタック型記憶ノードを製造
するには、従来のＳＴＣの製造プロセスに加えて、二つ
のフォトマスク工程を追加する必要がある。この文献の
第582 頁にある図１ａを見ると、追加される第１のフォ
トマスク工程は、第１の記憶ノードとその下に位置する
基板との間に埋設接触子を形成するためのものである。
そして第２のフォトマスク工程は、この第１の記憶ノー
ドにパターンを形成するためのものである。そして、同
じく図１ｂには、こうして形成した第１の記憶ノードへ
のアクセス用として、さらにＳｉＯ2 およびＳｉ3Ｎ4
絶縁膜を通して開口を形成する第３のフォトマスク工程
を追加しているが、こうなると、第１の記憶ノードに接
続する第２の記憶ノードにパターンを形成する第４のフ
ォトマスク工程までも必要になる。
【０００９】そこで、本発明は、従来のスタック型キャ
パシタの製造工程にただ一つのフォトリソグラフィー技
術を追加するだけで三次元スタック型キャパシタセルを
製造できる方法を提供することを目的とする。本発明に
よれば、キャパシタの底部プレート（記憶ノードプレー
ト）は、ディジット線に平行に配置され、自己配列型埋
設接触子（ノード接触子）によりアクセストランジスタ
の活性領域に接続される。
【００１０】さらに本発明によれば、記憶ノードは、ノ
ード接触子上に正確に配列する必要はなく、現今のリソ
グラフィー技術による解像度でより小さいセル領域を製
造することができる。
【００１１】
【課題を解決するための手段および作用】本発明は、高
密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶セ
ルの表面積を最大にすることを目的とする。本発明にお
いては、既存のスタック形キャパシタの製造プロセス
を、三次元スタック形キャパシタ（以下「スタック型Ｉ
セル（ＳＩＣ）」と呼ぶ）を形成すべく改良する。ＳＩ
Ｃの設計とは、本発明で使用されるキャパシタ記憶セル
を製造することである。しかし、当業者には、本発明の
工程をＶＲＡＭその他のメモリセルの製造プロセスに組
み込むことも容易であろう。
【００１２】従来の方法を用いてシリコンウエハを用意
した後、本発明においては、ポリシリコンからなる二つ
の中間接続層の蒸着とパターニングによりＳＩＣを製造
する。このポリシリコンは、特定の領域において、ディ
ジット線と平行に走るＩ字形の断面をもつ記憶ノード構
造体を形成する。このＩ字形構造体は、３本の隣接する
ワード線とこのワード線の上にこれと垂直方向に延びる
２本の隣接するディジット線から形成されるウエハの形
状に一致し、各記憶セルについてキャパシタプレートの
表面積を増加させる。このような構造体は、ＳＴＣセル
に比べて、記憶ノードとして使用できる面積を拡大する
という利点を有する。
【００１３】
【実施例】本発明の一実施例に係るスタック型Ｉセルキ
ャパシタは図１に示す断面を有するが、本発明は添付の
図２ないし図１２に連続して示すように、高密度・大容
量ＤＲＡＭの製造プロセスにおいて、記憶セルの表面積
を最大にすることを目的とするものである。
【００１４】シリコンウエハは、セルアレイの製造まで
に従来の方法で用意しておく。以下に、本発明によるワ
ード線、ディジット線およびキャパシタセルの製造方法
を説明する。
【００１５】各セルのキャパシタは、セル内で埋設接触
子と接触するが、このキャパシタは隣接するセルの活性
領域にも延び出る。アレイ内の各活性領域は、厚いフィ
ールド酸化膜で互いに離隔され、各活性領域は、ディジ
ット線間の列（カラム；column）および非ディジット線
間の行（ロウ；row)に配置されるか、または垂直および
水平方向に互いに平行に線状に配置される。活性領域
は、ＮＭＯＳもしくはＰＭＯＳ型の電界を果トランジス
タに用途に応じてドープ（添加）される活性ＭＯＳトラ
ンジスタを形成するために用いられる。
【００１６】図２は、ＳＩＣキャパシタのディジット線
１１、ワード線１２および記憶ノードプレート１３を備
えた主要な構造ブロックを含む、完成した多層メモリア
レイの一部を示す平面図である。
【００１７】図３に示すように、ポリシリコン２２は、
これを覆うケイ化物２３および誘電体（酸化物もしくは
窒化物）２４とともに、ワード線１２を形成するようパ
ターン形成される。ケイ化物２３は、ケイ化タングステ
ン（WSi2）、ケイ化チタン（TiSi2 ）その他の類似ケイ
化物から選択される。ポリシリコン２２は、ケイ化物２
３と組み合わさってワード線１２用の導電体を形成する
よう、所定の導電型にドープされる。ワード線１２は、
誘電体スペーサ（これも酸化物もしくは窒化物）２６に
より、互いに、またその後形成される導電層と離隔され
る。ワード線１２は、ゲート酸化膜２５の薄膜もしくは
フィールド酸化膜２７の厚膜上に、ディジット線形成の
前に蒸着しておく。活性領域２１は、シリコンウエハ２
０内に従来の方法によって所望の導電型にドープする。
こうしてウエハ２０は、ワード線１２の上にこれと垂直
に走るディジット線を形成する用意ができたことにな
る。
【００１８】図４は、このメモリアレイに形成されたデ
ィジット線１１を示す。すでに形成されている活性領域
２１を、続いて形成されるディジット線１１と離隔する
ため、これまでの形状との整合性を有する誘電体層３１
が、ウエハ２０の表面上に蒸着される。まず、埋設した
ディジット線接触子は、誘電体層３１を通して所望の位
置で活性層２１にアクセスできるよう、エッチング、そ
してパターン形成される（埋設されたディジット線接触
子は図３においては見ることができない）。埋設ディジ
ット線接触子を設置した後、ディジット線１１は、ポリ
シリコン３２、ケイ化物３３および誘電体３４からなる
パターン層からつくり上げられる。誘電体３４は窒化物
もしくは酸化物から形成され、均一な層ができることか
ら化学蒸着（ＣＶＤ）によって蒸着するのが好ましい。
ポリシリコン３２は、ケイ化物３３と電気的に結合して
ディジット線１１用の導電体として働くよう、予め所定
の導電型にドープしておく。ケイ化物３３は、ケイ化タ
ングステン（WSi2）、ケイ化チタン（TiSi2 ）その他の
類似ケイ化物から選択される。ディジット線１１は、ワ
ード線１２（図３に示した）の上にこれと垂直方向に横
断して設けられ、ウエハ２０の表面と一体になることか
ら、ディジット線とワード線の両方向に波打った形状の
構造物ができる。そして、今度は第２番目の誘電体（窒
化物もしくは酸化物）が蒸着され、この誘電体の垂直誘
電体スペーサ３５を形成するための非等方性エッチング
が行われる。
【００１９】図５に示すように、ディジット線１１とこ
の後に形成される離隔層は、ついで、５００〜２０００
オングストロームの所望の厚さまで、好ましくはＣＶＤ
により形成される誘電体４１で被覆される。誘電体４１
は、使用されるプロセスによって窒化物または酸化物が
選択される。誘電体４１の蒸着の後は、ウエハ２０の全
表面をフォトレジスト４３で被覆することにより、埋設
接触子４２をディジット線１１と一直線に合わせて設け
る。適当なフォトマスクを設置した後非等方性エッチン
グを施すと、埋設接触子４２につながる開口が形成され
る。
【００２０】ここまでのプロセスは、従来のスタック型
キャパシタセルを含むアレイの製造プロセスを踏襲した
ものである。しかし以後のプロセスは、本発明に係るＳ
ＩＣ記憶キャパシタを備えたアレイ独特のものである。
【００２１】すなわち、図６に示すように、フォトレジ
スト４３（図５参照）を剥してこれまでの形状との整合
性があるポリシリコン５１の厚膜を蒸着し、かつその蒸
着表面を平滑にする。ポリシリコン層５１は、埋設接触
子４２を介して活性層２１と接続する。そして、ポリシ
リコン５１をドーピングにより所望の導電型（ｎ型もし
くはｐ型）にする。ポリシリコン５１にドーピングをし
た後は、整合性の厚い酸化膜５２を、好ましくはＣＶＤ
により蒸着する。蒸着される酸化膜５２の厚さは、この
酸化膜５２が後に本発明の方法により完成されるＳＩＣ
の全表面を区画する重要な役割を果たすため、慎重に制
御される。
【００２２】この後は図７に示すように、フォトレジス
ト６１に適当なフォトマスクを適用し、さらに露出した
酸化膜５２にエッチングを施すことにより、酸化膜５２
がディジット線１１の上方でこのディジット線１１と一
直線に整列するよう、パターン形成をする。
【００２３】つぎは図８に示すように、フォトレジスト
６１（図７参照）を除去し、酸化膜層を好ましくはＣＶ
Ｄで蒸着する。その後この酸化膜層をエッチングし、酸
化膜スペーーサ７１を形成する。
【００２４】ついで、図９に示すように、ポリシリコン
層８１を蒸着し、これにさらに導電体をドープして、こ
のドープしたポリシリコン８１を、すでにドープ済のポ
リシリコン５１に接続する。
【００２５】つぎに、図１０に示すように、フォトレジ
スト９１に適当なフォトマスクを適用した後、ポリシリ
コン８１をエッチングによりパターン形成し、その下に
ある酸化膜５２と酸化膜スペーサ７１（図９参照）を露
出させる。そして、これらの酸化膜５２と酸化膜スペー
サ７１を除去するため、湿潤酸化膜エッチングを施す。
ポリシリコン８１がポリシリコン５１からどれほど上方
の位置まで形成されるかは、すでに蒸着し、パターン形
成した酸化膜５２の厚さによって決定される。
【００２６】その後、図１１に示すように、ポリシリコ
ン５１と８１にドライエッチングを施し、これらのポリ
シリコンをＩ形の断面を有する単一の構造体にする。そ
の結果、それまでのポリシリコン５１と８１は、Ｉ形の
断面を有するポリシリコン記憶ノードプレート１０１と
して機能するようになる。この単一のポリシリコンプレ
ート１０１は、隣接する２本のディジット線の間で平行
に走り、隣接するポリシリコンのワード線（ワード線は
図１１の断面とは平行に延びるため、この図には示され
ていない）３本に跨がる。こうしてディジット線とワー
ド線によって形成される波形の構造体ができ上がる。
【００２７】図１２は、完成したポリシリコン記憶ノー
ドプレート１０１の斜視図である。この図から、ポリシ
リコン５１と８１の間の高さｈを調節すれば、この記憶
ノードプレート１０１の表面積を制御できることが分
る。もう一度いうと、この高さｈは、図９の酸化層５２
の厚さにより調節できる。
【００２８】図１３に示すように、ポリシリコン記憶ノ
ードプレート１０１と整合する窒化膜絶縁層１１１が蒸
着される。窒化膜１１１はＳＩＣ用のキャパシタ絶縁層
として作用する。なお、この好ましい態様においては、
キャパシタ絶縁層として窒化膜１１を採用したが、Ta2O
5 やSrTiO3など高い誘電率を有する物質も使用できる。
また、窒化膜やTa2O5 層はさらに酸化することもでき
る。窒化膜１１１を蒸着した後は、整合性のポリシリコ
ン１１２をブランケット蒸着する。ポリシリコン１１２
は、活性領域２１に要求される導電型に応じてｎ型もし
くはｐ型にドーピングされる。これで、ポリシリコン１
１２は、ＳＩＣ記憶キャパシタ最上層のポリシリコン・
キャパシタ・セルプレートとして機能することになり、
またこのポリシリコン１１２はアレイ中の全ＳＩＣ記憶
キャパシタに共通のセルプレートにもなる。このＳＩＣ
キャパシタを製造するために用いたすべての整合性ポリ
シリコン層は、好ましくはＣＶＤにより蒸着されるが、
他の蒸着方法も整合性の層が形成されるならば使用する
ことができる。
【００２９】ポリシリコン記憶ノードプレート１０１の
特異な形および、このプレート１０１上に展開する最上
層キャパシタ・セルプレート１１２のおかげで、キャパ
シタプレートのかなりの表面積が記憶ノードに確保され
る。こうすると、容量は、主にキャパシタセルプレート
の表面積によって決定されるため、三次元Ｉ字状セル構
造の場合は、従来のＳＴＣキャパシタに比ると、ＳＴＣ
記憶セルに必要なスペースを増やさなくても、表面積が
２００％ないしそれ以上増える。そして、このように、
所与の容量に対して高密度の記憶ノードが実現されるた
め、より小さな表面積のセルを実現することができる。
【００３０】これまで、本発明は好ましい態様に従って
説明したが、当業者には容易な構造および方法について
の種々の変形も、本発明の引用形式の請求項から逸脱し
ない範囲で本発明の中に含まれる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
高密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶
セルの表面積を最大にする方法が提供される。また本発
明によれば、従来のスタック型キャパシタの製造工程に
ただ一つのフォトリソグラフィー技術を追加するだけで
三次元スタック型キャパシタセルを製造できる。
【図面の簡単な説明】
【図１】本発明の方法により完成したスタック型Ｉセル
の断面図。
【図２】ディジット線、ワード線および記憶キャパシタ
を示す、製造の中途におけるウエハの一部平面図。
【図３】図２のＡ−Ａ線断面図。
【図４】図２のＢ−Ｂ線断面図。
【図５】ディジット線上に誘電体層を形成し、埋設接触
子をフォトエッチングした後の図４のウエハ部の断面
図。
【図６】第１のポリシリコンを蒸着し、その蒸着面を平
滑化してさらにドーピングした後第１の酸化膜を厚く蒸
着した図５のウエハの断面図。
【図７】第１の酸化膜をパターニング・エッチングした
後の図６のウエハの断面図。
【図８】フォトレジストを剥ぎ、第２の酸化膜を蒸着し
て、さらにエッチングにより打２の酸化膜スペーサを形
成した後の図７のウエハの断面図。
【図９】第２のポリシリコンを蒸着し、かつこれにドー
ピングした後の図８のウエハの断面図。
【図１０】前記第２のポリシリコンをパターニング・エ
ッチングした後さらに湿潤酸化膜エッチングを施した図
９のウエハの断面図。
【図１１】第１のポリシリコンをエッチングし、さらに
フォトレジストを剥いだ後の図１０のウエハの断面図。
【図１２】本発明により形成した記憶ノードセルプレー
トの斜視図。
【図１３】セル誘電体および第３のポリシリコンのブラ
ンケット蒸着の後の図１１のウエハの断面図。
【符号の説明】
４１ 誘電体層 ４２ 記憶ノード接合子 ５１ 第１のポリシリコン層 ８１ 第２のポリシリコン層 １０１ 記憶ノードプレート １１１ キャパシタ誘電体層 １１２ 第３のポリシリコン層
フロントページの続き (72)発明者 ヒャン・シー・チャン アメリカ合衆国、83706 アイダホ州、ボ イーズ、ジケラー・レーン ナンバー３ 3675

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置における記憶キャパシタであ
    って、 所定の導電型にドープされた第１のポリシリコン層（５
    １）であって、アクセス装置の記憶ノード接合子（４
    ２）に接する第１の終端および、隣接する導電体とは誘
    電体層（４１）を介して離隔される第２の終端を有する
    第１のポリシリコン層（５１）と、 前記第１のポリシリコン層（５１）に接する、所定の導
    電型にドープされた第２のポリシリコン層（８１）であ
    って、Ｉ字形断面を有する記憶ノードプレート（１０
    １）を形成する第２のポリシリコン層（８１）と、 前記記憶ノードプレート（１０１）に隣接し、前記第１
    のポリシリコン層（５１）の第１の終端における接合子
    （４２）の領域および第２の終端における離隔領域を除
    いて記憶ノードプレート（１０１）にまで延びるキャパ
    シタ誘電体（１１１）を含む絶縁層と、 上部と下部を有し前記誘電体層（１１１）に隣接してこ
    の誘電体層（１１１）とともに延びるセルプレート（１
    １２）を形成する、所定の導電型にドープされた第３の
    ポリシリコン層（１１２）を備えた記憶キャパシタ。
  2. 【請求項２】 前記半導体装置は実質的にＤＲＡＭおよ
    びＶＲＡＭからなる群より選ばれる請求項１記載の記憶
    キャパシタ。
  3. 【請求項３】 シリコン基板（２０）上に設置されるＤ
    ＲＡＭメモリアレイであって、 平行なディジット線間のカラムと平行な非ディジット線
    間のロウによって区画される複数の活性領域（２１）で
    あって、離隔手段（２７）によって互いに分離され、そ
    れぞれが、ディジット線接合と記憶ノード接合を有する
    活性領域（２１）と、 各活性領域（２１）内のディジット線接合と記憶ノード
    接合を橋渡すように前記ロウに整列して配置される複数
    の平行な導電ワード線（１２）であって、それぞれが、
    対応する活性領域（２１）とはゲート絶縁層（２５）を
    介して絶縁されるワード線（１２）と、 前記カラム内でディジット線接合を形成するように、カ
    ラムに沿って整列して配置される複数の平行な導電ディ
    ジット線（１１）であって、前記ワード線（１２）の上
    部に離隔手段（３１）を介してこのワード線（１２）と
    は電気的に分離されながらワード線（１２）とは垂直方
    向に延びることによって三次元波状構造を形成する導電
    ディジット線（１１）と、 各活性領域（２１）に形成される少なくも一個の記憶キ
    ャパシタであって、それぞれが、全アレイに共通なセル
    プレート（１１２）および、その対応する活性領域（２
    １）と電気的な接触をしかつセルプレート（１１２）か
    らは絶縁されるＩ字形の記憶ノードプレート（１０１）
    を備えるキャパシタを有するメモリアレイ。
  4. 【請求項４】 前記キャパシタは、 複数の山と谷を有する波形の形状に整合しながら所定の
    導電型にドープされた第１のポリシリコン層（５１）で
    あって、記憶ノード接合子に接する第１の終端および、
    隣接する活性領域（２１）とは厚い酸化膜（４１）を介
    して離隔される第２の終端を有する第１のポリシリコン
    層（５１）と、 前記第１のポリシリコン層（５１）に接する、所定の導
    電型にドープされた第２のポリシリコン層（８１）であ
    って、Ｉ字形断面を有する記憶ノードプレート（１０
    １）を形成する第２のポリシリコン層（８１）と、 前記記憶ノードプレート（１０１）に隣接し、前記第１
    のポリシリコン層（５１）の第１の終端における接合子
    （４２）の領域および第２の終端における離隔領域を除
    いて記憶ノードプレート（１０１）にまで延びるキャパ
    シタ誘電体（１１１）を含む絶縁層と、 上部と下部を有し前記誘電体層（１１１）に隣接してこ
    の誘電体層（１１１）とともに延びるセルプレート（１
    １２）を形成する、所定の導電型にドープされた第３の
    ポリシリコン層（１１２）を備えた請求項３記載のメモ
    リアレイ。
  5. 【請求項５】 シリコン基板（２０）上にＤＲＡＭアレ
    イを製造する方法であって、 平行なディジット線間のロウと平行な非ディジット線間
    のカラムの中に設けられる、複数の相互に分離された活
    性領域（２１）を形成する工程と、 各活性領域（２１）の表層にゲート絶縁層（２５）を形
    成する工程と、 前記アレイの表層に第１の導電層（２２，２３）を形成
    する工程と、 前記第１の導電層（２２，２３）上に第１の誘電体層
    （２４）を形成する工程と、 前記第１の導電層（２２，２３）および第１の誘電体層
    （２４）にマスクを施してエッチングし、前記ロウに沿
    って整列する複数の平行な導電ワード線（１２）を、そ
    れぞれが前記各活性領域（２１）の内部を横切り、かつ
    前記ゲート絶縁層（２５）のエッチング残留物によって
    各活性領域（２１）から離隔されるように形成する工程
    と、 前記活性領域（２１）内の各ワード線（１２）に対向す
    る側に、所定の導電型にドープされたディジット線接合
    と記憶ノード接合を形成する工程と、 前記パターン形成されたワード線（１２）壁に隣接して
    ワード線スペーサ（２６）を形成する工程と、 露出しているアレイ表層上に第２の誘電体層（３１）を
    形成する工程と、 前記活性領域（２１）における各ディジット線接合に第
    １の整列埋設接触領域を形成する工程と、 露出しているアレイ表層状に、前記第１の整列埋設接触
    領域において前記ディジット線に直接接触する第２の導
    電層（３２，３３）を形成する工程と、 前記第２の導電層（３２，３３）上に第３の誘電体層
    （３４）を形成する工程と、 前記第２の導電層（３２，３３）および第３の誘電体層
    （２４）にマスクを施してエッチングし、前記カラムに
    沿って整列する複数の平行な導電ディジット線（１１）
    を、前記カラム内において各ディジット線接合と電気的
    に接触しながら、前記ワード線（１２）の上部にワード
    線（１２）とは垂直方向に延びることによって三次元波
    状構造物を形づくるように、形成する工程と、 前記パターン形成されたディジット線（１１）壁に隣接
    してワード線スペーサ（３５）を形成する工程と、 前記波状構造物のアレイ表層上に第３の誘電体層（４
    １）を形成する工程と、 前記各活性領域（２１）における各記憶ノード接合に第
    ２の整列埋設接触領域（４２）を形成する工程と、 前記波状構造物に対応する波形の構造を有する前記アレ
    イの表層上に、第３の導電層（５１）を、前記第２の埋
    設接触領域（４２）において前記記憶ノード接合と接触
    するように形成する工程と、 前記第３の導電層（５１）の一部を除去することによ
    り、この導電層（５１）のほぼ平面的な表層を形成する
    工程と、 前記第３の導電層（５１）上に第４の誘電体層（５２）
    を形成する工程と、 前記第４の誘電体層（５２）から、前記ディジット線
    （１１）の上方に整列する誘電体パターン（５２）を形
    成する工程と、 前記誘電体パターン（５２）と露出した前記第３の導電
    層（５１）から第５の誘電体層（７１）を形成する工程
    と、 前記第５の誘電体層（７１）をエッチングして前記誘電
    体パターン（５２）に隣接する誘電体スペーサ（７１）
    を形成し、同時に前記第３の導電層（５１）の一部を再
    露出させる工程と、 前記誘電体パターン（５２）と誘電体スペーサ（７１）
    の上に、前記再露出された第３の導電層（５１）の表面
    に接する第４の導電層（８１）を形成する工程と、 前記第４の導電層（８１）にマスクを施してエッチング
    しながら、同時にこの導電層（８１）の下にある誘電体
    （５２）を露出させる工程と、 前記露出させた誘電体（５２）および誘電体スペーサ
    （７１）を除去して前記第３の導電体（５１）を露出さ
    せる工程と、 前記露出させた第３の導電層（５１）の一部を除去し
    て、Ｉ字形の断面を有する各導電性記憶ノードプレート
    （１０１）を形成する工程と、 前記記憶ノードプレート（１０１）および前記アレイの
    表層に隣接してこの記憶ノードプレート（１０１）およ
    びアレイとともに拡がるセル誘電体層（１１１）を形成
    する工程と、 前記セル誘電体層（１１１）に隣接してこのセル誘電体
    層（１１１）とともに拡がる第５の導電層（１１２）を
    形成して、全メモリアレイ共通のセルプレート（１１
    ２）を形成する工程を含む方法。
  6. 【請求項６】 前記第１の導電層（２２，２３）および
    前記第２の導電層（３２，３３）は、ケイ化物層および
    ドープしたポリシリコン層を含む請求項５記載の方法。
  7. 【請求項７】 前記ケイ化物層は、実質的にケイ化タン
    グステンおよびケイ化チタンからなる群より選ばれる請
    求項６記載の方法。
  8. 【請求項８】 前記第１の誘電体層（２４）、第２の誘
    電体層（３４）および第３の誘電体層（４１）は実質的
    に酸化物および窒化物からなる群より選ばれる請求項５
    記載の方法。
  9. 【請求項９】 前記第３の誘電体層（４１）、第４の誘
    電体層（５２）および第５の誘電体層（７１）ならびに
    ゲート誘電体層（２５）は酸化物である請求項５記載の
    方法。
  10. 【請求項１０】 前記第３の導電層（５１）、第４の導
    電層（８１）および第５の導電層（１１２）ならびにゲ
    ート誘電体層（２５）は酸化物である請求項５記載の方
    法。
  11. 【請求項１１】 シリコン基板（２０）上に、活性領域
    （２１）、ワード線（１２）およびディジット線（１
    １）を有する記憶キャパシタを製造する方法であって、 前記シリコン基板（２０）の表層上にそれまでの形状と
    整合する第１の誘電体層（４１）を形成する工程と、 整列埋設接触子（４２）にマスクを施してエッチングす
    ることにより、所定の導電型にドープした記憶ノード接
    合へのアクセスを可能にする工程と、 前記第１の誘電体層および埋設接触子（４２）上に、埋
    設接触子（４２）において記憶ノードに接する第１の導
    電層（５１）を形成する工程と、 前記第１の導電層（５１）の一部を除去することによ
    り、この導電層（５１）のほぼ平面的な表層を形成する
    工程と、 前記第１の導電層（５１）上に第２の誘電体層（５２）
    を形成する工程と、 前記第４の誘電体層（５２）から、前記ディジット線
    （１１）の上方に整列する誘電体パターン（５２）を形
    成する工程と、 前記第２の誘電体層（５２）から、前記ディジット線
    （１１）の上方に整列する誘電体パターン（５２）を形
    成する工程と、 前記誘電体パターン（５２）と露出した前記第１の導電
    層（５１）から第３の誘電体層（７１）を形成する工程
    と、 前記第３の誘電体層（７１）をエッチングして前記誘電
    体パターン（５２）に隣接する誘電体スペーサ（７１）
    を形成し、同時に前記第１の導電層（５１）の一部を再
    露出させる工程と、 前記誘電体パターン（５２）と誘電体スペーサ（７１）
    の上に、前記再露出された第１の導電層（５１）の表面
    に接する第２の導電層（８１）を形成する工程と、 前記第２の導電層（８１）にマスクを施してエッチング
    しながら、同時にこの導電層（８１）の下にある誘電体
    （５２）を露出させる工程と、 前記露出させた誘電体（５２）および誘電体スペーサ
    （７１）を除去して前記第１の導電体（５１）を露出さ
    せる工程と、 前記露出させた第１の導電層（５１）の一部を除去し
    て、Ｉ字形の断面を有する各導電性記憶ノードプレート
    （１０１）を形成する工程と、 前記記憶ノードプレート（１０１）に隣接してこの記憶
    ノードプレート（１０１）とともに拡がるセル誘電体層
    （１１１）を形成する工程と、 前記セル誘電体層（１１１）に隣接してこのセル誘電体
    層（１１１）とともに拡がる第３の導電層（１１２）を
    形成して、前記記憶キャパシタのセルプレート（１１
    ２）を形成する工程を含む方法。
  12. 【請求項１２】 前記第１の誘電体層（４１）、第２の
    誘電体層（５２）および第３の誘電体層（７１）は酸化
    物である請求項１１記載の方法。
  13. 【請求項１３】 前記埋設接触子はすべて整列している
    請求項５または１１に記載の方法。
  14. 【請求項１４】 前記第１の導電層（５１）、第２の導
    電層（８１）および第３の導電層（１１２）はドープさ
    れたポリシリコンである請求項１１記載の方法。
  15. 【請求項１５】 前記ドープされたポリシリコンは化学
    蒸着によって蒸着される請求項１０または１４に記載の
    方法。
  16. 【請求項１６】 前記誘電体層はすべて化学蒸着によっ
    て蒸着される請求項１０または１４に記載の方法。
  17. 【請求項１７】 前記セル誘電体層（１１１）は実質的
    に窒化物、酸化窒化物、Ta2O5 、酸化したTa2O5 および
    SrTiO3からなる群より選ばれる請求項５または１１に記
    載の方法。
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