JPH0736437B2 - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

Info

Publication number
JPH0736437B2
JPH0736437B2 JP60267533A JP26753385A JPH0736437B2 JP H0736437 B2 JPH0736437 B2 JP H0736437B2 JP 60267533 A JP60267533 A JP 60267533A JP 26753385 A JP26753385 A JP 26753385A JP H0736437 B2 JPH0736437 B2 JP H0736437B2
Authority
JP
Japan
Prior art keywords
film
semiconductor film
insulating film
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60267533A
Other languages
English (en)
Other versions
JPS62128168A (ja
Inventor
紳一郎 木村
英夫 角南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60267533A priority Critical patent/JPH0736437B2/ja
Priority to KR1019860009842A priority patent/KR950005969B1/ko
Priority to US06/936,602 priority patent/US4742018A/en
Publication of JPS62128168A publication Critical patent/JPS62128168A/ja
Publication of JPH0736437B2 publication Critical patent/JPH0736437B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/714—Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/014—Capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、大容量キャパシタを有する半導体メモリの製
造方法に関するものである。
（発明の背景） 大容量キャパシタを有する半導体メモリの従来の技術と
しては、第２図に示すような積上げ型キャパシタセル
（スタクッド・キャパシタセル）があげられる。これ
は、キャパシタ容量がドレイン領域の広さに限定される
平面型キャパシタ（プレーナ型キャパシタ）と異なり、
ドレインに接続された蓄積電極８をゲート電極４や素子
間分離用絶縁膜の上に形成させるため、ドレイン領域が
狭くても、すなわちセル面積が小さくても大きな容量を
得ることができるというものである。また、ドレイン領
域が小さいため、ドレイン領域と基板との間に形成され
る空乏層の面積を小さくでき、α粒子の影響を余り受け
ないという利点を有している。
ところで、第２図に示した積上げ型キャパシタセルの製
造方法を簡単に説明すると、まず、単結晶基板１上に素
子間を絶縁分離するための酸化膜２を成長させる。つぎ
にトランジスタのゲート酸化膜となる酸化膜３を成長さ
せる。ゲート電極として不純物を含む多結晶シリコン４
を堆積させ、それを加工したのち、イオン打込み法など
を用いてソース５およびドレイン６を自己整合的に形成
する。つぎに電荷蓄積用キャパシタ部を作るために、ド
レイン６の領域上に第２図に示すように不純物を含む多
結晶シリコン８を堆積させる。この時、多結晶シリコン
８はゲート電極４や素子間分離用絶縁膜２の上にも形成
されるため、従来の基板平面だけを利用する平面型キャ
パシタ構造のに比べて面積を大きくすることができる。
なお、ゲート電極４は酸化膜等の絶縁膜７で覆ってい
る。上記のようにして形成した多結晶シリコン８の上に
酸化膜９を形成し、キャパシタの絶縁膜にする。この上
にさらに導電体10を堆積させてキャパシタを完成させて
いる。なお、11は保護膜であり、12はワード線電極、13
はデータ線電極、14はプレート電極を示している。一
方、他の従来技術とし特開昭56-58255号公報および特開
昭56-58254号公報にキャパシタの容量を大きくする構造
およびその製造方法が開示されている。
特開昭56-58255号公報にはMOS型トランジスタのソース
電極に結合され、一部が半導体基板表面に接触し基板の
上方に配置された第１電極と、第１電極の全表面と基板
が選択された表面を覆う誘電体絶縁膜と、誘電体絶縁膜
上に形成された第２電極とで形成されたキャパシタが示
されている。その構成の効果は、基板と第２電極との間
に形成されたいわゆる平面型キャパシタの容量に加えて
第１電極と第２電極の間に形成されるキャパシタの容量
だけ大きくできるというものである。また、特開昭56-5
8254号公報には、キャパシタを形成する方法として半導
体基板の表面に酸化膜およびPSGまたはSi3N4膜を形成
し、それらに開口部を形成し、開口部および全表面に第
１の多結晶シリコン膜を形成し、開口部から所定の距離
だけ延在した領域以外の第１の多結晶シリコンを除去
し、PSGまたはSi3N4膜を全面除去し、第１の多結晶シリ
コン表面およびこの第１の多結晶シリコンから所定の領
域だけ延在した基板表面に誘電体絶縁膜を形成し、誘電
体絶縁膜表面に第２の多結晶シリコン膜を形成する方法
が明示されている。さらに、特開昭59-231851号公報に
は、キャパシタ用下部電極層とキャパシタ用上部電極用
とを１つの単位として複数積み上げたキャパシタが記載
されている。
しかしながら、第２図に示した積上げ型キャパシタでは
第１層の多結晶シリコン８の上面しか利用していないた
め、必ずしも十分容量が得られるわけではなかった。
一方、特開昭56-58255号公報に記載の第２図（ｂ）に示
すようなメモリセルの製造では、まずキャパシタの第２
電極と基板との間で平面型キャパシタ構造の容量を形成
しなければ、第１電極とMOS型トランジスタのソース電
極と結合できない点、および平面型キャパシタ構造の容
量を形成する第２電極が第１電極を覆う構造になるた
め、第１電極が占める基板上の面積は平面型キャパシタ
の面積よりも小さくなくてはならない点から、第１電極
をゲート電極の上に形成することができない構造であ
り、積上げ型キャパシタセルのようなセル面積の縮小が
できないという欠点があった。また、その製造方法を開
示した特開昭56-58245号公報では、キャパシタの第１電
極を形成したのちにゲート電極を形成している点、およ
びキャパシタの第２電極とゲート電極を同時に形成して
いる点から、第１電極をゲート電極の上に形成すること
ができない方法であるため、製造方法においても積上げ
型キャパシタセルのようなセル面積の縮小ができないと
いう欠点があった。さらに、特開昭59-231851号公報の
第３図ではキャパシタ用下部電極層とキャパシタ用上部
電極層とを１つの単位として複数積上げる際に、キャパ
シタ用上部電極層については、複数のキャパシタ用下部
電極層を接続するためのスルーホール領域を逐次設けて
おかなければならなかった。
（発明の目的） 本発明は、上記問題点を解決し、半導体メモリのキャパ
シタの蓄積電極を複数の導電層で形成する際の簡易なプ
レート電極形成方法を得ることを目的とする。
（発明の概要） 本発明は、MOSトランジスタとキャパシタとを有するメ
モリセルを具備してなる半導体メモリの製造方法におい
て、上記MOSトランジスタのゲート電極24と、該ゲート
電極24を覆う第１の絶縁膜25および上記ゲート電極24を
挾むように位置したソース領域26およびドレイン領域27
を形成する第１の工程と、その後、上記MOSトランジス
タの上記ゲート電極24および上記ドレイン領域26の上に
第１の半導体膜28を形成する第２の工程と、その後、上
記第１の半導体膜28上であって上記MOSトランジスタの
上記ゲート電極24およびドレイン領域26の上に第２の絶
縁膜29を形成する第３の工程と、その後、上記ゲート電
極24上の上記第２の絶縁膜29を残存させるとともに、上
記ドレイン領域26の上の上記第２の絶縁膜29をエッチン
グして除去する第４の工程と、その後、上記第１の半導
体膜28および上記MOSトランジスタの上記ドレイン領域2
6に電気的に接続され、かつその一部が上記MOSトランジ
スタの上記ゲート電極24上の上記第２の絶縁膜29を上記
第１の半導体膜28とで挾むように、上記ゲート電極24上
の上記第２の絶縁膜29の上に延在した第２の半導体膜30
を形成する第５の工程と、その後、上記第２の半導体膜
30の上記一部と上記第１の半導体膜28とに挾まれた上記
第２の絶縁膜を除去する第６の工程と、その後、上記第
１の半導体膜28および上記第２の半導体膜30の表面に第
３の絶縁膜31を形成する第７の工程と、その後、上記第
２の半導体膜30の上部および上記第２の半導体膜30の上
記一部と上記第１の半導体膜28との間に、プレート電極
32を形成する第８の工程とを具備することを特徴とす
る。これらの特徴により、ゲート電極上部にキャパシタ
の蓄積電極が延在した、いわゆる積上げ型キャパシタセ
ルにおいて、セル面積を維持しながらさらに容量を大き
くすることができる。
（発明の実施例） つぎに本発明の実施例を図面とともに説明する。第１図
（ｇ）は本発明による半導体メモリのメモリセルの構成
を示し、（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）はそれぞれこの順序に製造工程を示して
いる。第１図において、（ａ）に示したMOSFETは公知の
方法で作成する。ここで、21は第１半導体膜である単結
晶半導体基板、22は素子間分離用酸化膜、23はゲート酸
化膜、24はゲート電極、25は層間絶縁膜、26はドレイ
ン、27はソースである。つぎに第１図（ｂ）に示すよう
に、ドレイン領域26に接し、しかもゲート電極24と素子
間分離用酸化膜22の一部を覆うように、第２半導体膜で
ある第１多結晶シリコン28を公知のLPCVD（Low Pressur
e Chemical Vapor Deposition）法を用いて堆積する。
上記第１多結晶シリコン28はドレイン領域26との間でオ
ーミックな接触ができるようにするため、両者は同一導
電型である必要がある。上記基板の上に第１図（ｃ）に
示すように、公知の方法により第１絶縁膜であるSiO2膜
等の酸化膜29を堆積したのち、公知のホトリソグラフ法
およびドライエッチング法等の加工技術を用いて、上記
第１多結晶シリコン28の一部だけを露出させる。さらに
第１図（ｃ）に示すように、LPCVD法を用いて上記酸化
膜29上に第２多結晶シリコン30を堆積し、必要部分を残
して他の第２多結晶シリコン30を除去する。なお、第２
多結晶シリコン30の導電型は第１多結晶シリコン28の導
電型と同じにする。つぎに酸化膜29だけを第１図（ｅ）
に示すように選択的に除去する。第１図（ｅ）に示す横
溝の中にある酸化膜29まで十分に除去するためには、完
全に等方的なエッチングができる加工方法を用いること
が望ましく、本実施例ではふっ酸とふっ化アンモニウム
の混合液を用いてエッチングした。等方的な条件が満さ
れるならばドライエッチング方を用いても構わない。
つぎに、酸化性雰囲気で高温熱処理を行うことにより、
上記多結晶シリコン28、30表面全体にキャパシタの誘電
体となる第２絶縁膜の酸化膜31を第１図（ｆ）に示すよ
うに成長させる。そして最後に第１図（ｆ）に示すよう
に、キャパシタの一方の電極となる第４半導体膜の第３
多結晶シリコン32を上記酸化膜31上の全面に堆積させて
キャパシタを完成する。このとき、LPCVD法のように低
圧力下での膜堆積が可能な技術を用いることによって、
第１図（ｆ）に示すような奥が深い横溝の中にも多結晶
シリコン32を隙間なく埋め込むことができる。
（発明の効果） 上記のように本発明による半導体メモリの製造方法は、
MOSトランジスタとキャパシタを有するメモリセルを具
備してなる半導体メモリの製造方法において、上記MOS
トランジスタのゲート電極と、該ゲート電極を覆う第１
の絶縁膜および上記ゲート電極を挾むように位置したソ
ース領域およびドレイン領域を形成する第１の工程と、
その後、上記MOSトランジスタの上記ゲート電極および
上記ドレイン領域の上に第１の半導体膜を形成する第２
の工程と、その後、上記第１の半導体膜上であって上記
MOSトランジスタの上記ゲート電極および上記ドレイン
領域の上に、第２の絶縁膜を形成する第３の工程と、そ
の後、上記ゲート電極上の上記２の絶縁膜を残存させる
とともに、上記ドレイン領域の上の上記第２の絶縁膜を
エッチングして除去する第４の工程と、その後、上記第
１の半導体膜および上記MOSトランジスタの上記ドレイ
ン領域に電気的に接続され、かつその一部が上記MOSト
ランジスタの上記ゲート電極上の上記第２の絶縁膜を上
記第１の半導体とで挾むように、上記ゲート電極上の上
記第２の絶縁膜の上に延在した第２の半導体膜を形成す
る第５の工程と、その後、上記第２の半導体膜の上記一
部と上記第１の半導体膜上に挾まれた上記第２の絶縁膜
を除去する第６の工程と、その後、上記第１の半導体膜
および第２の半導体膜の表面に第３の絶縁膜を形成する
第７の工程と、その後、上記第２の半導体膜の上部およ
び第２の半導体膜の上記一部と上記第１の半導体膜との
間に、プレート電極を形成する第８の工程とを具備する
ことによって、蓄積電極とプレートとを積層したキャパ
シタを有するメモリセルをより簡単に形成することがで
きる。
【図面の簡単な説明】
第１図は本発明による半導体メモリを示す図で、（ａ）
〜（ｇ）はそれぞれ製造工程を示し、第２図は従来の積
上げ型キャパシタセルを示す断面図である。
【符号の説明】
21……第１半導体膜（基板）、28……第２半導体膜 29……第１絶縁膜、30……第３半導体膜 31……第２絶縁膜、32……第４半導体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】MOSトランジスタとキャパシタを有するメ
    モリセルを具備してなる半導体メモリの製造方法におい
    て、上記MOSトランジスタのゲート電極と、該ゲート電
    極を覆う第１の絶縁膜および上記ゲート電極を挾むよう
    に位置したソース領域およびドレイン領域を形成する第
    １の工程と、その後、上記MOSトランジスタの上記ゲー
    ト電極および上記ドレイン領域の上に第１の半導体膜を
    形成する第２の工程と、その後、上記第１の半導体膜上
    であって上記MOSトランジスタの上記ゲート電極および
    上記ドレイン領域の上に、第２の絶縁膜を形成する第３
    の工程と、その後、上記ゲート電極上の上記第２の絶縁
    膜を残存させるとともに、上記ドレイン領域の上の上記
    第２の絶縁膜をエッチングして除去する第４の工程と、
    その後、上記第１の半導体膜および上記MOSトランジス
    タの上記ドレイン領域に電気的に接続され、かつその一
    部が上記MOSトランジスタの上記ゲート電極上の上記第
    ２の絶縁膜を上記第１の半導体膜とで挾むように、上記
    ゲート電極上の上記第２の絶縁膜の上に延在した第２の
    半導体膜を形成する第５の工程と、その後、上記第２の
    半導体膜の上記一部と上記第１の半導体膜上に挾まれた
    上記第２の絶縁膜を除去する第６の工程と、その後、上
    記第１の半導体膜および上記第２の半導体膜の表面に第
    ３の絶縁膜を形成する第７の工程と、その後、上記第２
    の半導体膜の上部および第２の半導体膜の上記一部と上
    記第１の半導体膜との間に、プレート電極を形成する第
    ８の工程とを具備することを特徴とする半導体メモリの
    製造方法。
  2. 【請求項２】特許請求の範囲第１項に記載した半導体メ
    モリの製造方法において、上記第２の半導体膜は多結晶
    シリコンからなり、上記第７の工程において上記多結晶
    シリコンを酸化することにより、上記第２の半導体膜表
    面に上記第３の絶縁膜を形成することを特徴とする半導
    体メモリの製造方法。
  3. 【請求項３】特許請求の範囲第１項または第２項のいず
    れかに記載した半導体メモリの製造方法において、上記
    第８工程でLPCVD法により上記第２の半導体膜の上記一
    部と上記ゲート電極との間に、多結晶シリコンからなる
    プレート電極を形成することを特徴とする半導体メモリ
    の製造方法。
  4. 【請求項４】特許請求の範囲第１項ないし第３項のいず
    れかに記載した半導体メモリの製造方法において、上記
    第２の絶縁膜はシリコン酸化膜であることを特徴とする
    半導体メモリの製造方法。
JP60267533A 1985-11-29 1985-11-29 半導体メモリの製造方法 Expired - Lifetime JPH0736437B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP60267533A JPH0736437B2 (ja) 1985-11-29 1985-11-29 半導体メモリの製造方法
KR1019860009842A KR950005969B1 (ko) 1985-11-29 1986-11-21 적층형 용량을 갖는 반도체 메모리와 그의 제조방법
US06/936,602 US4742018A (en) 1985-11-29 1986-12-01 Process for producing memory cell having stacked capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60267533A JPH0736437B2 (ja) 1985-11-29 1985-11-29 半導体メモリの製造方法

Publications (2)

Publication Number Publication Date
JPS62128168A JPS62128168A (ja) 1987-06-10
JPH0736437B2 true JPH0736437B2 (ja) 1995-04-19

Family

ID=17446144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60267533A Expired - Lifetime JPH0736437B2 (ja) 1985-11-29 1985-11-29 半導体メモリの製造方法

Country Status (3)

Country Link
US (1) US4742018A (ja)
JP (1) JPH0736437B2 (ja)
KR (1) KR950005969B1 (ja)

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2602219B2 (ja) * 1987-02-06 1997-04-23 株式会社日立製作所 半導体記憶装置
US4855953A (en) * 1987-02-25 1989-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having stacked memory capacitors and method for manufacturing the same
JP2559397B2 (ja) * 1987-03-16 1996-12-04 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5650647A (en) * 1987-06-17 1997-07-22 Fujitsu Limited Dynamic random access memory device and method of producing same
JP2642364B2 (ja) * 1987-12-03 1997-08-20 富士通株式会社 半導体記憶装置及びその製造方法
EP0750347B1 (en) * 1987-06-17 2002-05-08 Fujitsu Limited Dynamic random access memory device and method of producing the same
JPH073860B2 (ja) * 1987-06-17 1995-01-18 富士通株式会社 半導体記憶装置の製造方法
US5071783A (en) * 1987-06-17 1991-12-10 Fujitsu Limited Method of producing a dynamic random access memory device
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
JP2666300B2 (ja) * 1987-10-23 1997-10-22 ソニー株式会社 半導体メモリ装置
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
KR910009805B1 (ko) * 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
US5140389A (en) * 1988-01-08 1992-08-18 Hitachi, Ltd. Semiconductor memory device having stacked capacitor cells
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
JPH01256125A (ja) * 1988-04-05 1989-10-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2645069B2 (ja) * 1988-04-07 1997-08-25 富士通株式会社 半導体集積回路装置
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
KR910010167B1 (ko) * 1988-06-07 1991-12-17 삼성전자 주식회사 스택 캐패시터 dram셀 및 그의 제조방법
DE3943617C2 (de) * 1988-06-10 1996-03-14 Mitsubishi Electric Corp DRAM und Herstellungsverfahren dafür
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
JP2682021B2 (ja) * 1988-06-29 1997-11-26 富士通株式会社 半導体メモリ装置
FR2634318B1 (fr) * 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
JPH0258374A (ja) * 1988-08-24 1990-02-27 Hitachi Ltd 半導体集積回路装置
JPH0272672A (ja) * 1988-09-07 1990-03-12 Fujitsu Ltd 半導体装置およびその製造方法
JP2681285B2 (ja) * 1988-09-19 1997-11-26 富士通株式会社 半導体記憶装置
US4888820A (en) * 1988-12-06 1989-12-19 Texas Instruments Incorporated Stacked insulating film including yttrium oxide
JPH02156566A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5219781A (en) * 1988-12-08 1993-06-15 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor memory device having a stacked type capacitor
US5334547A (en) * 1988-12-27 1994-08-02 Nec Corporation Method of manufacturing a semiconductor memory having an increased cell capacitance in a restricted cell area
US5143861A (en) * 1989-03-06 1992-09-01 Sgs-Thomson Microelectronics, Inc. Method making a dynamic random access memory cell with a tungsten plug
JP2794761B2 (ja) * 1989-04-07 1998-09-10 日本電気株式会社 半導体メモリセルとその製造方法
JPH0824169B2 (ja) * 1989-05-10 1996-03-06 富士通株式会社 半導体記憶装置の製造方法
KR910010748A (ko) * 1989-11-30 1991-06-29 정몽헌 적층형 캐패시터 및 제조방법
JP2501647B2 (ja) * 1989-12-08 1996-05-29 三菱電機株式会社 半導体記憶装置及びその製造方法
JP2528731B2 (ja) * 1990-01-26 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US5381365A (en) * 1990-01-26 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory having stacked type capacitor and manufacturing method therefor
EP0446513B1 (en) * 1990-03-16 1994-11-02 Kabushiki Kaisha Top Pump assembly
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5691249A (en) * 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5217914A (en) * 1990-04-10 1993-06-08 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor integration circuit with stacked capacitor cells
KR930000718B1 (ko) * 1990-05-21 1993-01-30 삼성전자 주식회사 반도체장치의 제조방법
US5114873A (en) * 1990-05-21 1992-05-19 Samsung Electronics Co., Ltd. Method for manufacturing a stacked capacitor DRAM cell
US5005103A (en) * 1990-06-05 1991-04-02 Samsung Electronics Co., Ltd. Method of manufacturing folded capacitors in semiconductor and folded capacitors fabricated thereby
JPH0496270A (ja) * 1990-08-03 1992-03-27 Sharp Corp 半導体装置の製造方法
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
EP0480411A1 (en) * 1990-10-10 1992-04-15 Micron Technology, Inc. Stacked capacitor DRAM
RU2110870C1 (ru) * 1990-10-15 1998-05-10 Конструкторско-технологическое бюро "Белмикросистемы" Научно-производственного объединения "Интеграл" Способ изготовления накопительного конденсатора элемента памяти интегральных схем
US5219778A (en) * 1990-10-16 1993-06-15 Micron Technology, Inc. Stacked V-cell capacitor
US5155057A (en) * 1990-11-05 1992-10-13 Micron Technology, Inc. Stacked v-cell capacitor using a disposable composite dielectric on top of a digit line
JP3123073B2 (ja) * 1990-11-08 2001-01-09 日本電気株式会社 半導体記憶装置の製造方法
US5037773A (en) * 1990-11-08 1991-08-06 Micron Technology, Inc. Stacked capacitor doping technique making use of rugged polysilicon
US5100825A (en) * 1990-11-16 1992-03-31 Micron Technology, Inc. Method of making stacked surrounding reintrant wall capacitor
KR100249268B1 (ko) * 1990-11-30 2000-03-15 가나이 쓰도무 반도체 기억회로장치와 그 제조방법
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
US5219780A (en) * 1991-03-14 1993-06-15 Gold Star Electron Co., Ltd. Method for fabricating a semiconductor memory cell
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell
KR920018987A (ko) * 1991-03-23 1992-10-22 김광호 캐패시터의 제조방법
DE4213945A1 (de) * 1991-04-29 1992-11-05 Micron Technology Inc Speicherkondensator und verfahren zu dessen herstellung
US5137842A (en) * 1991-05-10 1992-08-11 Micron Technology, Inc. Stacked H-cell capacitor and process to fabricate same
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR100235983B1 (ko) * 1991-09-11 1999-12-15 김영환 적층형 커패시터 제조방법
US5126916A (en) * 1991-12-20 1992-06-30 Industrial Technology Research Institute Stacked capacitor dram cell and method of fabricating
US5573967A (en) * 1991-12-20 1996-11-12 Industrial Technology Research Institute Method for making dynamic random access memory with fin-type stacked capacitor
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5208180A (en) * 1992-03-04 1993-05-04 Micron Technology, Inc. Method of forming a capacitor
JP2796656B2 (ja) * 1992-04-24 1998-09-10 三菱電機株式会社 半導体装置およびその製造方法
US5198386A (en) * 1992-06-08 1993-03-30 Micron Technology, Inc. Method of making stacked capacitors for DRAM cell
JPH06209085A (ja) * 1992-07-23 1994-07-26 Texas Instr Inc <Ti> スタック形ｄｒａｍコンデンサ構造体とその製造方法
US5539612A (en) * 1992-09-08 1996-07-23 Texas Instruments Incorporated Intermediate structure for forming a storage capacitor
US5330928A (en) * 1992-09-28 1994-07-19 Industrial Technology Research Institute Method for fabricating stacked capacitors with increased capacitance in a DRAM cell
JP2787646B2 (ja) * 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
US5326714A (en) * 1993-07-22 1994-07-05 Taiwan Semiconductor Manufacturing Company Method of making a fully used tub DRAM cell
US5364813A (en) * 1993-09-01 1994-11-15 Industrial Technology Research Institute Stacked DRAM poly plate capacitor
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
KR0171732B1 (ko) * 1993-11-26 1999-03-30 김주용 모스 트랜지스터 및 그 제조방법
KR0151196B1 (ko) * 1994-01-12 1998-10-01 문정환 반도체 메모리장치의 제조방법
US5396456A (en) * 1994-05-31 1995-03-07 Taiwan Semiconductor Manufacturing Company Fully used tub DRAM cell
US5578516A (en) * 1995-07-07 1996-11-26 Vanguard International Semiconductor Corporation High capacitance dynamic random access memory manufacturing process
US5536673A (en) * 1995-07-26 1996-07-16 United Microelectronics Corporation Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance
DE19527515C1 (de) * 1995-07-27 1996-11-28 Fraunhofer Ges Forschung Verfahren zur Herstellung von korrosionsgeschütztem Stahlblech
KR0151257B1 (ko) * 1995-09-05 1998-10-01 문정환 반도체 메모리장치 제조방법
US5807782A (en) * 1995-09-25 1998-09-15 Vanguard International Semiconductor Corporation Method of manufacturing a stacked capacitor having a fin-shaped storage electrode on a dynamic random access memory cell
WO1997019468A1 (en) 1995-11-20 1997-05-29 Hitachi, Ltd. Semiconductor storage device and process for manufacturing the same
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US5672534A (en) * 1996-05-10 1997-09-30 United Microelectronics Corporation Process for fabricating capacitor cells in dynamic random access memory (DRAM) chips
US5888863A (en) * 1996-05-16 1999-03-30 Vanguard International Semiconductor Corporation Method to fabricate capacitors in memory circuits
KR100207491B1 (ko) * 1996-08-21 1999-07-15 윤종용 액정표시장치 및 그 제조방법
KR19980028402A (ko) * 1996-10-22 1998-07-15 문정환 디램(dram) 셀의 구조 및 그 제조 방법
US6407420B1 (en) 1996-12-20 2002-06-18 Hitachi, Ltd. Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors
JPH11186524A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5973350A (en) * 1998-04-14 1999-10-26 Texas Instruments - Acer Incorporated Stacked capacitor structure for high density DRAM cells
US6198617B1 (en) * 1999-01-12 2001-03-06 United Microelectronics Corp. Multi-layer metal capacitor
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US6576510B2 (en) 1999-06-17 2003-06-10 Hitachi Ltd Method of producing a semiconductor memory device using a self-alignment process
US6689668B1 (en) 2000-08-31 2004-02-10 Samsung Austin Semiconductor, L.P. Methods to improve density and uniformity of hemispherical grain silicon layers
US6403455B1 (en) 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5623771A (en) * 1979-08-01 1981-03-06 Hitachi Ltd Semiconductor memory
JPS5824022B2 (ja) * 1979-10-17 1983-05-18 沖電気工業株式会社 Ｍｏｓ型半導体記憶装置の製造方法
GB2143675B (en) * 1983-07-11 1987-05-07 Nat Semiconductor Corp High efficiency dynamic random access memory cell and process for fabricating it

Also Published As

Publication number Publication date
KR950005969B1 (ko) 1995-06-07
KR870005471A (ko) 1987-06-09
US4742018A (en) 1988-05-03
JPS62128168A (ja) 1987-06-10

Similar Documents

Publication Publication Date Title
KR950005969B1 (ko) 적층형 용량을 갖는 반도체 메모리와 그의 제조방법
JP3251778B2 (ja) 半導体記憶装置およびその製造方法
JP2633650B2 (ja) 半導体記憶装置およびその製造方法
US5144579A (en) Semiconductor memory device and its fabricating method
US5478769A (en) Process for fabricating a stashed capacitor in a semiconductor device
US5248628A (en) Method of fabricating a semiconductor memory device
JPS6248062A (ja) メモリセル
US5920453A (en) Completely encapsulated top electrode of a ferroelectric capacitor
JPH11145422A (ja) 半導体装置
JP3298509B2 (ja) 半導体装置の製造方法
JPS5856267B2 (ja) 半導体集積回路の製造方法
CN116801613B (zh) 半导体器件及其制作方法
JP2642364B2 (ja) 半導体記憶装置及びその製造方法
JPH0575057A (ja) 半導体記憶装置
US5859444A (en) Semiconductor device
JP2772375B2 (ja) 半導体記憶装置
JP2739965B2 (ja) 半導体記憶装置およびその製造方法
US5065218A (en) Locos type field isolating film and semiconductor memory device formed therewith
JPH0797626B2 (ja) Ｍｉｓ型半導体記憶装置
JPH0142147B2 (ja)
JPS6240765A (ja) 読み出し専用半導体記憶装置およびその製造方法
JP2826239B2 (ja) コンデンサ
JPS5838939B2 (ja) 集積回路
JPS63169062A (ja) 半導体記憶素子
JPS6010662A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term