JPH06294844A - ディジタル回路のテスト装置 - Google Patents

Abstract

(57)【要約】 【目的】被テスト論理回路のテストデータ作成の労力を
省き、テスト所要時間を短縮する。 【構成】正常な被テスト論理回路５に相当する機能を持
ち、且つ入出力間のディレイが一定な期待値発生部４を
設け、被テスト論理回路５と期待値発生部４とに入力デ
ータ発生部２を介し人手で又は乱数で作った同一のテス
ト用入力データＤ２を与え、このときの期待値発生部４
の出力する期待値Ｄ４と被テスト論理回路５の出力する
出力値Ｄ５との一致／不一致を照合部６で照合する。こ
の照合が不一致の場合、この照合結果６ａがタイミング
部３に与えられ入力データＤ２が回路４，５に入力され
るタイミングの所定範囲内の補正が行われて一致点を探
がし、一致点があれば被テスト論理回路を良とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル回路のテスト
装置、特にテスト用のデータの発生やその発生のタイミ
ングの補正を自動的に行わせることができるディジタル
回路のテスト装置に関する。なお以下各図において同一
の符号は同一もしくは相当部分を示す。

【０００２】

【従来の技術】図９は従来のディジタル回路のテスト方
法の説明図である。即ち被テスト論理回路５をテストす
る場合、従来は“１”と“０”で記述された入力データ
Ｄ２と、この入力データＤ２に対応するこの被テスト論
理回路５のＨとＬで記述されたあるべき出力としての期
待値Ｄ４とをテストステップ順に多数対応させてなる入
出力パターン１１を予め手作業で作成し、被テスト論理
回路５に１ステップづつ順次入力データＤ２を与えその
つど被テスト回路５の出力値Ｄ５とこれに対応する期待
値Ｄ４とをコンピュータなどの照合手段１３を介して照
合し、全てのテストステップについてこの照合の不一致
が無ければその被テスト論理回路は正常であると判定し
ている。

【０００３】なお入力データＤ２及び出力値Ｄ５は被テ
スト論理回路５が単なるロジック回路であれば夫々入力
端子に入力されるデータ及び出力端子から出力されるデ
ータとなるが、被テスト論理回路５がマイクロコンピュ
ータを含む場合、入力データＤ２はリード／ライト制御
信号，データバス上の入力データ信号，アドレスバス上
のアドレス信号等を含み得るし、また出力値Ｄ５はデー
タバス上の出力データ信号等を含み得る。

【０００４】

【発明が解決しようとする課題】しかしながら上述のデ
ィジタル回路のテスト方法においては、テストデータを
人手によって作成していたため、回路機能の増加に伴っ
てテストデータの作成量が増し、テストデータの作成時
間に多くを必要とした。また論理シミュレーションを行
う場合、被テスト論理回路のディレイ時間がその使用環
境（温度，電圧等）により変動するので、被テスト論理
回路の出力値を期待値と照合する際にエラーが発生しや
すい。このエラーを防ぐには使用環境条件によるディレ
イを考慮してテストデータを作成する必要がありシミュ
レーション時間が長くなっていた。

【０００５】そこで本発明はこのような問題を解消でき
るディジタル回路のテスト装置を提供することを課題と
する。

【０００６】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のテスト装置は、各テストステップごと
に入力される入力データ（Ｄ２など）に夫々対応して定
まる期待値データ（Ｄ４など）を出力すべき被テスト論
理回路（５など）の機能の良否をテストする装置におい
て、正常な被シスト論理回路に相当する機能を持って各
入力データに夫々対応する期待値データを出力し、且つ
このデータの入出力間のディレイ時間が当該の入力デー
タに応じた所定値であるような期待値発生手段（期待値
発生部４など）と、テストステップごとに順次入力デー
タを発生し、同一の入力データを被テスト論理回路と期
待値発生手段とに共通に与える入力データ発生手段（入
力データ発生部２など）と、このテストステップごとの
前記被テスト論理回路の出力データと期待値発生手段か
ら出力される期待値データとを照合する手段（照合部６
など）とを備えたものとする。

【０００７】また請求項２のテスト装置は、請求項１に
記載のテスト装置において、前記照合手段による照合結
果が不一致であるときは、前記入力データ発生手段が発
生した入力データが前記被テスト論理回路および期待値
発生手段に夫々与えられるタイミングのいずれか一方又
は双方を可変補正する手段（タイミング制御部３など）
を備えたものとする。

【０００８】また請求項３のテスト装置では、請求項２
に記載のテスト装置において、前記照合手段は被テスト
論理回路の出力データと期待値発生手段から出力された
期待値データとか一致する時間幅が所定時間以上ないと
きは不一致と判別するものであるようにする。また請求
項４のテスト装置では、請求項１ないし請求項３に記載
のテスト装置において、前記入力データ発生手段は乱数
処理された入力データを発生するもの（入力データ発生
部２０など）であるようにする。

【０００９】

【作用】同じ入力データを期待値発生部と被テスト論理
回路に入力し、期待値発生部からの所定のディレイ値を
持った出力を被テスト論理回路からの出力値と照合さ
せ、その結果をタイミング制御部へフィードバックし、
入力データの入力のタイミングを補正させる。また、期
待値発生部からの出力と被テスト論理回路からの出力値
とを照合するとき、出力値の出力のタイミングのバラツ
キを補正するフィルタを用いて照合する。

【００１０】図１は、本発明の概念を示した構成図であ
る。タイミング制御部３へ入力されるタイミング情報デ
ータ１には、被テスト論理回路５へデータを入力するタ
イミングを示すライトサイクルタイミングデータと、被
テスト論理回路５から結果を出力するタイミングを示す
リードサイクルタイミングデータと、データの入力時点
から結果が出力される時点までの時間データ（テキスト
サイクルデータ）とがある。

【００１１】入力データ発生部２では、タイミング制御
部３から出力される制御信号によって被テスト論理回路
５への入力データを生成する。タイミング制御部３は、
上記タイミング情報データ１で決められた値をもとに、
論理回路５に対するライト動作およびリード動作を連続
的に行い、データの入力と結果の出力及びシミュレーシ
ョン動作を制御する。

【００１２】期待値データ発生部４は、論理回路５への
入力データをもとに、被テスト論理回路と同様なハード
ロジック又は高級言語もしくはハードウェア記述用の高
級言語を使ってプログラム的に論理回路５の出力すべき
結果としての期待値Ｄ４を出力する。論理回路５は、タ
イミング制御部３が指示する信号値によってデータを入
力し、結果５ａの出力を行う。

【００１３】期待値照合部６は、論理回路５の出力値Ｄ
５と期待値発生部４の出力する期待値データＤ４を比較
する。照合結果６ａとしての一致／不一致の信号はタイ
ミング制御部３に入力され、テスト項目またはテスト工
程の変更がなされる。これらの機能をテストステップ順
に繰返し動作させることで、入力データの自動発生や期
待値データの自動発生、および論理回路５の入力データ
の高速生成が可能となり、併せて対象回路の様々なテス
トを行うことができる。

【００１４】

【実施例】図２は本発明の１実施例としてのディジタル
回路のテスト装置の構成を示すブロック図である。この
図２のテスト装置は入力データ発生部２，タイミング制
御部３，期待値発生部４，被テスト論理回路５，照合部
６からなり、タイミング制御部３には別に予めタイミン
グ情報データ１が与えられる。

【００１５】またタイミング制御部３はタイミング処理
部３１とタイミング補正値発生部３２からなり、このタ
イミング処理部３１はさらに期待値発生部４に対するタ
イミング処理部３１−１と被テスト論理回路５に対する
タイミング処理部３１−２とからなる。またタイミング
補正値発生部３２はさらに定数発生部３３と乱数発生部
３４とからなる。

【００１６】なお定数発生部３３はタイミング処理部３
１−１，３１−２に対して夫々タイミング補正値３３
ａ，３３ｂを与え、同様に乱数発生部３４はタイミング
処理部３１−１，３１−２に対して夫々タイミング補正
値３４ａ，３４ｂを与える。タイミング情報データ１は
被テスト論理回路５の設計者が予めタイミング制御部３
に与えるデータの集まりで、次の〜の３つのデータ
が含まれている。

【００１７】テスト時間の設定値（例えば１００μ
ｓ） 次のａ），ｂ）のシミュレーション動作プログラムデ
ータ（換言すればリード／ライトサイクルの定義） ａ）リード／ライト動作回数の指定値： ・レジスタクリア・ライト動作回数（例えば１回） ・モードセット・ライト動作回数（例えば１回） ・データライト動作回数（例えば１０回） ・データリード動作回数（例えば１回） ｂ）テストサイクル動作の指定値：例えばテスト１はレ
ジスタクリア→モードセット→データライト→データリ
ードの動作順序で行うように指定する指定データ タイミング補正値発生部３２が利用するデータ：この
例では図５で後述する次のようなタイミングデータが含
まれる。

【００１８】ｔＡ＝３００ｎｓ ｔＢ＝最大１００ｎｓ，標準６０ｎｓ，最小１０ｎｓ ｔＣ＝最大１５０ｎｓ，標準８０ｎｓ，最小３０ｎｓ ｔＤ＝最大１２０ｎｓ，標準７０ｎｓ，最小１０ｎｓ ・ ・ ・ 入力データ発生部２は被テスト論理回路５をテストする
ための機能シミュレーション用の入力データＤ２をテス
トステップごとに順次発生する部分で、この入力データ
Ｄ２はタイミング処理部３１−１，３１−２を経て夫々
その出力タイミングが補正されたのち、期待値発生部
４，被テスト論理回路５に入力される。

【００１９】図５はタイミング処理部３１の動作説明用
のタイムチャートである。即ちタイミング処理部３１
（３１−１，３１−２）は入力データ発生部２からの入
力データＤ２としてのライトイネーブル信号データＷＴ
ＥＮ，データバスＤＴＢＵＳ上のデータ，およびアドレ
スデータＡＤＲＥＳＳをテストステップ毎に順次図５の
ｔＡ〜ｔＧに示すタイミングで期待値発生部４と被テス
ト論理回路５へ送る。その際タイミング補正値発生部３
２から照合部６の照合結果６ａを基に出力される前記の
タイミング補正値３３ａ，３３ｂ，３４ａ，３４ｂを利
用して図５のｔＡ〜ｔＧで示されるタイミングを可変補
正する。

【００２０】なおタイミング処理部３１は被テスト論理
回路５へのデータの書込み／読み込みの際に利用するシ
ミュレーション動作プログラムを保持しており、シミュ
レーション全体のコントロール（シミュレーション動作
の繰り返し回数やテスト時間などの制御）も行う。図２
の定数発生部３３，乱数発生部３４からなるタイミング
補正値発生部３２はタイミング処理部３１−１および３
１−２に送るタイミング補正値３３ａ，３４ａおよび３
３ｂ，３４ｂを発生する部分で、照合部６の照合結果６
ａを基に次のＡ，Ｂの２つの処理のどちらか一方を行
う。

【００２１】Ａ：定数発生部３３が設計者の与える可変
範囲内で定数のタイミング補正値３３ａ，３３ｂを例え
ば大きさ順に発生させる処理。 Ｂ：乱数発生部３４が設計者の与える可変範囲内でラン
ダムのタイミング補正値３４ａ，３４ｂを発生させる処
理。 上記Ａ，Ｂの処理は期待値照合結果６ａを基に行われる
が、何れかの処理を行うかを判断させる条件は予め設計
者が決定し、動作プログラムに記述しておくものとす
る。

【００２２】このような補正処理プログラムから生成さ
れるタイミング補正値をタイミング制御部３が利用する
ことで特定のアルゴリズムに従った複数種のテストパタ
ーン（図５のｔＡ〜ｔＧの異なるテストパターン）が作
成できる。期待値発生部４は正常な被テスト論理回路５
と同等の機能を持つ機能モデルからなる。但しこの機能
モデルは被テスト論理回路５が持つような変動するタイ
ミングディレイを含まず入力信号値に対して所定のディ
レイ値を持つシミュレーション結果を期待値Ｄ４として
照合部６へ送っている。この結果、論理回路５へのタイ
ミング不具合が検出され、補正処理が自動的に実行され
る。

【００２３】照合部６は、期待値発生部４からの期待値
Ｄ４と被テスト論理回路５からの出力値Ｄ５を照合比較
し、判定結果６ａとしての一致／不一致の信号をタイミ
ング補正値発生部３２へ送る役割を持つ。図４はこの照
合部６の動作説明用のタイムチャートである。即ち同図
（Ａ）は基本クロック波形、同図（Ｂ）は期待値Ｄ４の
波形、同図（Ｃ）は出力値Ｄ５の波形、同図（Ｄ）は期
待値Ｄ４の波形と出力値Ｄ５の波形とを照合部６の内部
でフィルタをかけて照合した波形、同図（Ｄ）はストロ
ーブ信号（照合時点を指定する信号）の波形を夫々示
す。

【００２４】この照合部６は期待値Ｄ４と出力値Ｄ５の
一致／不一致の照合をストローブ点で行うストローブ照
合のほかに、期待値波形と出力値波形の一致部分の時間
幅が所定値以上あるか否かの照合をとる出力値照合を行
うことができる。この出力値照合では波形の一致をとる
ため僅かなディレイがあっても不一致となるため期待値
Ｄ４及び出力値Ｄ５に対してフィルタ処理を施して照合
する。

【００２５】つまりこの照合は期待値Ｄ４と出力値Ｄ５
をＥＸＯＲ又はＥＸＮＯＲ（図３の例ではＥＸＮＯＲ）
の条件で観測することであり、従来の期待値照合方法で
はストローブポイントを設定した時間のみでしか照合す
ることができなかったが、このフィルタ結果による照合
方法ではデータが一致している時間をシミュレータの持
つタイミングチェック機能を利用して連続して観察でき
るので被テスト論理回路５の不具合をより詳細に検証す
ることができ、製品に対する検証能力向上が図れる。

【００２６】図６，図７は本実施例のテスト装置を利用
したシミュレーション波形例を示す。図６ではライトパ
ルスとしてのライトイネーブル信号ＷＴＥＮ及びリード
パルスとしてのリードイネーブル信号ＲＤＥＮは共にク
ロック２つ分のパルスとなっている。リードイネーブル
信号ＲＤＥＮによってデータバスＤＴＢＵＳに出力値デ
ータが出力されたとき、期待値と一致時間幅の広い結果
が得られている。

【００２７】図７ではライトパルスＷＴＥＮの幅は図６
と同じであるが、入出力データのデータバスＤＴＢＵＳ
及びリードパルスＲＤＥＮのタイミングが異なってい
る。このように本発明によって、様々なシミュレーショ
ンを自動的にかつ連続に行うことができる。図３は本発
明の第２の実施例としてのディジタル回路のテスト装置
の構成を示す。同図においては図２に対して新たな入力
データ発生部２０が設けられ、この発生部２０にタイミ
ング制御部３から入力データ制御信号３０１が与えられ
る点が異なる。

【００２８】図８は入力データ発生部２０の動作説明図
である。入力データ発生部２０は“１”，“０”のデー
タ列からなるシミュレーション用のテストデータを格納
する入力データファイル２１の他に乱数発生部２２，乱
数処理部２３等を備え、タイミング制御部３からＮｅｘ
ｔの入力データ制御信号３０１を入力したときは入力デ
ータファイル２１内の入力データＤ２を順次アドレス
（テストステップ）順に出力する。この動作は図２の入
力データ発生部２と同じである。しかしタイミング制御
部３からｒａｎｄｏｍの入力データ制御信号３０１を入
力したときは乱数発生部２２，乱数処理部２３を経て作
られた乱数処理された入力データＤ２を出力する。この
ようなランダムのテストデータＤ２の作成方法は被テス
ト論理回路５が画像データを処理するものであるような
場合、多くの画素を指定する無数のテストデータから偏
りのないいくつかのテストデータを選ぶのに有効であ
る。

【００２９】また入力データ発生部２０がタイミング制
御部３からＲｅｐｅａｔの入力データ制御信号３０１を
入力した場合は前回と同じテストデータＤ２を出力す
る。

【００３０】

【発明の効果】本発明によればディジタル回路のテスト
装置を入力データ発生部，タイミング制御部，期待値発
生部，被テスト論理回路，照合部によって構成し、人手
で又は乱数を用いて作った入力データを被テスト論理回
路と、正常な被テスト論理回路に相当する機能を持ち、
且つ入出力間のディレイ値が一定な期待値発生部とに共
通に与え、期待値発生部からの出力値（期待値）と被テ
スト論理回路からの出力値とを照合させるようにしたの
で、少なくとも期待値データを人手で作る必要がなくな
り、テストデータの作成時間を省きテスト所要時間を減
少させることができた。

【００３１】また入力データとして人為的に作成したデ
ータのみならず、乱数で作ったデータをも用いることが
できるのでテストデータを高速で、しかも複数種作成す
ることができる。またテスト装置が入力データ発生部と
タイミング制御部を併せもつようにしたので、簡単な、
しかも入力データの入力のタイミングを連続可変できる
連続的なテストが可能となった。

【００３２】以上のことから、テストパターンの作成時
間とテスト時間の短縮ができ通常のテスト項目より多く
の項目のテストができるため、製品の品質向上が図れ
る。

【図面の簡単な説明】

【図１】本発明の概念的な構成を示すブロック図

【図２】本発明の第１の実施例としての構成を示すブロ
ック図

【図３】本発明の第２の実施例としての構成を示すブロ
ック図

【図４】図２の照合部の動作説明用のタイムチャート

【図５】図２のタイミング処理部の動作説明用のタイム
チャート

【図６】図２の動作説明用のシミュレーション波形の１
例を示す図

【図７】図２の動作説明用のシミュレーション波形の他
の例を示す図

【図８】図３の入力データ発生部の入力データ生成動作
の説明図

【図９】従来のディジタル回路のテスト方法の説明用の
ブロック図

【符号の説明】

１ タイミング情報データ ２ 入力データ発生部 ３ タイミング制御部 ４ 期待値発生部 ５ 被テスト論理回路 ６ 期待値照合部 ６ａ 照合結果 Ｄ２ テスト用入力データ Ｄ４ 期待値 Ｄ５ 出力値 ２０ 入力データ発生部 ２１ 入力データファイル ２２ 乱数発生部 ２３ 乱数処理部 ３１（３１−１，３１−２） タイミング処理部 ３２ タイミング補正値発生部 ３３ 定数発生部 ３３ａ タイミング補正値 ３３ｂ タイミング補正値 ３４ 乱数発生部 ３４ａ タイミング補正値 ３４ｂ タイミング補正値 ３０１ 入力データ制御信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】各テストステップごとに入力される入力デ
   ータに夫々対応して定まる期待値データを出力すべき被
   テスト論理回路の機能の良否をテストする装置におい
   て、 正常な被テスト論理回路に相当する機能を持って各入力
   データに夫々対応する期待値データを出力し、且つこの
   データの入出力間のディレイ時間が当該の入力データに
   応じた所定値であるような期待値発生手段と、 テストステップごとに順次入力データを発生し、同一の
   入力データを被テスト論理回路と期待値発生手段とに共
   通に与える入力データ発生手段と、 このテストステップごとの前記被テスト論理回路の出力
   データと期待値発生手段から出力される期待値データと
   を照合する手段とを備えたことを特徴とするディジタル
   回路のテスト装置。
2. 【請求項２】請求項１に記載のテスト装置において、 前記照合手段による照合結果が不一致であるときは、前
   記入力データ発生手段が発生した入力データが前記被テ
   スト論理回路および期待値発生手段に夫々与えられるタ
   イミングのいずれか一方又は双方を可変補正する手段を
   備えたことを特徴とするディジタル回路のテスト装置。
3. 【請求項３】請求項２に記載のテスト装置において、 前記照合手段は被テスト論理回路の出力データと期待値
   発生手段から出力された期待値データとが一致する時間
   幅が所定時間以上ないときは不一致と判別するものであ
   ることを特徴とするディジタル回路のテスト装置。
4. 【請求項４】請求項１ないし請求項３に記載のテスト装
   置において、 前記入力データ発生手段は乱数処理された入力データを
   発生するものであることを特徴とするディジタル回路の
   テスト装置。