JPH0629494A - フラッシュ記憶装置の書込み状態を確認する回路及びその方法 - Google Patents

フラッシュ記憶装置の書込み状態を確認する回路及びその方法

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JPH0629494A JP33941691A JP33941691A JPH0629494A JP H0629494 A JPH0629494 A JP H0629494A JP 33941691 A JP33941691 A JP 33941691A JP 33941691 A JP33941691 A JP 33941691A JP H0629494 A JPH0629494 A JP H0629494A
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Abstract

(57)【要約】 【目的】 温度変化及びゲート電圧に無関係にＥＰＲＯ
Ｍのセルの書込み状態を確認することができる回路を提
供する。 【構成】 シリコン基板上に作られ且つ、各々が浮動ゲ
ートを備えている複数の記憶セルを使用する電気的消去
可能電気的書込み可能読出専用記憶装置における消去お
よび書込みを確認する基準機構である。この基準機構
は、消去確認動作および書込み確認動作の双方に対して
調節可能単一セル基準装置を利用している。基準セルの
しきい電圧は、アレイ内のすべての記憶セルが特定の書
込み状態（すなわち、消去されている、または書込まれ
ている）にあると考えられるレベルより下（消去確認基
準セルの場合）または上（書込み確認基準セルの場合）
のレベルに調節される。読出し基準装置の場合には、消
去確認基準セルおよび書込み確認基準セルを組み合わせ
た二重セル読出し基準装置について記してある。二重セ
ル基準装置が望ましいが、調節可能読出し基準装置をも
教示している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、金属酸化物半導体（Ｍ
ＯＳ）の電気的書込み可能読出専用記憶装置（ＥＰＲＯ
Ｍ）および電気的消去可能電気的書込み可能読出専用記
憶装置（ＥＥＰＲＯＭ）の分野に関し、特に「フラッシ
ュ」ＥＰＲＯＭおよび「フラッシュ」ＥＥＰＲＯＭの分
野に関する。
【０００２】
【従来技術】金属酸化物半導体（ＭＯＳ）の電気的書込
み可能読出専用記憶装置（ＥＰＲＯＭ）は、普通に浮動
ゲートと言われている電気的に絶縁されたゲートを備え
ている記憶セルを頻繁に使用している。これら浮動ゲー
トは、ほとんどの場合酸化物で完全に囲まれ、多結晶シ
リコン（すなわち、ポリシリコン）層から形成されてい
る。情報は記憶セルまたは記憶装置に浮動ゲート上の電
荷の形で格納されている。電荷は、セルの構造により、
電子なだれ注入、チャンネル注入、トンネル貫通などの
ような多様な機構により浮動ゲートに輸送される。これ
らセルは一般にアレイを紫外（ＵＶ）線に暴露すること
により消去される。これらセルの一例は米国特許3,500,
142、3,660,819、3,755,721、および4,099,196に見出す
ことができる。
【０００３】電気的に消去可能で且つ電気的に書込み可
能なセル（たとえば、ＥＥＰＲＯＭ）では、電荷は基板
上に形成される薄いゲート酸化物領域を通る電子のトン
ネル貫通により浮動ゲートに載せられたり浮動ゲートか
ら取出されたりする（例として、米国特許第4,203,158
号を参照）。他の例では、電荷は、米国特許第4,099,19
6号に記されているように上部制御電極を通して取出さ
れる。
【０００４】更に最近では、新しい部類の電気的消去可
能装置が出現してきており、この装置は屡々「フラッシ
ュ」ＥＰＲＯＭまたは「フラッシュ」ＥＥＰＲＯＭと言
われる。これら記憶装置では、記憶セルは電気的に消去
されるが、それにもかかわらずセル自身はセルあたり１
個の装置のみから構成されている。また、アレイ全体
を、または個々の記憶セルのブロックを消去することが
できる。
【０００５】ＥＰＲＯＭは、「フラッシュ」ＥＰＲＯＭ
を含めて、消去および書込みの双方の場合に伝統的にそ
の印刷回路板から取外されるが、ＥＥＰＲＯＭおよび
「フラッシュ」ＥＥＰＲＯＭは、記憶装置からデータを
読出すのに使用される同じ回路（たとえば、印刷回路
板）に取付けられている間に書込まれたり消去されたり
するのが一般的である。したがって、各種ＥＥＰＲＯＭ
の場合には特別な書込み装置は不要である。或る状況に
おいては、「オンチップ」回路を使用して書込みおよび
消去の動作が正しく行われていることを確認する。たと
えば、米国特許4,460,982 は、書込みおよび消去の双方
を確認する手段を備えた「知能」ＥＥＰＲＯＭを開示し
ている。
【０００６】消去および書込みの確認を行うにあたり、
従来技術では多様なセンス増幅器を使用して記憶セルの
状態を検知している。検知により確認を行うには、確認
される記憶セルの語線にゲート電位を印加することによ
りその記憶セルから電流を発生させる。その電流を、セ
ンス増幅器により、基準セルからの電流と比較する。典
型的には、ＥＰＲＯＭは、構造が記憶セルと同一でそれ
ら基準セルとして働く一例のＵＶ消去セルを使用する。
アレイに対してまたは各Ｉ／Ｏに対して一つの列が存在
することができる。各Ｉ／Ｏに対して複数の列を有する
構成も従来技術では実施されている。すべての基準列構
成は少なくとも一つの基準セルを各行の記憶セルと関連
づけている。センス増幅器は、確認される記憶セルから
引出されている電流が、記憶セルに対して或る関係で載
荷されている基準セルからの電流より多いか少ないかを
判定する。これを行うにあたり、センス増幅器は、記憶
セルの書込み状態を確認する。
【０００７】典型的なＥＰＲＯＭの記憶セルおよび基準
セルは共にＵＶ消去であるから、それぞれの電流分布は
異なっている。通常、この分布の差のため、電流が直接
比較されることがない。何故なら確認される消去セルが
書込まれているようにまたはその逆に見える可能性があ
るからである。この問題を解決するには、抵抗性負荷を
使用して基準電流を有効に分割するかまたは載荷するか
して基準電流が常に記憶セル電流より低くなるようにす
る。使用される典型的な負荷は、記憶セルの負荷の半分
または三分の一であり、得られる２対１または３対１の
比をセンス増幅器比率（ＳＡＲ）と言う。このように、
従来技術では、電流の比較を１対１以外のＳＡＲで行っ
ていた。
【０００８】
【発明が解決しようとする課題】１対１以外のＳＡＲを
用いると、単一セル基準からの電流に頼るセンス増幅器
による記憶セルの消去および書込みの確認は、基準セル
および記憶セルの双方のしきい電圧に他に各々に加えら
れるゲート電位によっても変わってくる（すなわち、３
対１のＳＡＲの場合、発明の詳細な説明において示す方
程式１、２、および３を使用して後に得られるように、
ＶWL1 ＝ 1.5＊Ｖt1a − 0.5＊Ｖt1r）。フラッシュ記
憶装置は通常、書込みおよび消去の動作を確認条件が、
したがって上記方程式が満たされるまで続ける反復ルー
プにより書込まれ、消去される。得られるアレイしきい
電圧は Ｖt1a ＝ （２／３）＊ ＶWL1 ＋ （１／３）＊
Ｖt1r で与えられる。
【０００９】Ｖt1aは生産速度および他の因子を決定す
るのでＶt1aを正確に制御することが重要である。上記
方程式を見ると、消去および書込みの確認のためＶt1a
を正確に置く（すなわち、制御する）ためには、語線電
圧を非常に良好に制御することが必要である。また、方
程式の性格は、温度が変化すれば、アレイによる基準セ
ルの追跡が、負荷比率が理想的でないため、困難にな
る。この困難は、しきい電圧に対して生ずる変化が互い
に完全に相殺しないことによるものである。このため
１：１の比が存在しないことから生ずる差異に適応する
ために語線電圧に温度を追跡させるという要件が更に加
わるが、これは現状技術では行われていない。
【００１０】最後に、記憶セルは、基準セルが遮断する
（オフになる）ため、基準セルのしきい値より低い電圧
では確認することができない。基準セル電流と記憶セル
電流との間の関係を示す方程式は、ゲート電位（ＶWL
1）が基準セルのしきい電圧（Ｖt1r）に近づくと無効に
なる。
【００１１】
【課題を解決するための手段】わかるとおり、本発明
は、読取り動作および書込み／消去の確認についてフラ
ッシュ記憶装置検知用の単一セル基準構造を備えてお
り、これは抵抗性負荷を１：１の関係（ＳＡＲ）に合わ
せることにより書込み／消去確認のための温度およびプ
ロセスの追跡を行っている。これにより本発明を制御ゲ
ート電圧に不感にすることができる。
【００１２】シリコン基板上に作られ且つ、各々が浮動
ゲートを備えている、複数の記憶セルを有する電気的消
去可能電気的書込み可能読出専用記憶装置（ＥＥＰＲＯ
Ｍ）アレイにおいて消去および書込みを確認する回路に
ついて述べる。一実施例によれば、基板に組込まれた第
１の回路手段が記憶セルの語線に結合されている。第１
の回路手段は、アレイ記憶セルに調和する単一セル基準
装置を備えており、これはアレイ内のセルに書込まれて
いるか否かを確認するのに使用される。この単一セル基
準装置のしきい電圧は、それより上ではアレイ内のすべ
てのセルが書込まれていると考えられるレベルに調節さ
れている。語線にゲート電圧が加えられることにより、
確認される記憶セルだけでなく第１の調節可能基準装置
も導通する。これらの電流は、記憶セルおよび第１の調
節可能基準装置に結合された等しい抵抗を使用するセン
ス増幅器により直接比較されて、電流を表す電位を発生
する。単純に、確認される記憶セルのしきい電圧が第１
の調節可能基準装置のしきい電圧より大きい場合に、記
憶セルが引出す電流は第１の調節可能基準装置が引出す
電流より少なく、センス増幅器は、記憶セルが書込まれ
たと確認されたことを示す信号を発生する。
【００１３】基板には第２の回路手段も組込まれてお
り、記憶セルの語線に結合されている。第２の回路手段
は、アレイ記憶セルに調和する第２の単一セル基準装置
を備えており、これはアレイ内のセルが消去されてしま
っているか否かを確認するのに使用される。この単一セ
ル基準装置のしきい電圧は、それより下ではアレイ内の
すべてのセルが消去されたと考えられるレベルに調節さ
れている。語線にゲート電位が印加されると確認される
記憶セルの他に第２の調節可能基準装置も導通する。こ
れら電流は、記憶セルおよび第２の調節可能基準装置に
結合された等しい抵抗を使用するセンス増幅器により直
接比較されて電流を表す電位を発生する。単純に、確認
される記憶セルのしきい電圧が第２の調節可能基準装置
のしきい電圧より小さい場合に、記憶セルは基準セルよ
り多い電流を引出し、センス増幅器は記憶セルが消去さ
れたと確認されたことを示す信号を発生する。
【００１４】読出し動作に適応する第３の基準セルも調
節可能単一セル基準装置の形を取ることができ、その場
合そのしきい電圧は読出し速度および他の生産上の考慮
事項に対して最適化されたレベルに調節される。好適実
施例では、二つの単一セル基準装置を並列に結合して普
通のトランジスタ切換えにより二つの装置の組合わせが
読出し動作を支持することができるが、一方二つの基準
セルをその個々の指定動作を続行することができるよう
にすることもできる。
【００１５】スイッチを使用して一方の、または両方の
（二重セル読出し基準の場合）セルを、どの動作を取る
かに従ってセンス増幅器に結合する。
【００１６】
【実施例】電気的消去可能電気的書込み可能読出専用記
憶装置における消去および書込みを確認する回路につい
て述べる。下記説明において、本発明を完全に理解する
ために、特定の装置形式、電圧などのような多数の特定
の細目を示してある。しかし、当業者には本発明をこれ
ら特定の細目無しで実施することができることが明らか
であろう。その他の場合には、周知のプロセルおよび回
路については本発明を不必要に不明瞭にしないために詳
細には説明しなかった。
【００１７】通常、典型的な「フラッシュ」ＥＰＲＯＭ
の記憶装置は、記憶セルの語線または制御ゲートを約12
ボルトの電位に、ドレイン領域を約７ボルトに、および
ソース領域を大地に結合することにより書込まれる（す
なわち、負電荷を浮動ゲートに載せる）。これらの条件
のもとで、チャンネル熱電子注入を記憶セルの酸化物層
を通して行う。典型的には、記憶セルは 5.5ボルトを超
えるしきい電圧に書込まれる。セルを消去するには、ド
レインを浮かし、語線または制御ゲートを接地し、約12
ボルトの電位をソース領域に印加する。これら条件下
で、電荷は浮動ゲートから基板内に突抜ける。セルの読
出し中、正電位（電荷を浮動ゲートに転送させる電位よ
り少ない）を制御ゲートに印加し、低電位（電荷を基板
内に突抜けさせる電位より低い、たとえば、１ボルト）
をドレイン領域に印加する。装置を通る電流を検知して
浮動ゲートが負に帯電しているか否かを判定する。浮動
ゲートに負電荷が載っていれば装置のしきい電圧が上に
移動して、その導電性が低くなる。このようにして、セ
ンス増幅器を用いれば、浮動ゲートに電荷が存在するか
存在しないかを判断することができる。
【００１８】記憶セルが消去されているか書込まれてい
るか否かを確認するには、セルのしきい電圧を確かめな
ければならない。それ故、記憶セルを通る電流を発生し
なければならない。一旦発生すれば、この電流を基準電
流と比較する。基準電圧を特定のレベルに設定して多量
のまたは少量の電流を引出している記憶セルが、その記
憶セルがそれぞれ消去されているかまたは書込まれてい
るかを示すようにする。このように、記憶セルの確認
は、基準セル電流に対する記憶セルが引出す電流の量に
依存する。
【００１９】本発明の基準機構の基本的考え方は、消去
および書込みの双方の確認に対して別々の基準装置を使
用することである。消去確認動作の場合、消去基準セル
のしきい電圧は、「フラッシュ」ＥＰＲＯＭが消去され
ていると考えられる。レベルより下のレベルに「調節」
される。換言すれば、消去基準セルのしきい電圧は、消
去基準セルより低いしきい電圧を有する記憶セルが消去
されていると考えられる点に設定される。アレイ記憶セ
ルと消去基準セルとの双方が導通すれば、しきい電位が
低い方のセルが多量の電流を引出す。それ故、記憶セル
が消去基準セルより多い電流を引出せばその記憶セルは
確認される。同様に、書込み確認動作については、書込
み確認基準装置は、「フラッシュ」ＥＰＲＯＭが書込ま
れていると考えられるレベルより上のレベルに「調節」
される。したがって、記憶セルと書込み確認基準セルと
の双方が導通すると、記憶セルは、基準セルより少ない
電流を引出す場合確認されたと考えられる。
【００２０】従来技術では、確認に使用される基準列に
ある基準セルのしきい電圧は、電気的調節の代わりに、
ＵＶ消去により設定されている。
【００２１】図１を参照して、典型的なＵＶ消去ＥＰＲ
ＯＭのしきい電圧、 Ｖt1i、の範囲は2.6±0.3ボルトで
ある。この分布は、温度（125℃から-55℃までの範囲）
および電源電圧（12Ｖ± 0.6Ｖ）の変化を受ける。従来
技術の基準機構では、消去分布の最高点は、消去確認動
作中に印加されているゲート電圧によって決まる。消去
分布の対応する最高点（Ｖter、max）は、この考え方に
基き３Ｖ±0.4 Ｖである。本発明は、従来技術の消去分
布の位置の不確実性をその位置を消去基準装置のしきい
電圧に固定することにより回避している。それ故、アレ
イ消去分布の位置は、温度、書込み／消去電源電圧（Ｖ
pp）、またはゲート分布の変動に影響されない。
【００２２】同様に、図２は典型的な従来技術のＥＰＲ
ＯＭセルの書込み分布を示す。温度変化および書込み／
消去電源電圧Ｖppに関して同じ不確実性が存在する。書
込み分布の対応する最低点（Ｖtp r、min）は5.7Ｖ±0.7
Ｖにある。本発明は、フラッシュＥＰＲＯＭセルの書込
み分布の最低点を書込み確認装置のしきい電圧に固定す
ることにより不確実性を回避している。したがって、書
込み確認基準装置のしきい電圧は書込み分布最小の所要
最低点に設定される。
【００２３】図３は、従来技術の検知回路の簡略図を示
す。記憶セル10は、「フラッシュ」ＥＰＲＯＭの典型的
なアレイセルを表すトランジスタである。記憶セル10の
ゲートは語線12aに取付けられ、ドレインは、線路 41を
介して、センス増幅器30に取付けられている。記憶セル
10に電位を印加すると、電位がそのしきい電位 Ｖt1aよ
り大きければ、セルが導通する。基準セル20は、記憶セ
ル10に対する基準セルであり、記憶セルの浮動ゲートに
電荷が存在することを判定するのに使用される基準電流
を発生するのに使用される。基準セル20のゲートは語線
12b に取付けられ、ソースは、線路42を介して、センス
増幅器30に結合されている。基準セル20のゲートに電位
が印加されると、その電位がそのしきい電位 Ｖt1rより
大きければセルが導通する。記憶セル10の書込み状態が
確認中であるとき、ゲート電位は記憶セル10の語線ＶWL
1aにおよび基準セル20の語線ＶWL1rに印加されて、それ
ぞれ記憶セル電流Ｉaおよび基準セル電流Ｉrを発生す
る。電流ＩaおよびＩrが流れていると、アレイ側負荷抵
抗11および基準セル側負荷抵抗21が電圧Ｖ+およびＶ-を
発生する。電圧Ｖ+およびＶ-はセンス増幅器（ＳＡ）30
への入力電圧を表す。
【００２４】セルが二つとも導通していれば、センス増
幅器30への入力電圧は次の近似方程式または一次方程式
で表される。
【００２５】 Ｖ+ ＝ ＩaＲa ＝ （１／２）β（ＶWL1a − Ｖt1a）Ｒa ．．． （１） Ｖ- ＝ ＩrＲr ＝ （１／２）β（ＶWL1r − Ｖt1r）Ｒa ．．． （２） センス増幅器30は、Ｖ+およびＶ-が等しい、すなわち （ＶWL1a − Ｖt1a）Ｒa ＝ （ＶWL1r − Ｖt1r）Ｒr . ．．．. （３） のとき、出力信号、ＳＡout、すなわち「トリップ」を
発生する。
【００２６】従来技術の基準機構では、先に言及したよ
うに、ゲート電位の制御は、「フラッシュ」ＥＰＲＯＭ
セルの消去および書込み分布の位置を制御するために、
十分洗練されていなければならなかった。
【００２７】図４に示す現在のところ好適な実施例は、
従来技術に関する制限を、各動作（たとえば、書込み確
認、消去確認など）について別々の基準装置を使用する
ことによって回避している。基準機構を備えた基準装置
は、大きさおよび構造とも記憶装置と同じである。基準
装置群は共に、アレイ内の各行について、各Ｉ／Ｏまた
はＩ／Ｏ群について、またはアレイ全体について、基準
となることができるアレイを形成している。
【００２８】記憶セルを装置10として示してある。語線
12は、装置10および行内の他の記憶セルにわたって延
び、行内の記憶セルのゲートに取付けられる。通常の復
号を通じて、行デコーダはアレー内の語線を選択する。
同様に、アレイ内の列は列デコーダを用いて選択され
る。これにより記憶セル10は線路41を介してセンス増幅
器30に結合される。語線12にゲート電位を印加すると記
憶セル10によりそれが持っている電荷の量（すなわち、
ＶWL1a − Ｖt1a）に従って電流が発生する。
【００２９】語線12は、通常のトランジスタおよびデコ
ーダ論理により切換え制御されて基準装置20aおよび20b
（および20cなど）にも結合される。基準装置20aおよび
20b（および20cなど） は記憶セルと調和している。し
たがって、基準装置は大きさおよび構造が記憶セルと同
一の基準セルである。基準セルのゲートは確認動作中ス
イッチ44により語線12に取付けられる。スイッチ44は通
常のトランジスタ論理から構成されている。基準セルの
ソースはアレイ内の記憶セルのソースと全く同様に接地
されている。基準セルのドレインは、基準セルを線路42
を介してセンス増幅器30に結合するスイッチ43に取付け
られている。スイッチ43は通常のトランジスタ論理から
構成されている。
【００３０】基準セル20aは、消去確認基準セルを表す
が、基準セル20bは、書込み確認基準セルである。 読出
し基準セルは基準装置20cにより表すことができるが、
読出し基準装置は、後に説明するように更に適切な他の
実施例（すなわち、二重セル読出し基準装置）を取るこ
とができる。語線12を選択すると、基準機構（またはア
レイ）内の基準セルのどれをも選択してセンス増幅器に
結合することができ、いずれの装置の対応する基準電流
をも同時に発生する記憶セル電流と比較することができ
る。
【００３１】記憶セル電流および基準電流はセンス増幅
器30により比較されるが、これらは直接比較されない。
センス増幅器30は、アレイセル電流および基準電流によ
り線路41および42にそれぞれの抵抗11および21で発生さ
れた電位を比較する。現在のところ好適な実施例では、
センス増幅器30の比較のための電位を発生するのに使用
される、記憶セル10の抵抗11および消去および書込み確
認基準セル （20aおよび20b） の抵抗21は等しい。この
１：１の比により、記憶セル10が基準セルより多量のま
たは少量の電流を引出すとき、確認が可能になる。この
ように、センス増幅器30の構成がはるかに簡単になる。
また、記憶セル10および基準セル20aおよび20bは、 同
じ基板上に製作され且つ等しい負荷を利用しているの
で、温度追跡が行われる。
【００３２】二つの基準セル20aと20bとは大きさおよび
構造が同じであるが、同じゲートまたは語線電位に対し
て各々が発生する基準電流は異なる。センス増幅器30の
線路42に現れる電位は、基準電流に帰因するが、語線12
に載っているゲート電位、基準セルのしきい電位、およ
び側負荷抵抗21の一要因である。二つの基準セルにより
発生される基準電流の差は、そのしきい電圧の差による
ものである。上に言及したように、消去および書込み確
認セルのしきい電圧は、それぞれフラッシュＥＰＲＯＭ
セルに対する消去分布の最高点および書込み分布の最低
点に設定されている。読出し動作の性能は、図５に示す
ように有効検知窓（すなわち、利用可能信号）によって
決まる。これは、消去分布の最高 Ｖt（Ｖt1a、max）、
書込み分布の最低 Ｖt（Ｖt1a、min）、およびセンスア
ンプ比率（ＳＡＲ）によって決まる。
【００３３】基準セルのしきい電位を設定する望ましい
方法は、最初に基準セルをＵＶでまたは電気的に消去す
ることである。次いで基準セルのトランジスタにゲート
電圧およびドレイン電圧の制御により所要しきい電圧ま
で書込む。基準セルのしきい電圧を設定する別の方法
は、アナログトリミングであり、これにより基準セルの
トランジスタは所要しきい電圧レベルより上の一定のレ
ベルまで書込まれ、次いで消去されてその値を達成す
る。たとえば、しきい電圧が 5.7ボルトの書込み確認基
準セルを作るには、基準トランジスタに最初 5.7ボルト
より高いレベルまで書込まなければならない。基準セル
に書込むには、高電圧（たとえば、12Ｖ）をトランジス
タの制御ゲートに印加し、低電圧（たとえば、７Ｖ）を
ドレイン領域に印加し、ソース領域を接地する。これら
の状態のもとで、浮動ゲートを負に帯電させる。一旦浮
動ゲート上の電荷によりしきい電圧が 5.7ボルトより大
きくなると、書込みを停止する。次にドレイン領域を浮
かし、制御ゲートを接地し、高電圧をソース領域に印加
する。これらの条件下で、電荷は浮動ゲートから突抜け
て消去が行われる。書込み確認セルのしきい電圧は 5.7
ボルトの電圧にまで消去される。それ故、しきい電圧を
有するトランジスタ基準装置が作られる。消去確認基準
セルは同じようにして作ることができる。
【００３４】図４を参照して、今度はアレイ内のセルが
書込まれており、書込みが完了していることを確認する
ことが必要であると仮定する。記憶装置10のような記憶
セルを、通常のデコーダ論理を用いて選択する。このプ
ロセルにより語線12に電位が載り、語線12はその電位を
記憶装置10のゲートに載せる。記憶装置に載っているゲ
ート電位により、ゲート電位が記憶セル10のしきい電圧
（Ｖt1a） より大きいとき、記憶セル10が導通する。方
程式（１）により上に示したように、この電流は記憶セ
ル10のゲート電位およびしきい電圧に関係している。記
憶セル電流は、抵抗11と関連して、センス増幅器30の入
力の一つから線路41に載る電位を発生する。同時に、語
線12の上のゲート電位が基準装置のゲートに現れる。書
込み確認基準セル20bは、基準セル20bからの書込み確認
基準電流を伝える。通常デコーダ論理はスイッチ43を制
御してセンス増幅器30が基準電流を受けることができる
ようにする。基準電流は、抵抗性素子21と関連して、セ
ンス増幅器30の入力点で線路42の上に別の電位を発生す
る。センス増幅器30は次に記憶セル電流を書込み確認基
準電流と比較する。記憶装置10および基準セル 20bの双
方のゲート電位が同じである場合、 書込み確認基準セ
ル20bのしきい電圧が記憶装置10のしきい電圧より小さ
いと、記憶セル10は書込み確認基準セル20bより少ない
電流を引出す。この場合には、記憶装置10の書込みが確
認され、 センス増幅器30はＳＡout信号を発生する。
【００３５】今度はアレイ内のセルが消去されており、
消去が完了したことを確認する必要があると仮定する。
通常のデコーダ論理を用いて、記憶装置10のような記憶
セルを選択する。このプロセスにより電位が語線12に載
り、語線12はこの電位を記憶装置10のゲートに載せる。
記憶装置10に載っているゲート電位により、ゲート電位
や記憶セル10のしきい電圧より大きいとき記憶セル10が
導通する。上に方程式（１）により示したように、この
電流は記憶セル10のゲート電位およびしきい電圧（Ｖt1
a） に関係している。記憶セル電流は、抵抗11と関連し
て、センス増幅器30の入力の一つから線路41の上に電位
を発生する。同時に、語線12に載っているゲート電位が
基準装置に現れる。消去確認基準セル 20aは消去確認基
準電流を伝える。通常デコーダ論理は、スイッチ43を制
御してセンス増幅器30が基準セル20aからの基準電流を
受けることができるようにする。基準電流は、抵抗性素
子21と関連して、センス増幅器30の入力点で線路42の上
に別の電位を発生する。センス増幅器30は次に、記憶セ
ル電流を消去確認基準電流と比較する。記憶装置10およ
び基準セル20bの双方のゲート電位が同じである場合、
消去確認基準セル20aのしきい電位が記憶装置10のしき
い電位より大きいと、記憶セル10は消去確認基準セル20
aより多い電流を引出す。この場合には、記憶装置10 の
消去が確認され、センス増幅器30はＳＡout信号を発生
する。
【００３６】読出し動作は、消去確認および書込み確認
の動作と同じように行われ、この場合、 20cのような読
出し基準セルを利用する。ゲート電圧がアレイおよび基
準セルのしきい電圧のすべてより高ければ、ゲート電圧
の値に関係なく、読出し基準セル 20cのしきい電位が記
憶装置10のしきい電位より大きければ、読出し動作を行
うことができる。
【００３７】調節可能単一セル基準セルを読出し動作を
行うのに使用することができるとしても、現在のところ
好適な実施例では、二重セル読出し基準構成を利用して
いる。図６に示すが、二重セル読出し基準機構は、二つ
の基準セル、20gおよび20h、を２：１のセンス増幅器比
率（ＳＡＲ）でセンス増幅器30になるように並列に結合
することから構成される。基準セル20gおよび20hは、そ
れぞれ書込み確認および消去確認基準セルとすることが
できる。基準セル20gおよび20hは、書込み確認基準セル
および単一読出し基準セルから構成することもでき、こ
れらセルは共に読出し基準セルを作る。結合の効果は、
二つの基準セル20gおよび20hからの電流の和を因数２
（ＳＡＲ）で割ったものである基準電流を発生すること
である。二重セル基準機構に帰因する電圧分布の図を図
７に示す。曲線Ａは３：１のＳＡＲを有する基準列でＵ
Ｖ消去基準を利用する従来技術の機構を示す。曲線Ｂは
上述の単一セル基準機構に対する読出し基準電流を表
す。曲線Ｃは二重セル読出し基準機構に対する基準電流
特性を示す。読出し基準電流の曲線は通常、消去と書込
みとの確認基準電流分布の間にある。
【００３８】二重セル基準機構には上述の従来技術の基
準機構に対して長所がある。たとえば、図７に示すよう
に、Ｖccもの高い電圧で消去された書込みセルを読出す
危険が無くなっている。また、単一セル基準機構と同じ
温度およびプロセスを追跡する利益が二重セル基準機構
では広く行われている。単一セル基準機構との一つの差
違は、二重セル基準機構が単一セル基準よりも低い電力
供給（ゲート電圧）で働くということである。
【００３９】二重セル読出し基準機構には種々な変形が
存在し、その第１を図６に示す。図６で、書込み確認基
準セルおよび読出し基準セル、それぞれ20gおよび20h、
は並列に結合されている。スイッチ43を使用して、その
制御によりセンス増幅器30が見る基準電流が調整され
る。他の実施例は、基準列の配列を維持することであ
り、これでは列内の基準セルは消去確認基準セルであ
る。スイッチを介してこの消去確認基準セルに結合され
て、書込み確認基準として働くことができるかまたはス
イッチにより消去確認基準に結合されたとき、二重セル
読出し基準セルとして働くことができる書込み確認基準
セルがあることになる。別の方法は、書込みおよび消去
の確認基準セルを並列に結合するが、一方または他方に
出力読出し基準電流に大きい負荷を与えることである。
この場合には、読出し基準の最適速度が各基準セルが持
つべき負荷（すなわち、先に説明した現在のところ好適
な実施例では各々について0.5以外）を指示する。最後
に、４セル基準機構も可能である。この場合には、二つ
の基準セルが消去確認基準セルおよび書込み確認基準セ
ルとしてそのそれぞれの役割を果すが、他の二つは組み
合わされて二重セル読出し基準セルを形成する。結局、
使用する変形案は、どの変形案が読出し動作に対して最
大速度を発生するかによって決まる。
【００４０】
【発明の効果】以上説明したとおり、フラッシュＥＰＲ
ＯＭにおいて消去および書込みを確認するための、温度
変化およびゲート電圧に実質上無関係な電圧を発生する
回路が提供される。
【図面の簡単な説明】
【図１】典型的な従来技術のＥＰＲＯＭセルの消去確認
範囲の図である。
【図２】典型的な従来技術のＥＰＲＯＭセルの書込み確
認範囲の図である。
【図３】従来技術の回路の簡略回路図である。
【図４】本発明の、確認動作中の概略回路図である。
【図５】書込みおよび消去の確認動作に対する典型的な
電圧分布の図である。
【図６】二重セル読出し基準機構の回路概要である。
【図７】二重セル読出し基準機構に対する電圧分布の図
である。
【符号の説明】
10 記憶セル 12a,12b 語線 20.20a,20b, 20c, 20g, 20h 基準セル 30 センス増幅器 43, 44 スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 ニール・アール・ミールク アメリカ合衆国 94022 カリフォルニア 州・ロス アルトス ヒルズ・ラ ローマ ドライブ・25026 (72)発明者 ブラニスラブ・ヴァジック アメリカ合衆国 95032 カリフォルニア 州・ロス ガトス・サウス ケネディ ロ ード・16505

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に作られ且つ、各々が浮
    動ゲートを備え、その浮動ゲートの各々が複数の語線の
    一つに結合されている複数の記憶セルを有する電気的消
    去可能電気的書込み可能読出専用記憶装置（ＥＥＰＲＯ
    Ｍ）アレイにおいて、前記セルの一つの書込み状態を確
    認する回路が、 前記基板に組込まれた第１の基準電流を発生する第１の
    回路手段であって、その回路手段は前記一つの記憶セル
    の語線に結合され且つ第１のしきい電位を有しており、
    この第１のしきい電位は第１の所定レベルに設定されて
    いて、前記語線に加えられたゲート電位が、前記一つの
    記憶セルに記憶セル電流を発生させ、かつ第１のしきい
    電位より大きい場合には前記第１の回路手段に前記第１
    の基準電流を発生させるようになっている第１の回路手
    段と、 前記第１の記憶セルに結合されて前記第１の基準電流に
    応答する検知手段であって、その検知手段は前記第１の
    基準電流を前記記憶セル電流と比較して、前記記憶セル
    電流が前記第１の基準電流より大きい場合に前記プログ
    ラム状態を確認するようにした検知手段と、 から成ることを特徴とする回路。
  2. 【請求項２】 シリコン基板上に作られ且つ、各々が浮
    動ゲートおよび抵抗性手段を備え、前記浮動ゲートの各
    々が複数の語線の一つに結合されている複数の記憶セル
    を有する電気的消去可能電気的書込み可能読出専用記憶
    装置（ＥＥＰＲＯＭ）アレイにおいて、前記セルの一つ
    の書込み状態を確認する回路が、 前記基板に組込まれた第１の基準電流を発生する第１の
    回路手段であって、その回路手段は前記一つの記憶セル
    に調和する第１のトランジスタを備えており、その第１
    のトランジスタは第１の所定レベルに設定されている第
    １のしきい電位を有しており、前記第１のトランジスタ
    のゲートは前記一つの記憶セルの前記語線に結合されて
    いて、前記語線に加えられたゲート電位が、前記一つの
    記憶セルに記憶セル電流を発生させ、かつ第１のしきい
    電位より大きい場合には前記第１のトランジスタに前記
    第１の基準電流を発生させるようになっている第１の回
    路手段と、 前記基板に組込まれた第２の基準電流を発生する第２の
    回路手段であって、その回路手段は前記一つの記憶セル
    に調和する第２のトランジスタを備えており、その第２
    のトランジスタは第２の所定レベルに設定されている第
    ２のしきい電位を有しており、前記第２のトランジスタ
    のゲートは前記一つの記憶セルの前記語線に結合されて
    いて、前記語線に加えられたゲート電位が、前記一つの
    記憶セルに記憶セル電流を発生させ、かつ第２のしきい
    電位より大きい場合には前記第２のトランジスタに前記
    第２の基準電流を発生させるようになっている第２の回
    路手段と、 前記基板に組込まれた第３の基準電流を発生する第３の
    回路手段であって、その回路手段は前記一つの記憶セル
    に調和する第２のトランジスタを備えており、その第３
    のトランジスタは第３の所定レベルに設定されている第
    ３のしきい電位を有しており、前記第３のトランジスタ
    のゲートは前記一つの記憶セルの前記語線に結合されて
    いて、前記語線に加えられたゲート電位が、前記一つの
    記憶セルに記憶セル電流を発生させ、かつ第３のしきい
    電位より大きい場合には前記第３のトランジスタに前記
    第３の基準電流を発生させるようになっている第３の回
    路手段と、 前記基板に組込まれて、検知手段が前記一つの記憶セル
    の書込み状態を確認したとき前記第２および第３の回路
    手段を前記検知手段から切離す切換え手段であって、そ
    の切換え手段は、前記検知手段が前記一つの記憶セルの
    消去状態を確認したとき前記第１および第３の回路手段
    を前記検知手段から切離し、前記検知手段が前記一つの
    記憶セルを読取るとき前記第１および第２の回路手段を
    前記検知手段から切離す切換え手段と、 前記一つの記憶セルに結合され且つ前記第１、第２、お
    よび第３のトランジスタのソースに結合され、前記第
    １、第２、および第３の基準電流に応じて前記第１、第
    ２、および第３の基準電流を前記記憶セル電流と比較し
    て、前記記憶セル電流がそれぞれ前記第１の基準電流よ
    り大きい、前記第２の基準電流より小さい、または前記
    第３の基準電流より大きい場合に検知手段が前記一つの
    記憶セルの前記書込み状態または消去状態を確認し、ま
    たは前記一つの記憶セルを読取るようになっている検知
    手段と、 から構成されていることを特徴とする回路。
  3. 【請求項３】 シリコン基板上に作られ且つ、各々が浮
    動ゲートおよびセル抵抗性手段を備え、前記浮動ゲート
    の各々が複数の語線の一つに結合されている複数の記憶
    セルを有する電気的消去可能電気的書込み可能読出専用
    記憶装置（ＥＥＰＲＯＭ）アレイにおいて、前記セルの
    一つの書込み状態を確認する回路が、 前記基板に組込まれた第１の基準電流を発生する第１の
    回路手段であって、その回路手段はそれぞれ前記一つの
    記憶セルおよび前記セル抵抗性手段に調和する第１のト
    ランジスタおよび第１の抵抗性手段を備えており、前記
    第１のトランジスタは第１の所定レベルに設定されてい
    る第１のしきい電位を有しており、前記第１のトランジ
    スタのゲートは前記一つの記憶セルの前記語線に結合さ
    れていて、前記語線に加えられたゲート電位が、前記一
    つの記憶セルに記憶セル電流を発生させ、かつ第１のし
    きい電位より大きい場合には前記第１のトランジスタに
    前記第１の基準電流を発生させるようになっている第１
    の回路手段と、 前記基板に組込まれて第２の基準電流を発生する第２の
    回路手段であって、その回路手段はそれぞれ前記一つの
    記憶セルおよびそのセル抵抗性手段に調和する第２のト
    ランジスタおよび第２の抵抗性手段を備えており、前記
    第２のトランジスタは第２の所定レベルに設定されてい
    る第２のしきい電位を有しており、前記第２のトランジ
    スタのゲートは前記一つの記憶セルの前記語線に結合さ
    れていて、前記語線に加えられたゲート電位が、前記一
    つの記憶セルに記憶セル電流を発生させ、かつ第２のし
    きい電位より大きい場合には前記第２のトランジスタに
    前記第２の基準電流を発生させるようになっている第２
    の回路手段と、 前記基板に組込まれて第３の基準電流を発生する第３の
    回路手段であって、その回路手段はそれぞれ前記一つの
    記憶セルおよびそのセル抵抗性手段に調和する第３のト
    ランジスタおよび第３の抵抗性手段を備えており、前記
    第３のトランジスタは第３の所定レベルに設定されてい
    る第３のしきい電位を有しており、前記第３のトランジ
    スタのゲートは前記一つの記憶セルの前記語線に結合さ
    れていて、前記語線に加えられたゲート電位が、前記一
    つの記憶セルに記憶セル電流を発生させ、かつ第３のし
    きい電位より大きい場合には前記第３のトランジスタに
    前記第３の基準電流を発生させるようになっている第３
    の回路手段と、 前記基板に組込まれて、検知手段が前記一つの記憶セル
    の書込み状態を確認したとき前記第２および第３の回路
    手段を前記検知手段から切離す切換え手段であって、そ
    の切換え手段は、前記検知手段が前記一つの記憶セルの
    消去状態を確認したとき前記第１および第３の回路手段
    を前記検知手段から切離し、前記検知手段が前記一つの
    記憶セルを読取るとき前記第１および第２の回路手段を
    前記検知手段から切離す切換え手段と、 前記一つの記憶セルに結合され且つ前記第１、第２、お
    よび第３のトランジスタのソースに結合され、前記第
    １、第２、および第３の基準電流に応じて前記第１、第
    ２、および第３の基準電流を前記記憶セル電流と比較し
    て、前記記憶セル電流がそれぞれ前記第１の基準電流よ
    り大きい、前記第２の基準電流より小さい、または前記
    第３の基準電流より大きい場合に検知手段が前記一つの
    記憶セルの前記書込み状態または消去状態を確認し、ま
    たは前記一つの記憶セルを読取るようになっている検知
    手段と、 から構成されていることを特徴とする回路。
  4. 【請求項４】 シリコン基板上に作られ且つ、各々が浮
    動ゲートおよびセル抵抗性手段を備え、前記浮動ゲート
    の各々が複数の語線の一つに結合されている、複数の記
    憶セルを有する電気的消去可能電気的書込み可能読出専
    用記憶装置（ＥＥＰＲＯＭ）アレイにおいて、前記セル
    の一つの書込み状態を確認する回路が、 前記基板に組込まれた第１の基準電流を発生する第１の
    回路手段であって、その回路手段はそれぞれ前記一つの
    記憶セルおよび前記セル抵抗性手段に調和する第１のト
    ランジスタおよび第１の抵抗性手段を備えており、前記
    第１のトランジスタは第１の所定レベルに設定されてい
    る第１のしきい電位を有しており、前記第１のトランジ
    スタのゲートは前記一つの記憶セルの前記語線に結合さ
    れていて、前記語線に加えられたゲート電位が、前記一
    つの記憶セルに記憶セル電流を発生させ、かつ第１のし
    きい電位より大きい場合には前記第１のトランジスタに
    前記第１の基準電流を発生させるようになっている第１
    の回路手段と、 前記基板に組込まれて第２の基準電流を発生する第２の
    回路手段であって、その回路手段はそれぞれ前記一つの
    記憶セルおよびそのセル抵抗性手段に調和する第２のト
    ランジスタおよび第２の抵抗性手段を備えており、前記
    第２のトランジスタは第２の所定レベルに設定されてい
    る第２のしきい電位を有しており、前記第２のトランジ
    スタのゲートは前記一つの記憶セルの前記語線に結合さ
    れていて、前記語線に加えられたゲート電位が、前記一
    つの記憶セルに記憶セル電流を発生させ、かつ第２のし
    きい電位より大きい場合には前記第２のトランジスタに
    前記第２の基準電流を発生させるようになっており、前
    記第２の回路手段は前記第１の回路手段と並列に結合さ
    れて、前記ゲート電位が印加されたとき前記第１の基準
    電流が前記第２の基準電流と同時に発生して、二つの電
    流の組合わせにより第３の基準電流が構成されるように
    している第２の回路手段と、 前記基板に組込まれて、検知手段が前記一つの記憶セル
    の書込み状態を確認したとき前記第２の回路手段を前記
    検知手段から切離す切換え手段であって、その切換え手
    段は、前記検知手段が前記一つの記憶セルの消去状態を
    確認したとき前記第１の回路手段を前記検知手段から切
    離し、前記切換え手段は、第１および第２の回離手段を
    前記検知手段に並列に結合して前記一つの記憶セルを読
    取るようにした切換え手段と、 前記一つの記憶セルに結合され且つ前記第１および第２
    のトランジスタのソースに結合され、前記第１、第２、
    および第３の基準電流に応じて前記第１、第２、および
    第３の基準電流を前記記憶セル電流と比較して、前記記
    憶セル電流がそれぞれ前記第１の基準電流より大きい、
    前記第２の基準電流より小さい、または前記第３の基準
    電流より大きい場合に、検知手段が前記一つの記憶セル
    の前記書込み状態または消去状態を確認し、または前記
    一つの記憶セルを読取るようになっている検知手段と、 から構成されていることを特徴とする回路。
  5. 【請求項５】 シリコン基板上に作られ且つ、各々が
    浮動ゲートを有し、その浮動ゲートの各々が複数の語線
    の一つに結合されている複数の記憶セルを備えているＥ
    ＥＰＲＯＭアレイの前記記憶セルの書込み状態および消
    去状態を確認する方法であって、 前記記憶セルの一つを選択し、これにより前記記憶セル
    の前記一つと関連する語線に第１の電位を与え、記憶セ
    ル電流を発生させる段階と、 前記第１の電位を、所定のレベルに調節された第１のし
    きい電位を有する第１の基準装置のゲートに印加するこ
    とにより第１の基準電流を発生する段階と、 前記記憶電流を前記第１の基準電流と比較する段階と、 前記記憶電流が前記第１の基準電流より大きい場合に前
    記記憶セルの前記一つの書込み状態を確認する段階と、 前記第１の電位を、所定のレベルに調節した第２のしき
    い電位を有する第２の基準装置のゲートに印加すること
    により第２の基準電流を発生する段階と、 前記記憶装置電流を前記第２の基準電流と比較する段階
    と、 前記記憶装置電流が前記第２の基準電流より少ない場合
    に前記記憶セルの前記一つの消去状態を確認する段階
    と、 から成ることを特徴とする方法。
JP33941691A 1990-11-30 1991-11-29 フラッシュ記憶装置の書込み状態を確認する回路及びその方法 Expired - Fee Related JP3454520B2 (ja)

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