JPH06295583A - Ｄｒａｍの書き込み期間延長のための回路および方法 - Google Patents
Ｄｒａｍの書き込み期間延長のための回路および方法Info
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- JPH06295583A JPH06295583A JP6076702A JP7670294A JPH06295583A JP H06295583 A JPH06295583 A JP H06295583A JP 6076702 A JP6076702 A JP 6076702A JP 7670294 A JP7670294 A JP 7670294A JP H06295583 A JPH06295583 A JP H06295583A
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Abstract
(57)【要約】
【目的】 スタティックコラムモードデバイスの有効な
書き込み期間を実質上ファストページモードデバイスの
有効な書き込み期間と同じとし、スタティックコラムモ
ードテバイスにおけるデータの適切な書き込みを保証す
る。 【構成】 遅延回路１０と、グローバル書き込みイネー
ブル信号発生回路（ＧＷＥ発生回路）２０とを備えてい
る。遅延回路１０は、アクティブ書き込み信号（／ＷＴ
ＣＹ）を受信し、このアクティブ書き込み信号に応答し
て、ＤＲＡＭのアドレスラッチ回路２８に入力され予め
定められた期間、アドレスラッチ回路２８内にアドレス
を保持するためのアドレス遅延信号（／ＳＣＤＥＬＡ
Ｙ）を発生する。ＧＷＥ発生回路２０は、書き込みコン
トロール信号（／ＷＥ）を受信しＤＲＡＭ内の内部書き
込みイネーブル信号（ＧＷＥ）を発生し、この内部書き
込みイネーブル信号を予め定められた期間保持する。
書き込み期間を実質上ファストページモードデバイスの
有効な書き込み期間と同じとし、スタティックコラムモ
ードテバイスにおけるデータの適切な書き込みを保証す
る。 【構成】 遅延回路１０と、グローバル書き込みイネー
ブル信号発生回路（ＧＷＥ発生回路）２０とを備えてい
る。遅延回路１０は、アクティブ書き込み信号（／ＷＴ
ＣＹ）を受信し、このアクティブ書き込み信号に応答し
て、ＤＲＡＭのアドレスラッチ回路２８に入力され予め
定められた期間、アドレスラッチ回路２８内にアドレス
を保持するためのアドレス遅延信号（／ＳＣＤＥＬＡ
Ｙ）を発生する。ＧＷＥ発生回路２０は、書き込みコン
トロール信号（／ＷＥ）を受信しＤＲＡＭ内の内部書き
込みイネーブル信号（ＧＷＥ）を発生し、この内部書き
込みイネーブル信号を予め定められた期間保持する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）のタイミングとノイ
ズマージンを改良するためのＤＲＡＭの書き込み期間延
長のための回路および方法に係り、より詳細には、スタ
ティックコラムモードで動作中のＤＲＡＭのための有効
な書き込み期間を延ばすための回路および方法に関す
る。
ク・ランダム・アクセス・メモリ）のタイミングとノイ
ズマージンを改良するためのＤＲＡＭの書き込み期間延
長のための回路および方法に係り、より詳細には、スタ
ティックコラムモードで動作中のＤＲＡＭのための有効
な書き込み期間を延ばすための回路および方法に関す
る。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭｓ）はデバイスの動作モードに属する２
つのグループのうちのいずれかに分類される。１つのグ
ループはスタティックコラムモードデバイスであり、も
う一方はファストページモードデバイスである。このフ
ァストページモードデバイスのほうがより広く行き渡っ
てはいるが、スタティックコラムモードデバイスもまた
数多く使用されている。その２つの種類のデバイスの主
な違いはアドレス情報のラッチングにある。
モリ（ＤＲＡＭｓ）はデバイスの動作モードに属する２
つのグループのうちのいずれかに分類される。１つのグ
ループはスタティックコラムモードデバイスであり、も
う一方はファストページモードデバイスである。このフ
ァストページモードデバイスのほうがより広く行き渡っ
てはいるが、スタティックコラムモードデバイスもまた
数多く使用されている。その２つの種類のデバイスの主
な違いはアドレス情報のラッチングにある。
【０００３】このアドレス情報のラッチングの相違が、
各々のデバイスでは、長所となったり短所となったりす
る。例えば、スタティックコラムモードデバイスのアク
セスタイムはファストページモードデバイスのそれより
も多少短いかもしれないが、サイクルタイムは一般的に
は長くなる。ある種のコントロール信号はＤＲＡＭにア
クセス（すなわち、データの読み込み、あるいはデータ
の書き込み）する必要がある。ＤＲＡＭにアクセスする
必要がある初期コントロール信号には、図４（ａ）〜
（ｄ）に示したように、ローアドレスストローブ／ＲＡ
Ｓや、コラムアドレスストローブ／ＣＡＳ（コラムイネ
ーブル信号／ＣＥという）や書き込みイネーブル信号／
ＷＥといったものがある（なお、各信号の前に付された
フォアワードスラッシュは各信号の反転状態を示す。一
般的に、信号の反転状態は、回路への入力としてアクテ
ィブロー信号が要求されるとき、または回路がアクティ
ブロー出力を発生させるときに示される。）。
各々のデバイスでは、長所となったり短所となったりす
る。例えば、スタティックコラムモードデバイスのアク
セスタイムはファストページモードデバイスのそれより
も多少短いかもしれないが、サイクルタイムは一般的に
は長くなる。ある種のコントロール信号はＤＲＡＭにア
クセス（すなわち、データの読み込み、あるいはデータ
の書き込み）する必要がある。ＤＲＡＭにアクセスする
必要がある初期コントロール信号には、図４（ａ）〜
（ｄ）に示したように、ローアドレスストローブ／ＲＡ
Ｓや、コラムアドレスストローブ／ＣＡＳ（コラムイネ
ーブル信号／ＣＥという）や書き込みイネーブル信号／
ＷＥといったものがある（なお、各信号の前に付された
フォアワードスラッシュは各信号の反転状態を示す。一
般的に、信号の反転状態は、回路への入力としてアクテ
ィブロー信号が要求されるとき、または回路がアクティ
ブロー出力を発生させるときに示される。）。
【０００４】アクティブロー信号／ＲＡＳは、有効なロ
ーアドレスが供給されたということを示している。とい
うのは、スタティックコラムモードテバイスおよびファ
ストページモードデバイスは共に“ページモード”デバ
イスであるので、一定のアドレス情報を繰り返さなくて
も、追加データをメモリから読み出すことができ、ある
いはメモリに書き込むことができる。例えば、ローアド
レス信号はコラムアドレスが変えられている間にロー信
号／ＲＡＳと共に保持される。アクティブロー信号／Ｃ
ＡＳは適切なコラムアドレスが与えられたことを示して
いる。
ーアドレスが供給されたということを示している。とい
うのは、スタティックコラムモードテバイスおよびファ
ストページモードデバイスは共に“ページモード”デバ
イスであるので、一定のアドレス情報を繰り返さなくて
も、追加データをメモリから読み出すことができ、ある
いはメモリに書き込むことができる。例えば、ローアド
レス信号はコラムアドレスが変えられている間にロー信
号／ＲＡＳと共に保持される。アクティブロー信号／Ｃ
ＡＳは適切なコラムアドレスが与えられたことを示して
いる。
【０００５】アクティブロー信号／ＷＥは、書き込み機
能が実行されることや、データがメモリに書き込まれ
る、ということを示している。これらの信号は業界で実
際に用いられることによって確立されたものであり、そ
れゆえ、各信号の特定のパルス幅は事実上の基準となっ
た。この業界で確立された事実上の基準によって定義さ
れているように、アクティブロー信号／ＷＥはアクティ
ブロー信号／ＣＡＳよりも短い。例えば、特定のデバイ
スの中のアクティブロー信号／ＣＡＳのパルス幅（図４
（ｂ）ではｔCAS と表示されている）は１５ナノ秒であ
るが、アクティブロー信号／ＷＥのパルス幅（図４
（ｃ）ではｔWEと表示されている）は／ＣＡＳのパルス
幅の３分の２、すなわち１０ナノ秒になる。以下に詳し
く説明するように、このパルス幅の点での違いは、スタ
ティックコラムモードテバイスの書き込み期間に影響す
る。なお、パルス幅が１５ナノ秒の／ＣＡＳパルスと１
０ナノ秒の／ＷＥパルスは一例として用いたものであ
り、あるデバイスでの互いに異なる速度の／ＣＡＳと／
ＷＥとは互いに異なるパルス幅を有している。
能が実行されることや、データがメモリに書き込まれ
る、ということを示している。これらの信号は業界で実
際に用いられることによって確立されたものであり、そ
れゆえ、各信号の特定のパルス幅は事実上の基準となっ
た。この業界で確立された事実上の基準によって定義さ
れているように、アクティブロー信号／ＷＥはアクティ
ブロー信号／ＣＡＳよりも短い。例えば、特定のデバイ
スの中のアクティブロー信号／ＣＡＳのパルス幅（図４
（ｂ）ではｔCAS と表示されている）は１５ナノ秒であ
るが、アクティブロー信号／ＷＥのパルス幅（図４
（ｃ）ではｔWEと表示されている）は／ＣＡＳのパルス
幅の３分の２、すなわち１０ナノ秒になる。以下に詳し
く説明するように、このパルス幅の点での違いは、スタ
ティックコラムモードテバイスの書き込み期間に影響す
る。なお、パルス幅が１５ナノ秒の／ＣＡＳパルスと１
０ナノ秒の／ＷＥパルスは一例として用いたものであ
り、あるデバイスでの互いに異なる速度の／ＣＡＳと／
ＷＥとは互いに異なるパルス幅を有している。
【０００６】アドレス・マルチ・プレックス形式のＤＲ
ＡＭ内では、／ＷＥは／ＣＡＳがローレベルのときハイ
状態を保持するので、業界で確立されたｔCAS とｔWEと
の間の違いというものは、それがファストページモード
デバイスかスタティックコラムモードテバイスかどうか
に関係なく、ＤＲＡＭからのデータの読み出しには影響
しない。
ＡＭ内では、／ＷＥは／ＣＡＳがローレベルのときハイ
状態を保持するので、業界で確立されたｔCAS とｔWEと
の間の違いというものは、それがファストページモード
デバイスかスタティックコラムモードテバイスかどうか
に関係なく、ＤＲＡＭからのデータの読み出しには影響
しない。
【０００７】本発明の回路はデータ書き込みの際のＤＲ
ＡＭの動作に影響がある。従って、ここでは、ＤＲＡＭ
へのデータ書き込み動作についてのみを詳しく説明す
る。
ＡＭの動作に影響がある。従って、ここでは、ＤＲＡＭ
へのデータ書き込み動作についてのみを詳しく説明す
る。
【０００８】ＤＲＡＭに対してデータを効果的に書き込
むには、次の事柄が必要である。すなわち(i) 有効なデ
ータ、(ii)データを格納するための有効なアドレス、そ
して(iii) グローバル書き込みイネーブル信号（“ＧＷ
Ｅ”）と呼ばれるアクティブな内部書き込みイネーブル
信号である（グローバル書き込みイネーブル信号は他に
書き込みストローブ信号と呼ばれたり、いくつかの他の
名前で引用されたりしているが、一般的に、書き込みサ
イクルに対して要求されているすべての信号が受信され
たことを示す信号に関係している。）。
むには、次の事柄が必要である。すなわち(i) 有効なデ
ータ、(ii)データを格納するための有効なアドレス、そ
して(iii) グローバル書き込みイネーブル信号（“ＧＷ
Ｅ”）と呼ばれるアクティブな内部書き込みイネーブル
信号である（グローバル書き込みイネーブル信号は他に
書き込みストローブ信号と呼ばれたり、いくつかの他の
名前で引用されたりしているが、一般的に、書き込みサ
イクルに対して要求されているすべての信号が受信され
たことを示す信号に関係している。）。
【０００９】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍにデータを書き込むために必要なコントロール信号
は、スタティックコラムモードテバイスとファストペー
ジモードデバイスとの間では異なる。データを書き込む
ために必要な業界で確立されたコントロール信号は、ス
タティックコラムモードテバイスにおける有効な書き込
み期間を制限する。特に、有効なアドレスをラッチした
り、ＧＷＥのパルス幅を決定するためのコントロール信
号は、ファストページモードデバイスとスタティックコ
ラムモードテバイスとの間では異なる。このような相違
から、従来のスタティックコラムモードテバイスはファ
ストページモードデバイスに比べて速度の点で劣ってい
る。
Ｍにデータを書き込むために必要なコントロール信号
は、スタティックコラムモードテバイスとファストペー
ジモードデバイスとの間では異なる。データを書き込む
ために必要な業界で確立されたコントロール信号は、ス
タティックコラムモードテバイスにおける有効な書き込
み期間を制限する。特に、有効なアドレスをラッチした
り、ＧＷＥのパルス幅を決定するためのコントロール信
号は、ファストページモードデバイスとスタティックコ
ラムモードテバイスとの間では異なる。このような相違
から、従来のスタティックコラムモードテバイスはファ
ストページモードデバイスに比べて速度の点で劣ってい
る。
【００１０】ファストページモードデバイスとスタティ
ックコラムモードテバイスとにデータを書き込む際の基
本的な違いは、図４（ａ）〜（ｄ）と関連して説明する
ことができる。アクティブハイ信号あるいはアクティブ
ロー信号としての信号の表示はこれに限定するものでは
ない。どちらかと言えば、アクティブハイ信号かアクテ
ィブロー信号は単に一例として選択されている。どのよ
うなＤＲＡＭへデータを書き込む場合でも、タイムｔ0
においては／ＲＡＳはローレベルである。別な方法で記
録されない限り、／ＲＡＳはローレベルであると考えら
れる。ファストページモードデバイスにデータを書き込
む際、データはローレベルとなる／ＣＡＳまたは／ＷＥ
の後のエッジにラッチされる。タイムｔ1 においては、
／ＣＡＳと／ＷＥの双方がローレベルとなり、データを
ラッチする。そのデータは／ＲＡＳと／ＣＡＳのどちら
かがハイレベルとなるまでラッチされた状態になってい
る。
ックコラムモードテバイスとにデータを書き込む際の基
本的な違いは、図４（ａ）〜（ｄ）と関連して説明する
ことができる。アクティブハイ信号あるいはアクティブ
ロー信号としての信号の表示はこれに限定するものでは
ない。どちらかと言えば、アクティブハイ信号かアクテ
ィブロー信号は単に一例として選択されている。どのよ
うなＤＲＡＭへデータを書き込む場合でも、タイムｔ0
においては／ＲＡＳはローレベルである。別な方法で記
録されない限り、／ＲＡＳはローレベルであると考えら
れる。ファストページモードデバイスにデータを書き込
む際、データはローレベルとなる／ＣＡＳまたは／ＷＥ
の後のエッジにラッチされる。タイムｔ1 においては、
／ＣＡＳと／ＷＥの双方がローレベルとなり、データを
ラッチする。そのデータは／ＲＡＳと／ＣＡＳのどちら
かがハイレベルとなるまでラッチされた状態になってい
る。
【００１１】ファストページモードデバイスでは、有効
なアドレスもまたローレベルとなる／ＣＡＳまたは／Ｗ
Ｅの後のエッジにラッチされる。そのアドレスはラッチ
状態を保持し、タイムｔ3 において、／ＣＡＳの次のエ
ッジで開放される。すなわち、アドレスは／ＷＥの状態
がどのように変化しても、／ＣＡＳがローレベルの状態
である限り（ｔCAS の期間）、ラッチされた状態であ
る。ラッチは／ＣＡＳがハイレベルになると、アドレス
を開放することになる。また、ファストページモードデ
バイスのグローバル書き込みイネーブル信号は一般的に
／ＷＥには依存しておらず、／ＣＡＳがローレベルの状
態である限り、有効な状態である。従って、ファストペ
ージモードデバイスのＧＷＥは、図４（ｄ）に示したよ
うにｔGWE(FPM)の期間において延ばされる。
なアドレスもまたローレベルとなる／ＣＡＳまたは／Ｗ
Ｅの後のエッジにラッチされる。そのアドレスはラッチ
状態を保持し、タイムｔ3 において、／ＣＡＳの次のエ
ッジで開放される。すなわち、アドレスは／ＷＥの状態
がどのように変化しても、／ＣＡＳがローレベルの状態
である限り（ｔCAS の期間）、ラッチされた状態であ
る。ラッチは／ＣＡＳがハイレベルになると、アドレス
を開放することになる。また、ファストページモードデ
バイスのグローバル書き込みイネーブル信号は一般的に
／ＷＥには依存しておらず、／ＣＡＳがローレベルの状
態である限り、有効な状態である。従って、ファストペ
ージモードデバイスのＧＷＥは、図４（ｄ）に示したよ
うにｔGWE(FPM)の期間において延ばされる。
【００１２】スタティックコラムモードテバイスでは、
ファストページモードデバイスと同じ方法でラッチされ
る。しかしながら、アドレスは異なってラッチされる。
アドレスはローレベルとなる／ＣＡＳまたは／ＷＥの後
のエッジにラッチされる。ファストページモードデバイ
スのアドレスラッチと違って、スタティックコラムモー
ドテバイスのそれは、／ＣＡＳか／ＷＥのどちらかがハ
イレベルとなるとアドレスを開放する。アクティブロー
／ＷＥパルスは、業界基準によって確立されたようにア
クティブロー／ＣＡＳパルスよりも短いので、アドレス
の有効期間は、ファストページモードデバイス内よりも
スタティックコラムモードテバイス内のほうがより短か
くなっている。また、スタティックコラムモードテバイ
スでは、／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてロー
レベルであるときには、ＧＷＥ信号が発生し、書き込み
を実行するのに必要なすべでの信号が供給されたことを
示す。信号／ＷＥはスタティックコラムモードテバイス
では短くなっているので、ＧＷＥ信号の必要なアクティ
ブな期間は、ファストページモードデバイスにおけるそ
れよりも短期間（図４（ｄ）にｔCWE(SCM)で示す）であ
る。このｔCWE(SCM)が図４（ｄ）に破線によって示され
ているように延びない限り、そのデバイスは速度の点に
おいて遅くなる。
ファストページモードデバイスと同じ方法でラッチされ
る。しかしながら、アドレスは異なってラッチされる。
アドレスはローレベルとなる／ＣＡＳまたは／ＷＥの後
のエッジにラッチされる。ファストページモードデバイ
スのアドレスラッチと違って、スタティックコラムモー
ドテバイスのそれは、／ＣＡＳか／ＷＥのどちらかがハ
イレベルとなるとアドレスを開放する。アクティブロー
／ＷＥパルスは、業界基準によって確立されたようにア
クティブロー／ＣＡＳパルスよりも短いので、アドレス
の有効期間は、ファストページモードデバイス内よりも
スタティックコラムモードテバイス内のほうがより短か
くなっている。また、スタティックコラムモードテバイ
スでは、／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてロー
レベルであるときには、ＧＷＥ信号が発生し、書き込み
を実行するのに必要なすべでの信号が供給されたことを
示す。信号／ＷＥはスタティックコラムモードテバイス
では短くなっているので、ＧＷＥ信号の必要なアクティ
ブな期間は、ファストページモードデバイスにおけるそ
れよりも短期間（図４（ｄ）にｔCWE(SCM)で示す）であ
る。このｔCWE(SCM)が図４（ｄ）に破線によって示され
ているように延びない限り、そのデバイスは速度の点に
おいて遅くなる。
【００１３】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、スタティックコラムモードデバイス
の有効な書き込み期間を実質上ファストページモードデ
バイスの有効な書き込み期間と同じにすることができ、
スタティックコラムモードテバイスにおけるデータの適
切な書き込みを保証できるＤＲＡＭの書き込み期間延長
のための回路および方法を提供することにある。
ので、その目的は、スタティックコラムモードデバイス
の有効な書き込み期間を実質上ファストページモードデ
バイスの有効な書き込み期間と同じにすることができ、
スタティックコラムモードテバイスにおけるデータの適
切な書き込みを保証できるＤＲＡＭの書き込み期間延長
のための回路および方法を提供することにある。
【００１４】
【００１５】請求項１記載のＤＲＡＭの書き込み期間延
長のための回路は、書き込みコントロール信号を受信し
ＤＲＡＭの内部書き込みイネーブル信号を発生し、この
内部書き込みイネーブル信号を予め定められた期間保持
する第１の回路と、アクティブ書き込み信号を受信し、
このアクティブ書き込み信号に応答して、前記ＤＲＡＭ
のアドレスラッチ回路に入力され前記予め定められた期
間前記アドレスラッチ内にアドレスを保持するためのア
ドレス遅延信号を発生する第２の回路とを備えている。
長のための回路は、書き込みコントロール信号を受信し
ＤＲＡＭの内部書き込みイネーブル信号を発生し、この
内部書き込みイネーブル信号を予め定められた期間保持
する第１の回路と、アクティブ書き込み信号を受信し、
このアクティブ書き込み信号に応答して、前記ＤＲＡＭ
のアドレスラッチ回路に入力され前記予め定められた期
間前記アドレスラッチ内にアドレスを保持するためのア
ドレス遅延信号を発生する第２の回路とを備えている。
【００１６】このＤＲＡＭの書き込み期間延長のための
回路では、特にスタティックコラムモードテバイスとし
て作動するＤＲＡＭにおいて、第１の回路によって内部
で発生した内部書き込みイネーブル信号（グローバル書
き込みイネーブル信号ＧＷＥ）が予め定めた期間延ばさ
れる。アドレスは、延ばされた期間に有効なアドレスが
供給されるようにアドレスラッチ回路で保持される。こ
れにより、スタティックコラムモードテバイスでの書き
込みタイミングが改良され、スタティックコラムモード
テバイスの書き込み速度がファストページモードデバイ
スと同等の速さになる。
回路では、特にスタティックコラムモードテバイスとし
て作動するＤＲＡＭにおいて、第１の回路によって内部
で発生した内部書き込みイネーブル信号（グローバル書
き込みイネーブル信号ＧＷＥ）が予め定めた期間延ばさ
れる。アドレスは、延ばされた期間に有効なアドレスが
供給されるようにアドレスラッチ回路で保持される。こ
れにより、スタティックコラムモードテバイスでの書き
込みタイミングが改良され、スタティックコラムモード
テバイスの書き込み速度がファストページモードデバイ
スと同等の速さになる。
【００１７】請求項２記載のＤＲＡＭの書き込み期間延
長のための回路は、前記第１の回路が、更に書き込みイ
ネーブル信号を受信するための第１の入力端子、コラム
アドレスストローブ信号を受信するための第２の入力端
子、ローアドレスストローブ信号を受信するための第３
の入力端子、および前記内部書き込みイネーブル信号を
発生させるための第１の出力端子を備える構成としたも
のである。
長のための回路は、前記第１の回路が、更に書き込みイ
ネーブル信号を受信するための第１の入力端子、コラム
アドレスストローブ信号を受信するための第２の入力端
子、ローアドレスストローブ信号を受信するための第３
の入力端子、および前記内部書き込みイネーブル信号を
発生させるための第１の出力端子を備える構成としたも
のである。
【００１８】請求項３記載のＤＲＡＭの書き込み期間延
長のための回路は、前記第１の回路が、前記書き込みイ
ネーブル信号を受信した後、前記予め定められた期間、
前記書き込みイネーブル信号と前記コラムアドレススト
ローブ信号とを切り離すことを特徴とするものである。
このように書き込みイネーブル信号とコラムアドレスス
トローブ信号が最初に受信された後、両信号を切り離
し、どんなノイズも受け付けないことによって、スタテ
ィックコラムモードテバイスでのノイズマージンが改良
される。
長のための回路は、前記第１の回路が、前記書き込みイ
ネーブル信号を受信した後、前記予め定められた期間、
前記書き込みイネーブル信号と前記コラムアドレススト
ローブ信号とを切り離すことを特徴とするものである。
このように書き込みイネーブル信号とコラムアドレスス
トローブ信号が最初に受信された後、両信号を切り離
し、どんなノイズも受け付けないことによって、スタテ
ィックコラムモードテバイスでのノイズマージンが改良
される。
【００１９】請求項４記載のＤＲＡＭの書き込み期間延
長のための回路は、前記第２の回路が、更に前記アクテ
ィブ書き込み信号を受信するための第１の入力端子、お
よび前記アドレス遅延信号を終了させるローアドレスス
トローブ信号を受信するための第２の入力端子を備える
構成としたものである。
長のための回路は、前記第２の回路が、更に前記アクテ
ィブ書き込み信号を受信するための第１の入力端子、お
よび前記アドレス遅延信号を終了させるローアドレスス
トローブ信号を受信するための第２の入力端子を備える
構成としたものである。
【００２０】請求項５記載のＤＲＡＭの書き込み期間延
長のための回路は、前記第２の回路が、更に前記予め定
められた期間を設定するためのタイミング回路を含むこ
とを特徴とするものである。
長のための回路は、前記第２の回路が、更に前記予め定
められた期間を設定するためのタイミング回路を含むこ
とを特徴とするものである。
【００２１】請求項６記載のＤＲＡＭの書き込み期間延
長のための回路は、請求項５記載の回路において、その
放電量によって前記予め定められた期間を決定するため
のキャパシタを更に備えたことを特徴とするものであ
る。
長のための回路は、請求項５記載の回路において、その
放電量によって前記予め定められた期間を決定するため
のキャパシタを更に備えたことを特徴とするものであ
る。
【００２２】請求項７記載のＤＲＡＭの書き込み期間延
長のための回路は、書き込みイネーブル信号を受信する
ための第１の入力端子と、アクティブ書き込みサイクル
を示すアクティブ書き込みサイクル信号を受信し、予め
定められた期間の間、前記書き込みイネーブル信号を切
り離す第２の入力端子と、前記予め定められた期間の間
アクティブな内部書き込みイネーブル信号を発生させる
第１の出力端子と、アドレスラッチ回路に接続される共
に、アドレス遅延信号を発生し、前記予め定められた期
間の間、前記アドレスラッチ回路にアドレスを保持させ
る第２の出力端子とを備え、スタティックコラムモード
デバイスとして構成されたＤＲＡＭに適用される。
長のための回路は、書き込みイネーブル信号を受信する
ための第１の入力端子と、アクティブ書き込みサイクル
を示すアクティブ書き込みサイクル信号を受信し、予め
定められた期間の間、前記書き込みイネーブル信号を切
り離す第２の入力端子と、前記予め定められた期間の間
アクティブな内部書き込みイネーブル信号を発生させる
第１の出力端子と、アドレスラッチ回路に接続される共
に、アドレス遅延信号を発生し、前記予め定められた期
間の間、前記アドレスラッチ回路にアドレスを保持させ
る第２の出力端子とを備え、スタティックコラムモード
デバイスとして構成されたＤＲＡＭに適用される。
【００２３】請求項８記載のＤＲＡＭの書き込み期間延
長のための回路は、請求項７記載の回路において、前記
書き込みイネーブル信号をリセットするために用いられ
るローアドレスストローブ信号を受信するための第３の
入力端子を更に備えたことを特徴とするものである。
長のための回路は、請求項７記載の回路において、前記
書き込みイネーブル信号をリセットするために用いられ
るローアドレスストローブ信号を受信するための第３の
入力端子を更に備えたことを特徴とするものである。
【００２４】請求項９記載のＤＲＡＭの書き込み期間延
長のための回路は、請求項７記載の回路において、前記
ローアドレスストローブ信号に応答し、前記予め定めら
れた期間を設定するためのタイミング回路を更に備えた
ことを特徴とするものである。
長のための回路は、請求項７記載の回路において、前記
ローアドレスストローブ信号に応答し、前記予め定めら
れた期間を設定するためのタイミング回路を更に備えた
ことを特徴とするものである。
【００２５】請求項１０記載のＤＲＡＭの書き込み期間
延長のための回路は、請求項９記載の回路において、そ
の放電量によって前記予め定められた期間を決定するた
めのキャパシタを更に備えたことを特徴とするものであ
る。
延長のための回路は、請求項９記載の回路において、そ
の放電量によって前記予め定められた期間を決定するた
めのキャパシタを更に備えたことを特徴とするものであ
る。
【００２６】請求項１１記載のＤＲＡＭの書き込み期間
延長のための回路は、請求項８記載の回路において、コ
ラムアドレスストローブ信号を受信するための第４の入
力端子を更に備え、前記書き込みイネーブル信号、前記
ローアドレスストローブ信号およびコラムアドレススト
ローブ信号に応じて前記アクティブ書き込みサイクル信
号が発生することを特徴とするものである。
延長のための回路は、請求項８記載の回路において、コ
ラムアドレスストローブ信号を受信するための第４の入
力端子を更に備え、前記書き込みイネーブル信号、前記
ローアドレスストローブ信号およびコラムアドレススト
ローブ信号に応じて前記アクティブ書き込みサイクル信
号が発生することを特徴とするものである。
【００２７】請求項１２記載のＤＲＡＭの書き込み期間
延長のための回路は、書き込みコントロール信号を受信
し、ＤＲＡＭで内部書き込みイネーブル信号を発生させ
る回路であって、書き込みイネーブル信号を受信するた
めの第１の入力端子、コラムアドレスストローブ信号を
受信するための第２の入力端子、ローアドレスストロー
ブ信号を受信するための第３の入力端子、および前記内
部書き込みイネーブル信号を発生するための第１の出力
端子を有し、前記予め定められた期間の間、前記書き込
みイネーブル信号と前記コラムアドレスストローブとを
切り離し、前記内部書き込みイネーブル信号を保持する
第１の回路と、アクティブ書き込み信号を受信するため
の第１の入力端子を有し、前記ＤＲＡＭのアドレスラッ
チ回路に入力され前記予め定められた期間中アドレスを
前記アドレスラッチ回路に保持するためのアドレス遅延
信号を発生させる回路であって、前記アドレス遅延信号
を終了させるローアドレスストローブを受信するための
第２の入力端子、および前記予め定められた期間を設定
するためのキャパシタを含むタイミング回路を更に有す
る第２の回路とを備え、スタティックコラムモードデバ
イスとして構成されたＤＲＡＭに適用される。
延長のための回路は、書き込みコントロール信号を受信
し、ＤＲＡＭで内部書き込みイネーブル信号を発生させ
る回路であって、書き込みイネーブル信号を受信するた
めの第１の入力端子、コラムアドレスストローブ信号を
受信するための第２の入力端子、ローアドレスストロー
ブ信号を受信するための第３の入力端子、および前記内
部書き込みイネーブル信号を発生するための第１の出力
端子を有し、前記予め定められた期間の間、前記書き込
みイネーブル信号と前記コラムアドレスストローブとを
切り離し、前記内部書き込みイネーブル信号を保持する
第１の回路と、アクティブ書き込み信号を受信するため
の第１の入力端子を有し、前記ＤＲＡＭのアドレスラッ
チ回路に入力され前記予め定められた期間中アドレスを
前記アドレスラッチ回路に保持するためのアドレス遅延
信号を発生させる回路であって、前記アドレス遅延信号
を終了させるローアドレスストローブを受信するための
第２の入力端子、および前記予め定められた期間を設定
するためのキャパシタを含むタイミング回路を更に有す
る第２の回路とを備え、スタティックコラムモードデバ
イスとして構成されたＤＲＡＭに適用される。
【００２８】請求項１３記載のＤＲＡＭの書き込み期間
延長のための方法は、書き込みコントロール信号を受信
する段階と、ＤＲＡＭの内部書き込みイネーブル信号を
発生させる段階と、予め定められた期間の間前記内部書
き込みイネーブル信号を保持し、前記予め定められた期
間の間前記ＤＲＡＭ内のアドレスラッチ回路にアドレス
を保持する段階とを備え、スタティックコラムモードと
して構成されたＤＲＡＭに適用される。
延長のための方法は、書き込みコントロール信号を受信
する段階と、ＤＲＡＭの内部書き込みイネーブル信号を
発生させる段階と、予め定められた期間の間前記内部書
き込みイネーブル信号を保持し、前記予め定められた期
間の間前記ＤＲＡＭ内のアドレスラッチ回路にアドレス
を保持する段階とを備え、スタティックコラムモードと
して構成されたＤＲＡＭに適用される。
【００２９】請求項１４記載のＤＲＡＭの書き込み期間
延長のための方法は、書き込みコントロール信号を受信
する段階において、書き込みイネーブル信号、ローアド
レスストローブ信号およびコラムアドレスストローブ信
号をそれぞれ受信することを特徴とするものである。
延長のための方法は、書き込みコントロール信号を受信
する段階において、書き込みイネーブル信号、ローアド
レスストローブ信号およびコラムアドレスストローブ信
号をそれぞれ受信することを特徴とするものである。
【００３０】請求項１５記載のＤＲＡＭの書き込み期間
延長のための方法は、前記内部書き込みイネーブル信号
を発生させる段階において、前記書き込みコントロール
信号を処理することを特徴とするものである。
延長のための方法は、前記内部書き込みイネーブル信号
を発生させる段階において、前記書き込みコントロール
信号を処理することを特徴とするものである。
【００３１】請求項１６記載のＤＲＡＭの書き込み期間
延長のための方法は、予め定められた期間の間、前記内
部書き込みイネーブル信号を保持する段階において、前
記内部書き込みイネーブル信号と前記コラムアドレスス
トローブ信号とを切り離し、予め定められた期間の間、
前記内部書き込みイネーブル信号を保持することを特徴
とするとするものである。
延長のための方法は、予め定められた期間の間、前記内
部書き込みイネーブル信号を保持する段階において、前
記内部書き込みイネーブル信号と前記コラムアドレスス
トローブ信号とを切り離し、予め定められた期間の間、
前記内部書き込みイネーブル信号を保持することを特徴
とするとするものである。
【００３２】請求項１７記載のＤＲＡＭの書き込み期間
延長のための方法は、前記内部書き込みイネーブル信号
を保持する段階において、更に前記予め定められた期間
を決定するための第１の遅延信号を発生するものであ
る。
延長のための方法は、前記内部書き込みイネーブル信号
を保持する段階において、更に前記予め定められた期間
を決定するための第１の遅延信号を発生するものであ
る。
【００３３】請求項１８記載のＤＲＡＭの書き込み期間
延長のための方法は、前記予め定められた期間がキャパ
シタの放電によって決められることを特徴とするとする
ものである。
延長のための方法は、前記予め定められた期間がキャパ
シタの放電によって決められることを特徴とするとする
ものである。
【００３４】請求項１９記載のＤＲＡＭの書き込み期間
延長のための方法は、ＤＲＡＭ内のアドレスラッチ回路
にアドレスを保持する段階において、前記ＤＲＡＭのア
ドレスラッチ回路へ入力させるための第２の遅延信号を
発生することを特徴とするものである。
延長のための方法は、ＤＲＡＭ内のアドレスラッチ回路
にアドレスを保持する段階において、前記ＤＲＡＭのア
ドレスラッチ回路へ入力させるための第２の遅延信号を
発生することを特徴とするものである。
【００３５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００３６】図１は本発明の一実施例に係るＤＲＡＭの
書き込み期間延長のための回路１の構成を表すものであ
る。この回路１は、第２の回路としての遅延回路１０
と、第１の回路としてのグローバル書き込みイネーブル
信号発生回路（以下、ＧＷＥ発生回路という）２０とを
備えている。
書き込み期間延長のための回路１の構成を表すものであ
る。この回路１は、第２の回路としての遅延回路１０
と、第１の回路としてのグローバル書き込みイネーブル
信号発生回路（以下、ＧＷＥ発生回路という）２０とを
備えている。
【００３７】遅延回路１０は、３つの入力端子１２，１
４，１６および２つの出力端子１８，１９を有してい
る。遅延回路１０は書き込みサイクル信号／ＷＴＣＹ、
ローアドレスストローブ信号／ＲＡＳおよびファストペ
ージモード信号ＦＰＭＰＡＤそれぞれを入力信号として
受信する。アクティブロー信号／ＷＴＣＹは、ＤＲＡＭ
内の信号／ＣＡＳおよび／ＷＥの双方がローレベルとな
り、アクティブ書き込みサイクルが始まったことを示し
たとき、遅延回路１０の入力端子１２で受信される。特
に、アクティブロー信号／ＷＴＣＹは、／ＣＡＳと／Ｗ
Ｅとがローレベルとなる毎に、遅延回路１０に入力され
る。この分野においてよく知られているように、あるデ
バイスでは２つの／ＣＡＳ信号か２つの／ＷＥ信号を受
信する。例えば、“ｂｙ−１６”（“×１６”）デバイ
スは２つの／ＣＡＳ信号と１つの／ＷＥ信号、あるいは
１つの／ＣＡＳ信号と２つの／ＷＥ信号を受信する。従
って、本発明の方法と回路は、少なくとも１つの／ＣＡ
Ｓと１つの／ＷＥがローレベルになるとロー信号／ＷＴ
ＣＹを発生する、どんなＤＲＡＭにも用いることができ
る。
４，１６および２つの出力端子１８，１９を有してい
る。遅延回路１０は書き込みサイクル信号／ＷＴＣＹ、
ローアドレスストローブ信号／ＲＡＳおよびファストペ
ージモード信号ＦＰＭＰＡＤそれぞれを入力信号として
受信する。アクティブロー信号／ＷＴＣＹは、ＤＲＡＭ
内の信号／ＣＡＳおよび／ＷＥの双方がローレベルとな
り、アクティブ書き込みサイクルが始まったことを示し
たとき、遅延回路１０の入力端子１２で受信される。特
に、アクティブロー信号／ＷＴＣＹは、／ＣＡＳと／Ｗ
Ｅとがローレベルとなる毎に、遅延回路１０に入力され
る。この分野においてよく知られているように、あるデ
バイスでは２つの／ＣＡＳ信号か２つの／ＷＥ信号を受
信する。例えば、“ｂｙ−１６”（“×１６”）デバイ
スは２つの／ＣＡＳ信号と１つの／ＷＥ信号、あるいは
１つの／ＣＡＳ信号と２つの／ＷＥ信号を受信する。従
って、本発明の方法と回路は、少なくとも１つの／ＣＡ
Ｓと１つの／ＷＥがローレベルになるとロー信号／ＷＴ
ＣＹを発生する、どんなＤＲＡＭにも用いることができ
る。
【００３８】／ＲＡＳを受信するために設けられた入力
端子１４は回路をリセットするために用いられる。スタ
ティックコラムモードテバイスとファストページモード
デバイスの双方はページモードデバイス（すなわちロー
アドレスはコラムアドレスが変化している間は保持され
ている）であるので、／ＲＡＳはローレベルに保持され
る。後に詳細に説明するように、／ＲＡＳがハイレベル
になると、回路はリセットされる。
端子１４は回路をリセットするために用いられる。スタ
ティックコラムモードテバイスとファストページモード
デバイスの双方はページモードデバイス（すなわちロー
アドレスはコラムアドレスが変化している間は保持され
ている）であるので、／ＲＡＳはローレベルに保持され
る。後に詳細に説明するように、／ＲＡＳがハイレベル
になると、回路はリセットされる。
【００３９】最後に、ＦＰＭＰＡＤは遅延回路１０の入
力端子１６で受信される。ＦＰＭＰＡＤは、デバイスが
ファストページモードデバイスか、あるいはスタティッ
クコラムモードテバイスなのかを示す。ある種の出力信
号はファストページモードデバイスでは必要ではない。
後述するように、ＦＰＭＰＡＤは回路内でインアクティ
ブ出力信号を発生させるために選択的に用いられる。Ｆ
ＰＭＰＡＤの状態は、金属の選択やワイヤーボンドの選
択によって決定され、あるいはプログラムに基づいて入
力端子において決定される。
力端子１６で受信される。ＦＰＭＰＡＤは、デバイスが
ファストページモードデバイスか、あるいはスタティッ
クコラムモードテバイスなのかを示す。ある種の出力信
号はファストページモードデバイスでは必要ではない。
後述するように、ＦＰＭＰＡＤは回路内でインアクティ
ブ出力信号を発生させるために選択的に用いられる。Ｆ
ＰＭＰＡＤの状態は、金属の選択やワイヤーボンドの選
択によって決定され、あるいはプログラムに基づいて入
力端子において決定される。
【００４０】遅延回路１０は第１の出力端子１８から第
１の遅延信号としてのスタティックコラム保持信号／Ｓ
ＣＨＯＬＤ、また第２の出力端子１９から第２の遅延信
号としてのスタティックコラム遅延信号／ＳＣＤＥＬＡ
Ｙを出力する。／ＳＣＨＯＬＤは、図２において詳しく
説明するようにグローバル書き込みイネーブル信号発生
回路（ＧＷＥ発生回路）２０へ入力される。アクティブ
ロー信号／ＳＣＨＯＬＤは、ＧＷＥ発生回路２０が出力
端子２２において“延長された”グローバル書き込みイ
ネーブル信号ＧＷＥを発生させることを可能にしてい
る。このアクティブ信号／ＳＣＨＯＬＤは、ＧＷＥ回路
２０に／ＷＥを無視させて、有効なＧＷＥを保持し、よ
って回路の有効な書き込み期間を拡大させるものであ
る。
１の遅延信号としてのスタティックコラム保持信号／Ｓ
ＣＨＯＬＤ、また第２の出力端子１９から第２の遅延信
号としてのスタティックコラム遅延信号／ＳＣＤＥＬＡ
Ｙを出力する。／ＳＣＨＯＬＤは、図２において詳しく
説明するようにグローバル書き込みイネーブル信号発生
回路（ＧＷＥ発生回路）２０へ入力される。アクティブ
ロー信号／ＳＣＨＯＬＤは、ＧＷＥ発生回路２０が出力
端子２２において“延長された”グローバル書き込みイ
ネーブル信号ＧＷＥを発生させることを可能にしてい
る。このアクティブ信号／ＳＣＨＯＬＤは、ＧＷＥ回路
２０に／ＷＥを無視させて、有効なＧＷＥを保持し、よ
って回路の有効な書き込み期間を拡大させるものであ
る。
【００４１】遅延回路１０の第２の出力信号／ＳＣＤＥ
ＬＡＹはアドレスラッチ回路２８においてアドレスを保
持する。スタティックコラムモードデバイスの有効な書
き込み期間を拡大させるためには、内部グローバル書き
込みイネーブル信号ＧＷＥを拡大し、アドレスラッチ回
路２８にアドレスを保持する必要がある。
ＬＡＹはアドレスラッチ回路２８においてアドレスを保
持する。スタティックコラムモードデバイスの有効な書
き込み期間を拡大させるためには、内部グローバル書き
込みイネーブル信号ＧＷＥを拡大し、アドレスラッチ回
路２８にアドレスを保持する必要がある。
【００４２】図２は遅延回路１０の具体的な論理回路図
を表すものである。遅延回路１０はナンドゲート１０
４，１０６からなるラッチ回路１０２を備えている。ナ
ンドゲート１０４は入力端子１０８，１１０（図１の入
力端子１２に相当する）、および出力端子１１２を備え
ている。ナンドゲート１０６は入力端子１１４，１１
６、および出力端子１１８を備えている。ナンドゲート
１０４，１０６は／ＳＣＨＯＬＤを発生しラッチさせる
ように、互いにたすき掛けに接続されている。
を表すものである。遅延回路１０はナンドゲート１０
４，１０６からなるラッチ回路１０２を備えている。ナ
ンドゲート１０４は入力端子１０８，１１０（図１の入
力端子１２に相当する）、および出力端子１１２を備え
ている。ナンドゲート１０６は入力端子１１４，１１
６、および出力端子１１８を備えている。ナンドゲート
１０４，１０６は／ＳＣＨＯＬＤを発生しラッチさせる
ように、互いにたすき掛けに接続されている。
【００４３】初期状態では／ＳＣＨＯＬＤと、ナンドゲ
ート１０４の入力端子に供給される／ＷＴＣＹとは共に
ハイレベルである。／ＷＴＣＹがローレベルになると、
ナンドゲート１０４の出力端子１１２はハイレベルとな
る。出力端子１１２はナンドゲート１０６の入力端子１
１４に接続されている。ナンドゲート１０６の入力端子
１１６の初期状態はハイレベルであるので、ナンドゲー
ト１０６の出力端子１１８はローレベルとなり、ロー信
号／ＳＣＨＯＬＤを発生させる。／ＳＣＨＯＬＤは、後
に詳しく説明されるように、回路に応じて設定された一
定の期間か、あるいは／ＲＡＳの状態が回路をリセット
させるまではラッチされる。図４に詳細に示すように、
ＧＷＥ回路２０は与えられた期間中／ＷＥおよび／ＣＡ
Ｓを無視し、拡大されたＧＷＥ信号を発生させるために
／ＳＣＨＯＬＤを受信する。
ート１０４の入力端子に供給される／ＷＴＣＹとは共に
ハイレベルである。／ＷＴＣＹがローレベルになると、
ナンドゲート１０４の出力端子１１２はハイレベルとな
る。出力端子１１２はナンドゲート１０６の入力端子１
１４に接続されている。ナンドゲート１０６の入力端子
１１６の初期状態はハイレベルであるので、ナンドゲー
ト１０６の出力端子１１８はローレベルとなり、ロー信
号／ＳＣＨＯＬＤを発生させる。／ＳＣＨＯＬＤは、後
に詳しく説明されるように、回路に応じて設定された一
定の期間か、あるいは／ＲＡＳの状態が回路をリセット
させるまではラッチされる。図４に詳細に示すように、
ＧＷＥ回路２０は与えられた期間中／ＷＥおよび／ＣＡ
Ｓを無視し、拡大されたＧＷＥ信号を発生させるために
／ＳＣＨＯＬＤを受信する。
【００４４】ナンドゲート１０４の出力端子１１２はま
た／ＳＣＤＥＬＡＹを発生させるためにアドレスコント
ロール回路１２０に接続されている。前述のように、Ｄ
ＲＡＭ内の所期のアドレスへデータを書き込むために
は、有効なデータとアクティブＧＷＥ信号に対応した有
効なアドレスが必要である。すなわち、もし有効なアド
レスも保持されていなければ、延長されたＧＷＥ信号は
役に立たない。それゆえ遅延回路１０も有効なアドレス
を保持するために信号を発生させている。／ＳＣＤＥＬ
ＡＹは有効なアドレスを保持するためにＤＲＡＭ内のア
ドレスラッチ回路２８へ出力される。
た／ＳＣＤＥＬＡＹを発生させるためにアドレスコント
ロール回路１２０に接続されている。前述のように、Ｄ
ＲＡＭ内の所期のアドレスへデータを書き込むために
は、有効なデータとアクティブＧＷＥ信号に対応した有
効なアドレスが必要である。すなわち、もし有効なアド
レスも保持されていなければ、延長されたＧＷＥ信号は
役に立たない。それゆえ遅延回路１０も有効なアドレス
を保持するために信号を発生させている。／ＳＣＤＥＬ
ＡＹは有効なアドレスを保持するためにＤＲＡＭ内のア
ドレスラッチ回路２８へ出力される。
【００４５】詳しく説明すると、ナンドゲート１０４の
出力端子１１２から出力されるハイレベルの信号は入力
端子１２４を通してナンドゲート１２２へ入力される。
ここで、ナンドゲート１２２の入力端子１２６の初期状
態はハイレベルであるため、ナンドゲート１２２の出力
端子１２８からの出力信号はローレベルである。出力端
子１２８からの出力信号は入力端子１３２を通じてノア
ゲート１３０へ入力される。一方、ＦＰＭＰＡＤは入力
端子１３４を通じてノアゲート１３０へ入力される。Ｆ
ＰＭＰＡＤがハイレベルとなり、そのデバイスがファス
トページモードデバイスであることを示すたびに、出力
端子１３６からの出力信号はローレベルとなる。出力端
子１３６は、出力端子１４２からハイ（インアクティ
ブ）信号／ＳＣＤＥＬＡＹを発生させるためのインバー
タ１３８へ接続されている。デバイスは、ＦＰＭＰＡＤ
がハイレベルのときファストページモードデバイスであ
るので、／ＳＣＤＥＬＡＹはアドレスラッチ回路２８で
有効なアドレスを保持する必要はない。
出力端子１１２から出力されるハイレベルの信号は入力
端子１２４を通してナンドゲート１２２へ入力される。
ここで、ナンドゲート１２２の入力端子１２６の初期状
態はハイレベルであるため、ナンドゲート１２２の出力
端子１２８からの出力信号はローレベルである。出力端
子１２８からの出力信号は入力端子１３２を通じてノア
ゲート１３０へ入力される。一方、ＦＰＭＰＡＤは入力
端子１３４を通じてノアゲート１３０へ入力される。Ｆ
ＰＭＰＡＤがハイレベルとなり、そのデバイスがファス
トページモードデバイスであることを示すたびに、出力
端子１３６からの出力信号はローレベルとなる。出力端
子１３６は、出力端子１４２からハイ（インアクティ
ブ）信号／ＳＣＤＥＬＡＹを発生させるためのインバー
タ１３８へ接続されている。デバイスは、ＦＰＭＰＡＤ
がハイレベルのときファストページモードデバイスであ
るので、／ＳＣＤＥＬＡＹはアドレスラッチ回路２８で
有効なアドレスを保持する必要はない。
【００４６】ＦＰＭＰＡＤがローレベルで、そのデバイ
スがスタティックコラムデバイスであることを示してい
るときには、入力端子１３４への入力信号はローレベル
となる。従って、ノアゲート１３０は入力端子１３２に
入力される信号のインバータとして作動する。ナンドゲ
ート１０４の出力端子１１２からの出力信号が書き込み
サイクルの間ハイレベルとなると、ナンドゲート１２２
の入力端子１２４，１２６への入力信号は共にハイレベ
ルとなる。従って、ナンドゲート１２２の出力信号はロ
ーレベルとなる。このロー信号はノアゲート１３０およ
びインバータ１３８各々により反転され、その結果、出
力端子１４２からはロー（アクティブ）信号／ＳＣＤＥ
ＬＡＹが発生する。従って、アドレスはＧＷＥ信号がロ
ー信号／ＳＣＨＯＬＤによって保持される間、ロー信号
／ＳＣＤＥＬＡＹによってアドレスラッチ回路２８に保
持される。
スがスタティックコラムデバイスであることを示してい
るときには、入力端子１３４への入力信号はローレベル
となる。従って、ノアゲート１３０は入力端子１３２に
入力される信号のインバータとして作動する。ナンドゲ
ート１０４の出力端子１１２からの出力信号が書き込み
サイクルの間ハイレベルとなると、ナンドゲート１２２
の入力端子１２４，１２６への入力信号は共にハイレベ
ルとなる。従って、ナンドゲート１２２の出力信号はロ
ーレベルとなる。このロー信号はノアゲート１３０およ
びインバータ１３８各々により反転され、その結果、出
力端子１４２からはロー（アクティブ）信号／ＳＣＤＥ
ＬＡＹが発生する。従って、アドレスはＧＷＥ信号がロ
ー信号／ＳＣＨＯＬＤによって保持される間、ロー信号
／ＳＣＤＥＬＡＹによってアドレスラッチ回路２８に保
持される。
【００４７】アクティブ信号／ＳＣＨＯＬＤ，／ＳＣＤ
ＥＬＡＹは共にリセット回路１５０によってリセットさ
れるまで保持される。リセット回路１５０は自動的に遅
延回路１０をリセットするためのインバータ１５２の入
力端子１５１（図１では入力端子１４に相当する。）で
／ＲＡＳを受信する。インバータ１５２の出力端子１５
４は他のインバータ１５６の入力端子１５８に接続され
ている。インバータ１５６の出力端子１６０はＮ−チャ
ンネルトランジスタ１６２のコントロール電極１６４に
接続されている。／ＲＡＳがハイレベルとなり、書き込
みサイクルの終了を示すと、／ＲＡＳはインバータ１５
２，１５６によって反転させられ、コントロール電極１
６４にハイレベル信号が入力される。このハイレベル信
号によりトランジスタ１６２がオンし、ノード１６５を
ローレベルに引き下げる。
ＥＬＡＹは共にリセット回路１５０によってリセットさ
れるまで保持される。リセット回路１５０は自動的に遅
延回路１０をリセットするためのインバータ１５２の入
力端子１５１（図１では入力端子１４に相当する。）で
／ＲＡＳを受信する。インバータ１５２の出力端子１５
４は他のインバータ１５６の入力端子１５８に接続され
ている。インバータ１５６の出力端子１６０はＮ−チャ
ンネルトランジスタ１６２のコントロール電極１６４に
接続されている。／ＲＡＳがハイレベルとなり、書き込
みサイクルの終了を示すと、／ＲＡＳはインバータ１５
２，１５６によって反転させられ、コントロール電極１
６４にハイレベル信号が入力される。このハイレベル信
号によりトランジスタ１６２がオンし、ノード１６５を
ローレベルに引き下げる。
【００４８】ノード１６５はナンドゲート１０６の入力
端子１１４に接続されており、よって入力端子１１４は
初期のローレベル状態に引き下げられる。ここで、／Ｗ
ＴＣＹがアクティブ書き込みサイクルの間ローレベルと
なった後、入力端子１１４がナンドゲート１０４の出力
端子１１２によってハイレベルへ引き上げられたことが
想起される。また、ノード１６５のローレベル信号はナ
ンドゲート１０６の入力端子１１４へ入力されるので、
その出力端子１１８はハイレベルとなる。従って、／Ｓ
ＣＨＯＬＤは初期のハイレベル状態へリセットされる。
／ＳＣＨＯＬＤを受信するためのナンドゲート１０４の
入力端子１０８もまたその初期状態へリセットされる。
そのため後に他のロー信号／ＷＴＣＹが発生し、他の書
き込みサイクルが始まったことを示すと、出力端子１１
２には適切な信号が発生する。ロー／ＷＴＣＹ信号は書
き込みサイクルが検出されると発生するので、入力端子
１１０に入力される／ＷＴＣＹは、／ＲＡＳがハイレベ
ルとなったとき、書き込みサイクルの最終時点で自動的
にリセットされる。
端子１１４に接続されており、よって入力端子１１４は
初期のローレベル状態に引き下げられる。ここで、／Ｗ
ＴＣＹがアクティブ書き込みサイクルの間ローレベルと
なった後、入力端子１１４がナンドゲート１０４の出力
端子１１２によってハイレベルへ引き上げられたことが
想起される。また、ノード１６５のローレベル信号はナ
ンドゲート１０６の入力端子１１４へ入力されるので、
その出力端子１１８はハイレベルとなる。従って、／Ｓ
ＣＨＯＬＤは初期のハイレベル状態へリセットされる。
／ＳＣＨＯＬＤを受信するためのナンドゲート１０４の
入力端子１０８もまたその初期状態へリセットされる。
そのため後に他のロー信号／ＷＴＣＹが発生し、他の書
き込みサイクルが始まったことを示すと、出力端子１１
２には適切な信号が発生する。ロー／ＷＴＣＹ信号は書
き込みサイクルが検出されると発生するので、入力端子
１１０に入力される／ＷＴＣＹは、／ＲＡＳがハイレベ
ルとなったとき、書き込みサイクルの最終時点で自動的
にリセットされる。
【００４９】また、ノード１６５でのローレベル信号は
ナンドゲート１２２の入力端子１２４へも入力され、／
ＳＣＤＥＬＡＹをリセットさせる。ナンドゲート１２２
の少なくとも１つの入力端子はローレベルであるので、
出力端子１２８にはハイレベルの信号が発生する。デバ
イスがスタティックコラムモードデバイス（すなわちＦ
ＰＭＰＡＤがローレベル）であるならば、このハイレベ
ルの出力信号はノアゲート１３０によって反転され、出
力端子１３６からローレベルの信号として出力される。
このローレベルの出力信号はインバータ１３８によって
反転され、ハイ信号／ＳＣＤＥＬＡＹが発生する。その
ため、／ＳＣＤＥＬＡＹもその初期値へリセットされ
る。
ナンドゲート１２２の入力端子１２４へも入力され、／
ＳＣＤＥＬＡＹをリセットさせる。ナンドゲート１２２
の少なくとも１つの入力端子はローレベルであるので、
出力端子１２８にはハイレベルの信号が発生する。デバ
イスがスタティックコラムモードデバイス（すなわちＦ
ＰＭＰＡＤがローレベル）であるならば、このハイレベ
ルの出力信号はノアゲート１３０によって反転され、出
力端子１３６からローレベルの信号として出力される。
このローレベルの出力信号はインバータ１３８によって
反転され、ハイ信号／ＳＣＤＥＬＡＹが発生する。その
ため、／ＳＣＤＥＬＡＹもその初期値へリセットされ
る。
【００５０】最後に、ナンドゲート１０６の入力端子１
１６とナンドゲート１２２の入力端子１２６もまた初期
値ヘリセットされ、適切な／ＳＣＨＯＬＤと／ＳＣＤＥ
ＬＡＹが発生し、後にアクティブ／ＷＴＣＹパルスを受
信することを確実ならしめる。ノード１６５がローレベ
ルになると、トランジスタ１６６はオンする。従って、
トランジスタ１６６を介して電流路が形成されノード１
６８がＶＣＣレベルに充電される。このノード１６８の
ハイレベルの信号は第１のインバータ１７４と第２のイ
ンバータ１７６を通りハイレベルの信号としてナンドゲ
ート１０６の入力端子１１６およびナンドゲート１２２
の入力端子１２６それぞれに入力される。従って、出力
信号／ＳＣＨＯＬＤ，／ＳＣＤＥＬＡＹ、およびラッチ
回路１０２とアドレスコントロール回路１２０への各入
力信号はそれぞれ／ＲＡＳによってリセットすることが
できる。
１６とナンドゲート１２２の入力端子１２６もまた初期
値ヘリセットされ、適切な／ＳＣＨＯＬＤと／ＳＣＤＥ
ＬＡＹが発生し、後にアクティブ／ＷＴＣＹパルスを受
信することを確実ならしめる。ノード１６５がローレベ
ルになると、トランジスタ１６６はオンする。従って、
トランジスタ１６６を介して電流路が形成されノード１
６８がＶＣＣレベルに充電される。このノード１６８の
ハイレベルの信号は第１のインバータ１７４と第２のイ
ンバータ１７６を通りハイレベルの信号としてナンドゲ
ート１０６の入力端子１１６およびナンドゲート１２２
の入力端子１２６それぞれに入力される。従って、出力
信号／ＳＣＨＯＬＤ，／ＳＣＤＥＬＡＹ、およびラッチ
回路１０２とアドレスコントロール回路１２０への各入
力信号はそれぞれ／ＲＡＳによってリセットすることが
できる。
【００５１】もし、遅延回路１０が／ＲＡＳによってリ
セットされないなら、／ＳＣＨＯＬＤおよび／ＳＣＤＥ
ＬＡＹはそれぞれリセット回路１５０の独自の中断によ
って、ラッチ回路１０２とアドレスコントロール回路１
２０への入力信号と共に、リセットされる。／ＷＴＣＹ
がローレベルになり、ナンドゲート１０４の出力端子１
１２からハイレベル信号が出力されると、このハイレベ
ルの信号によりトランジスタ１６６がオフする。従っ
て、キャパシタ１７２に接続されたノード１６８は電源
１７０を介して放電される。キャパシタ１７２を放電さ
せるのに必要な期間はキャパシタ１７２の大きさと電源
１７０を流れる電流量によって決定される。このキャパ
シタ１７２の大きさと電源１７０を流れる電流量は、デ
バイスの速度、すなわちＧＷＥ，／ＳＣＨＯＬＤおよび
／ＳＣＤＥＬＡＹの望ましい最低持続期間に対応してい
る。
セットされないなら、／ＳＣＨＯＬＤおよび／ＳＣＤＥ
ＬＡＹはそれぞれリセット回路１５０の独自の中断によ
って、ラッチ回路１０２とアドレスコントロール回路１
２０への入力信号と共に、リセットされる。／ＷＴＣＹ
がローレベルになり、ナンドゲート１０４の出力端子１
１２からハイレベル信号が出力されると、このハイレベ
ルの信号によりトランジスタ１６６がオフする。従っ
て、キャパシタ１７２に接続されたノード１６８は電源
１７０を介して放電される。キャパシタ１７２を放電さ
せるのに必要な期間はキャパシタ１７２の大きさと電源
１７０を流れる電流量によって決定される。このキャパ
シタ１７２の大きさと電源１７０を流れる電流量は、デ
バイスの速度、すなわちＧＷＥ，／ＳＣＨＯＬＤおよび
／ＳＣＤＥＬＡＹの望ましい最低持続期間に対応してい
る。
【００５２】キャパシタ１７２が放電し、ノード１６８
がローレベルとなると、このローレベルの信号はインバ
ータ１７４，１７６を通過して、ナンドゲート１０６の
入力端子１１６およびナンドゲート１２２の入力端子１
２６にローレベル信号として入力される。ナンドゲート
１０６の入力端子１１６に入力したローレベルの信号は
ナンドゲート１０６の出力端子１１８で／ＳＣＨＯＬＤ
をその初期ハイレベル状態ヘリセットさせる。また、ナ
ンドゲート１２２の入力端子１２６に入力したローレベ
ルの信号は／ＳＣＤＥＬＡＹをリセットさせる。すなわ
ち、ナンドゲート１２２の入力端子１２６にローレベル
信号が入力されると、出力端子１２８からはハイレベル
の信号が出力される。ＤＲＡＭがスタティックコラムモ
ードデバイスで、ＦＰＭＰＡＤがローレベルであるなら
ば、ノアゲート１３０はこの出力端子１２８からの出力
信号に対してインバータとして作用する。従って、出力
端子１２８から出力されたハイレベル信号はノアゲート
１３０により反転された後、更にインバータ１３８によ
って反転され、ハイ信号／ＳＣＤＥＬＡＹが発生する。
がローレベルとなると、このローレベルの信号はインバ
ータ１７４，１７６を通過して、ナンドゲート１０６の
入力端子１１６およびナンドゲート１２２の入力端子１
２６にローレベル信号として入力される。ナンドゲート
１０６の入力端子１１６に入力したローレベルの信号は
ナンドゲート１０６の出力端子１１８で／ＳＣＨＯＬＤ
をその初期ハイレベル状態ヘリセットさせる。また、ナ
ンドゲート１２２の入力端子１２６に入力したローレベ
ルの信号は／ＳＣＤＥＬＡＹをリセットさせる。すなわ
ち、ナンドゲート１２２の入力端子１２６にローレベル
信号が入力されると、出力端子１２８からはハイレベル
の信号が出力される。ＤＲＡＭがスタティックコラムモ
ードデバイスで、ＦＰＭＰＡＤがローレベルであるなら
ば、ノアゲート１３０はこの出力端子１２８からの出力
信号に対してインバータとして作用する。従って、出力
端子１２８から出力されたハイレベル信号はノアゲート
１３０により反転された後、更にインバータ１３８によ
って反転され、ハイ信号／ＳＣＤＥＬＡＹが発生する。
【００５３】また、リセット回路１５０による中断期間
の後、／ＷＴＣＹがハイレベルとなったとき（あるいは
／ＷＴＣＹがハイレベルとなるとき）ラッチ回路１０２
およびアドレスコントロール回路１２０への各入力信号
がリセットされ、アクティブ／ＳＣＨＯＬＤおよび／Ｓ
ＣＤＥＬＡＹ信号が次のアクティブ／ＷＴＣＹに発生す
ることを保証する。すなわち、中断期間の後、／ＳＣＨ
ＯＬＤは後述するようにハイレベルとなる。もし、／Ｗ
ＴＣＹがすでにハイレベルとなっているとき（あるいは
／ＷＴＣＹがハイレベルとなるとき）、ナンドゲート１
０４の出力端子１１２からの出力信号はローレベルとな
り、入力端子１１４，１２４を初期のローレベル状態に
リセットさせる。また、ナンドゲート１０４の出力端子
１１２からローレベル信号が出力されると、トランジス
タ１６６がオンし、キャパシタ１７２によりノード１６
８が充電される。ノード１６８のハイレベル信号はイン
バータ１７４，１７６によって反転され、入力端子１１
６，１２６各々にハイレベル信号として入力される。従
って、中断による遅延の後、／ＳＣＨＯＬＤと／ＳＣＤ
ＥＬＡＹとは共にリセットされ、一方、ラッチ回路１０
２およびアドレスコントロール回路１２０は／ＷＴＣＹ
がハイレベルとなるとリセットされる。
の後、／ＷＴＣＹがハイレベルとなったとき（あるいは
／ＷＴＣＹがハイレベルとなるとき）ラッチ回路１０２
およびアドレスコントロール回路１２０への各入力信号
がリセットされ、アクティブ／ＳＣＨＯＬＤおよび／Ｓ
ＣＤＥＬＡＹ信号が次のアクティブ／ＷＴＣＹに発生す
ることを保証する。すなわち、中断期間の後、／ＳＣＨ
ＯＬＤは後述するようにハイレベルとなる。もし、／Ｗ
ＴＣＹがすでにハイレベルとなっているとき（あるいは
／ＷＴＣＹがハイレベルとなるとき）、ナンドゲート１
０４の出力端子１１２からの出力信号はローレベルとな
り、入力端子１１４，１２４を初期のローレベル状態に
リセットさせる。また、ナンドゲート１０４の出力端子
１１２からローレベル信号が出力されると、トランジス
タ１６６がオンし、キャパシタ１７２によりノード１６
８が充電される。ノード１６８のハイレベル信号はイン
バータ１７４，１７６によって反転され、入力端子１１
６，１２６各々にハイレベル信号として入力される。従
って、中断による遅延の後、／ＳＣＨＯＬＤと／ＳＣＤ
ＥＬＡＹとは共にリセットされ、一方、ラッチ回路１０
２およびアドレスコントロール回路１２０は／ＷＴＣＹ
がハイレベルとなるとリセットされる。
【００５４】以上要約すると、図２に示した遅延回路１
０は、図３に詳細を示すＧＷＥ発生回路２０に入力され
る信号／ＳＣＨＯＬＤを発生する。アクティブ信号／Ｓ
ＣＨＯＬＤが発生すると、ＧＷＥ発生回路２０は拡大さ
れたＧＷＥ信号を発生する。遅延回路１０はまた、信号
／ＳＣＤＥＬＡＹを発生する。この／ＳＣＤＥＬＡＹに
より、書き込みサイクルの間の延長期間に、スタティッ
クコラムモードＤＲＡＭのためにアドレスラッチにアド
レスを保持することができる。なお、図２では好ましい
遅延回路１０の構成を示したが、アドレスラッチ回路２
８にアドレスを保持するための第１の遅延信号（／ＳＣ
ＤＥＬＡＹ）とＧＷＥ信号を延ばすための第２の遅延信
号（／ＳＣＨＯＬＤ）を発生させる他の回路も本発明の
範囲の中に含まれる。
０は、図３に詳細を示すＧＷＥ発生回路２０に入力され
る信号／ＳＣＨＯＬＤを発生する。アクティブ信号／Ｓ
ＣＨＯＬＤが発生すると、ＧＷＥ発生回路２０は拡大さ
れたＧＷＥ信号を発生する。遅延回路１０はまた、信号
／ＳＣＤＥＬＡＹを発生する。この／ＳＣＤＥＬＡＹに
より、書き込みサイクルの間の延長期間に、スタティッ
クコラムモードＤＲＡＭのためにアドレスラッチにアド
レスを保持することができる。なお、図２では好ましい
遅延回路１０の構成を示したが、アドレスラッチ回路２
８にアドレスを保持するための第１の遅延信号（／ＳＣ
ＤＥＬＡＹ）とＧＷＥ信号を延ばすための第２の遅延信
号（／ＳＣＨＯＬＤ）を発生させる他の回路も本発明の
範囲の中に含まれる。
【００５５】図３はＧＷＥ発生回路２０の好適な回路構
成を表すものである。このＧＷＥ回路２０はＧＷＥ信号
を発生させるＧＷＥ発生器２０２と、ＧＷＥ信号の持続
期間を決めるスタティックコラムホールド回路２０４と
を備えている。まず、ＧＷＥ発生器２０２について詳し
く説明し、その後スタティックコラムホールド回路２０
４を詳細に説明する。
成を表すものである。このＧＷＥ回路２０はＧＷＥ信号
を発生させるＧＷＥ発生器２０２と、ＧＷＥ信号の持続
期間を決めるスタティックコラムホールド回路２０４と
を備えている。まず、ＧＷＥ発生器２０２について詳し
く説明し、その後スタティックコラムホールド回路２０
４を詳細に説明する。
【００５６】ＧＷＥ発生器２０２は／ＷＥと／ＣＡＳと
を入力とし、出力信号ＧＷＥを発生する。特に、ノアゲ
ート２０６の入力端子２０８には／ＷＥが、入力端子２
１０には／ＣＡＳが入力される。／ＷＥおよび／ＣＡＳ
の双方がローレベルであり、アクティブ書き込みサイク
ルを示しているとき、ノアゲート２０６の出力端子２１
２はハイレベルとなる。出力端子２１２からの出力信号
は第１の入力端子２１６を介してノアゲート２１４へ入
力される。ノアゲート２１４の第２の入力端子２１８に
はフィードバックパス２１９を介してＧＷＥ信号が入力
される。すなわち、有効なハイレベルＧＷＥ信号が発生
すると、このハイレベルＧＷＥ信号は入力端子２１８か
らノアゲート２１４に入力し、ＧＷＥ発生器２０２に／
ＷＥおよび／ＣＡＳの変化を無視させる。すなわち、ノ
アゲート２１４へ入力したハイレベル信号は、／ＷＥあ
るいは／ＣＡＳの状態にかかわらず、ノアゲート２１４
の出力信号がローレベルであることを保証する。これ
は、／ＷＥの持続期間がより短くなると早くＧＷＥをリ
セットしてしまうスタティックコラムモードデバイスに
おいて、特に重要である。
を入力とし、出力信号ＧＷＥを発生する。特に、ノアゲ
ート２０６の入力端子２０８には／ＷＥが、入力端子２
１０には／ＣＡＳが入力される。／ＷＥおよび／ＣＡＳ
の双方がローレベルであり、アクティブ書き込みサイク
ルを示しているとき、ノアゲート２０６の出力端子２１
２はハイレベルとなる。出力端子２１２からの出力信号
は第１の入力端子２１６を介してノアゲート２１４へ入
力される。ノアゲート２１４の第２の入力端子２１８に
はフィードバックパス２１９を介してＧＷＥ信号が入力
される。すなわち、有効なハイレベルＧＷＥ信号が発生
すると、このハイレベルＧＷＥ信号は入力端子２１８か
らノアゲート２１４に入力し、ＧＷＥ発生器２０２に／
ＷＥおよび／ＣＡＳの変化を無視させる。すなわち、ノ
アゲート２１４へ入力したハイレベル信号は、／ＷＥあ
るいは／ＣＡＳの状態にかかわらず、ノアゲート２１４
の出力信号がローレベルであることを保証する。これ
は、／ＷＥの持続期間がより短くなると早くＧＷＥをリ
セットしてしまうスタティックコラムモードデバイスに
おいて、特に重要である。
【００５７】ノアゲート２０６の入力端子２０８あるい
は入力端子２１０には、誤った／ＷＥあるいは／ＣＡＳ
信号が現れるので、有効な／ＷＥおよび／ＣＡＳ信号が
入力され、有効なＧＷＥ信号が発生することを保証する
ために、ディグリッチング回路２３５が設けられてい
る。特に、ノアゲート２１４の出力端子２２０からの出
力信号はインバータ２２２に入力される。インバータ２
２２は第１のノード２２４から出力信号を発生させる。
このノード２２４はノード２２４において信号をラッチ
するための一対のインバータ２２６，２２８に接続され
ている。ノアゲート２１４の出力端子２２０は、またイ
ンバータ２３２に接続されている。インバータ２３２の
出力信号は第２のノード２３４において発生する。第１
のノード２２４および第２のノード２３４で発生した信
号はそれぞれディグリッチング回路２３５へ入力され
る。
は入力端子２１０には、誤った／ＷＥあるいは／ＣＡＳ
信号が現れるので、有効な／ＷＥおよび／ＣＡＳ信号が
入力され、有効なＧＷＥ信号が発生することを保証する
ために、ディグリッチング回路２３５が設けられてい
る。特に、ノアゲート２１４の出力端子２２０からの出
力信号はインバータ２２２に入力される。インバータ２
２２は第１のノード２２４から出力信号を発生させる。
このノード２２４はノード２２４において信号をラッチ
するための一対のインバータ２２６，２２８に接続され
ている。ノアゲート２１４の出力端子２２０は、またイ
ンバータ２３２に接続されている。インバータ２３２の
出力信号は第２のノード２３４において発生する。第１
のノード２２４および第２のノード２３４で発生した信
号はそれぞれディグリッチング回路２３５へ入力され
る。
【００５８】ディグリッチング回路２３５は、ノード２
２４とノード２３４との電圧を比較し、有効な信号／Ｗ
Ｅおよび／ＣＡＳが受信されたかどうかを決定する。ノ
ード２３４は遅延キャパシタ２３６に接続されている。
遅延キャパシタ２３６の充電に伴って遅延が生じる。遅
延キャパシタ２３６の容量、すなわちキャパシタ２３６
によってセットされる遅延量は、求められたディグリッ
チング量によって決められる。前述のように本発明の回
路と方法は異なる速さで動作する多数のＤＲＡＭに適用
することができる。
２４とノード２３４との電圧を比較し、有効な信号／Ｗ
Ｅおよび／ＣＡＳが受信されたかどうかを決定する。ノ
ード２３４は遅延キャパシタ２３６に接続されている。
遅延キャパシタ２３６の充電に伴って遅延が生じる。遅
延キャパシタ２３６の容量、すなわちキャパシタ２３６
によってセットされる遅延量は、求められたディグリッ
チング量によって決められる。前述のように本発明の回
路と方法は異なる速さで動作する多数のＤＲＡＭに適用
することができる。
【００５９】遅延キャパシタ２３６が充電されると、ノ
ード２３４におけるハイレベル信号はインバータ２３
８，２４０へ順次入力される。インバータ２０４の出力
信号は入力端子２４４を介してナンドゲート２４２へ入
力される。またノード２２４は第２のナンドゲート２４
２の入力端子２４６に接続されている。それらの入力信
号は互いに異なった期間にノアゲート２１４の出力端子
２２０における信号の状態を表しているので、それらの
入力信号は／ＷＥと／ＣＡＳが有効な信号なのかどうか
を決定する。もし、入力端子２４４，２４６における入
力信号の双方がハイレベルであり、有効なアクティブ／
ＷＥおよび／ＣＡＳ入力信号であることを示すならば、
ナンドゲート２４２の出力信号はローレベルである。ナ
ンドゲート２４２の出力信号はインバータ２４８，２５
０を通って流れ、ノード２５１に反転したＧＷＥ信号が
発生する。この反転したＧＷＥ信号は、インバータ２５
２へ入力され、ハイ（アクティブ）ＧＷＥ信号となる。
ード２３４におけるハイレベル信号はインバータ２３
８，２４０へ順次入力される。インバータ２０４の出力
信号は入力端子２４４を介してナンドゲート２４２へ入
力される。またノード２２４は第２のナンドゲート２４
２の入力端子２４６に接続されている。それらの入力信
号は互いに異なった期間にノアゲート２１４の出力端子
２２０における信号の状態を表しているので、それらの
入力信号は／ＷＥと／ＣＡＳが有効な信号なのかどうか
を決定する。もし、入力端子２４４，２４６における入
力信号の双方がハイレベルであり、有効なアクティブ／
ＷＥおよび／ＣＡＳ入力信号であることを示すならば、
ナンドゲート２４２の出力信号はローレベルである。ナ
ンドゲート２４２の出力信号はインバータ２４８，２５
０を通って流れ、ノード２５１に反転したＧＷＥ信号が
発生する。この反転したＧＷＥ信号は、インバータ２５
２へ入力され、ハイ（アクティブ）ＧＷＥ信号となる。
【００６０】ＧＷＥ信号はフィードバックループ２１９
を介してＰチャンネル型のトランジスタ２５４のコント
ロール電極２５６へ入力される。トランジスタ２５４は
インバータ２２２のイネーブル端子２５８に接続されて
いる。ＧＷＥ信号がローレベルになると、トランジスタ
２５４がオンし、インバータ２２２がノアゲート２１４
の出力信号を受信可能とする。一方、有効なハイＧＷＥ
信号が発生すると、トランジスタ２５４はオフし、イン
バータ２２２を非作動とする。これによりノアゲート２
１４からノード２２４が切り離され、／ＷＥあるいは／
ＣＡＳが無視される。ノード２２４は切り離されている
が、ノード２２４での状態はインバータ２２６，２２８
からなるラッチ回路によって保持される。有効なＧＷＥ
信号が発生したとき、／ＷＥと／ＣＡＳとが切り離され
ることによりＤＲＡＭのノイズマージンが改良されると
いうことが理解される。すなわち、有効なＧＷＥ信号が
発生した後は、入力信号／ＷＥあるいは／ＣＡＳにはど
のようなノイズも発生することはない。
を介してＰチャンネル型のトランジスタ２５４のコント
ロール電極２５６へ入力される。トランジスタ２５４は
インバータ２２２のイネーブル端子２５８に接続されて
いる。ＧＷＥ信号がローレベルになると、トランジスタ
２５４がオンし、インバータ２２２がノアゲート２１４
の出力信号を受信可能とする。一方、有効なハイＧＷＥ
信号が発生すると、トランジスタ２５４はオフし、イン
バータ２２２を非作動とする。これによりノアゲート２
１４からノード２２４が切り離され、／ＷＥあるいは／
ＣＡＳが無視される。ノード２２４は切り離されている
が、ノード２２４での状態はインバータ２２６，２２８
からなるラッチ回路によって保持される。有効なＧＷＥ
信号が発生したとき、／ＷＥと／ＣＡＳとが切り離され
ることによりＤＲＡＭのノイズマージンが改良されると
いうことが理解される。すなわち、有効なＧＷＥ信号が
発生した後は、入力信号／ＷＥあるいは／ＣＡＳにはど
のようなノイズも発生することはない。
【００６１】以上、ＧＷＥ発生器２０２によってＧＷＥ
信号が発生することを説明したので、次に、ＧＷＥ信号
の持続期間をコントロールするためのスタティックコラ
ムホールド回路２０４について説明する。このスタティ
ックコラムホールド回路２０４はスタティックコラムモ
ードデバイスにおいて、ＧＷＥ信号を延ばすことを保証
するものである。
信号が発生することを説明したので、次に、ＧＷＥ信号
の持続期間をコントロールするためのスタティックコラ
ムホールド回路２０４について説明する。このスタティ
ックコラムホールド回路２０４はスタティックコラムモ
ードデバイスにおいて、ＧＷＥ信号を延ばすことを保証
するものである。
【００６２】スタティックコラムホールド回路２０４
は、ファストページモード回路２６０とスタティックコ
ラムモード回路２６２とを備えている。これらの回路は
ノード２２４に接続されており、／ＣＡＳおよび／ＷＥ
に応答して、ノード２２４の電圧（したがってＧＷＥ）
を適切なときに変化させる。それぞれの回路はノード２
２４からグランドへの電流路を形成する。それぞれの経
路でトランジスタがオンになった時、ノード２２４はグ
ランドレベルへ引き下げられ、ナンドゲート２４２およ
びインバータ２４８，２５０，２５２を経由してＧＷＥ
をリセットさせる。ファストページモードデバイスに適
用される回路の動作をまず説明し、スタティックコラム
モードデバイスに適応される回路の動作を次に説明す
る。
は、ファストページモード回路２６０とスタティックコ
ラムモード回路２６２とを備えている。これらの回路は
ノード２２４に接続されており、／ＣＡＳおよび／ＷＥ
に応答して、ノード２２４の電圧（したがってＧＷＥ）
を適切なときに変化させる。それぞれの回路はノード２
２４からグランドへの電流路を形成する。それぞれの経
路でトランジスタがオンになった時、ノード２２４はグ
ランドレベルへ引き下げられ、ナンドゲート２４２およ
びインバータ２４８，２５０，２５２を経由してＧＷＥ
をリセットさせる。ファストページモードデバイスに適
用される回路の動作をまず説明し、スタティックコラム
モードデバイスに適応される回路の動作を次に説明す
る。
【００６３】ファストページモードでは、コントロール
電極２６６を有するトランジスタ２６４とコントロール
電極２７０を有するトランジスタ２６８とコントロール
電極２７４を有するトランジスタ２７２の３つのトラン
ジスタの直列回路を経由して、ノード２２４からファス
トページモード回路２６０のグランドまでの電流路が形
成される。トランジスタ２６４，２６８，２７２が適切
な状態のもとでオンすると、ノード２２４はグランドレ
ベルへ引き下げられ、ＧＷＥをリセットさせる。
電極２６６を有するトランジスタ２６４とコントロール
電極２７０を有するトランジスタ２６８とコントロール
電極２７４を有するトランジスタ２７２の３つのトラン
ジスタの直列回路を経由して、ノード２２４からファス
トページモード回路２６０のグランドまでの電流路が形
成される。トランジスタ２６４，２６８，２７２が適切
な状態のもとでオンすると、ノード２２４はグランドレ
ベルへ引き下げられ、ＧＷＥをリセットさせる。
【００６４】ＦＲＭＰＡＤはトランジスタ２６４のコン
トロール電極２６６へ入力される。デバイスがファスト
ページモードデバイスであり、従ってＦＰＭＰＡＤがハ
イレベルであるとき、トランジスタ２６４がオンし、ノ
ード２２４をファストページモード回路２６０に接続さ
せる。またトランジスタ２６８のコントロール電極２７
０には／ＣＡＳが入力される。前述のように、ハイ信号
／ＣＡＳはファストページモードデバイスでアドレスラ
ッチをリセットする。最終的には、トランジスタ２７２
がオンすることによりファストページモード回路２６０
を通ってノード２２４からグランドまでの直列回路が形
成される。ファストページモードになりＧＷＥがハイレ
ベルになると、トランジスタ２７２はオンする。トラン
ジスタ２７２のコントロール電極２７４にはノアゲート
２７６を介してＦＰＭＰＡＤおよびＧＷＥの両方の信号
が入力される。
トロール電極２６６へ入力される。デバイスがファスト
ページモードデバイスであり、従ってＦＰＭＰＡＤがハ
イレベルであるとき、トランジスタ２６４がオンし、ノ
ード２２４をファストページモード回路２６０に接続さ
せる。またトランジスタ２６８のコントロール電極２７
０には／ＣＡＳが入力される。前述のように、ハイ信号
／ＣＡＳはファストページモードデバイスでアドレスラ
ッチをリセットする。最終的には、トランジスタ２７２
がオンすることによりファストページモード回路２６０
を通ってノード２２４からグランドまでの直列回路が形
成される。ファストページモードになりＧＷＥがハイレ
ベルになると、トランジスタ２７２はオンする。トラン
ジスタ２７２のコントロール電極２７４にはノアゲート
２７６を介してＦＰＭＰＡＤおよびＧＷＥの両方の信号
が入力される。
【００６５】ノアゲート２７６は入力端子２７８におい
てノード２５１から反転されたＧＷＥ信号を受信する。
また、ノアゲート２７６は入力端子２８０でインバータ
２８２を介して反転されたＦＰＭＰＡＤ信号を受信す
る。従って、デバイスがハイＦＰＭＰＡＤで示されてい
るようにファストページモードデバイスであり、アクテ
ィブ書き込みサイクルであること示すＧＷＥがハイであ
るときは、ノアゲート２７６の出力信号はハイレベルと
なり、トランジスタ２７４がオンする。このためファス
トページモードデバイスがアクティブ書き込みサイクル
内にあるときは、直列接続された２つのトランジスタ２
６４，２７２は共にオンする。それゆえ、／ＣＡＳがハ
イレベルとなることによってＧＷＥがリセットされる。
てノード２５１から反転されたＧＷＥ信号を受信する。
また、ノアゲート２７６は入力端子２８０でインバータ
２８２を介して反転されたＦＰＭＰＡＤ信号を受信す
る。従って、デバイスがハイＦＰＭＰＡＤで示されてい
るようにファストページモードデバイスであり、アクテ
ィブ書き込みサイクルであること示すＧＷＥがハイであ
るときは、ノアゲート２７６の出力信号はハイレベルと
なり、トランジスタ２７４がオンする。このためファス
トページモードデバイスがアクティブ書き込みサイクル
内にあるときは、直列接続された２つのトランジスタ２
６４，２７２は共にオンする。それゆえ、／ＣＡＳがハ
イレベルとなることによってＧＷＥがリセットされる。
【００６６】一方、スタティックコラムイネーブルモー
ドであるときには、ＦＰＭＦＡＤはローレベルであり、
トランジスタ２６４はオンし、ノード２２４からファス
トページモード回路２６０を切り離す。しかし、デバイ
スがスタティックコラムモードデバイスである場合に
は、ノード２２４からグランドまでの異なる電流路がス
タティックコラムモード回路２６２を経由して形成され
る。すなわち、コントロール電極２８６を有するトラン
ジスタ２８４，コントロール電極２９０を有するトラン
ジスタ２８８，コントロール電極２９４を有するトラン
ジスタ２９２，およびコントロール電極２９８を有する
トランジスタ２９６を含むトランジスタの配列によって
電流路が形成される。
ドであるときには、ＦＰＭＦＡＤはローレベルであり、
トランジスタ２６４はオンし、ノード２２４からファス
トページモード回路２６０を切り離す。しかし、デバイ
スがスタティックコラムモードデバイスである場合に
は、ノード２２４からグランドまでの異なる電流路がス
タティックコラムモード回路２６２を経由して形成され
る。すなわち、コントロール電極２８６を有するトラン
ジスタ２８４，コントロール電極２９０を有するトラン
ジスタ２８８，コントロール電極２９４を有するトラン
ジスタ２９２，およびコントロール電極２９８を有する
トランジスタ２９６を含むトランジスタの配列によって
電流路が形成される。
【００６７】トランジスタ２８４のコントロール電極２
８６は、図２に示した遅延回路１０から／ＳＣＨＯＬＤ
を受信する。／ＳＣＨＯＬＤがローレベルでアクティブ
書き込みサイクルを示しているとき、トランジスタ２８
４がオフする。このトランジスタ２８４には一対のトラ
ンジスタ２８８，２９２からなる並列回路が直列に接続
されている。トランジスタ２８８，２９２各々には／Ｃ
ＡＳと／ＷＥとが入力される。従って、／ＣＡＳおよび
／ＷＥのいずれか一方がハイレベルとなると、ノード２
２４はグランドレベルとなる。最後に、トランジスタ２
９６はノード２２４とグランドとの間の、トランジスタ
２８４および一対のトランジスタ２８８，２９２に対し
て直列に接続される。トランジスタ２９６のコントロー
ル電極２９８はノアゲート３００の一方の出力端子に接
続されている。ノアゲート３００の入力端子３０２には
ＦＰＭＰＡＤが、また他方の入力端子３０４にはノード
２５１から反転前のＧＷＥ信号が入力される。アクティ
ブ書き込みサイクルの間、スタティックコラムモードで
は、ＦＰＭＰＡＤとノード２５１の双方はローレべルで
ある。よって、ノアゲート３００の出力信号はハイレベ
ルであり、トランジスタ２９６がオンする。
８６は、図２に示した遅延回路１０から／ＳＣＨＯＬＤ
を受信する。／ＳＣＨＯＬＤがローレベルでアクティブ
書き込みサイクルを示しているとき、トランジスタ２８
４がオフする。このトランジスタ２８４には一対のトラ
ンジスタ２８８，２９２からなる並列回路が直列に接続
されている。トランジスタ２８８，２９２各々には／Ｃ
ＡＳと／ＷＥとが入力される。従って、／ＣＡＳおよび
／ＷＥのいずれか一方がハイレベルとなると、ノード２
２４はグランドレベルとなる。最後に、トランジスタ２
９６はノード２２４とグランドとの間の、トランジスタ
２８４および一対のトランジスタ２８８，２９２に対し
て直列に接続される。トランジスタ２９６のコントロー
ル電極２９８はノアゲート３００の一方の出力端子に接
続されている。ノアゲート３００の入力端子３０２には
ＦＰＭＰＡＤが、また他方の入力端子３０４にはノード
２５１から反転前のＧＷＥ信号が入力される。アクティ
ブ書き込みサイクルの間、スタティックコラムモードで
は、ＦＰＭＰＡＤとノード２５１の双方はローレべルで
ある。よって、ノアゲート３００の出力信号はハイレベ
ルであり、トランジスタ２９６がオンする。
【００６８】図２に示した遅延回路１０によって発生し
た／ＳＣＨＯＬＤの重要性は今や明らかである。すなわ
ち、ロー信号／ＳＣＨＯＬＤが発生し、アクティブ書き
込みサイクルであることを示すと、トランジスタ２８４
はオフとなり、中断による遅延を施して／ＣＡＳおよび
／ＷＥを受け付けない。その結果、中断による遅延の
間、ノード２２４、すなわちＧＷＥは中断による遅延に
よって生じた延長期間中はハイレベル状態を保持する。
／ＳＣＨＯＬＤがハイレベルになると（すなわち／ＳＣ
ＨＯＬＤが遅延回路１０によってリセットされたと
き）、トランジスタ２８４はオンする。よって、もしＧ
ＷＥがハイレベルならば、ノード２２４は／ＣＡＳおよ
び／ＷＥのいずれか一方がハイレベルとなる毎に、グラ
ンドレベルに引き下げられる。書き込みサイクルは／Ｒ
ＡＳがハイレベルとなる毎に終了する。
た／ＳＣＨＯＬＤの重要性は今や明らかである。すなわ
ち、ロー信号／ＳＣＨＯＬＤが発生し、アクティブ書き
込みサイクルであることを示すと、トランジスタ２８４
はオフとなり、中断による遅延を施して／ＣＡＳおよび
／ＷＥを受け付けない。その結果、中断による遅延の
間、ノード２２４、すなわちＧＷＥは中断による遅延に
よって生じた延長期間中はハイレベル状態を保持する。
／ＳＣＨＯＬＤがハイレベルになると（すなわち／ＳＣ
ＨＯＬＤが遅延回路１０によってリセットされたと
き）、トランジスタ２８４はオンする。よって、もしＧ
ＷＥがハイレベルならば、ノード２２４は／ＣＡＳおよ
び／ＷＥのいずれか一方がハイレベルとなる毎に、グラ
ンドレベルに引き下げられる。書き込みサイクルは／Ｒ
ＡＳがハイレベルとなる毎に終了する。
【００６９】最後に、ノード２２４はトランジスタ３０
６に接続される。トランジスタ３０６のコントロール電
極３０８には／ＲＡＳが入力され、／ＲＡＳがハイレベ
ルとなる毎に、ノード２２４（およびＧＷＥ）をリセッ
トさせる。前述のように書き込みサイクルは／ＲＡＳが
ハイレベルとなると自動的に終了する。
６に接続される。トランジスタ３０６のコントロール電
極３０８には／ＲＡＳが入力され、／ＲＡＳがハイレベ
ルとなる毎に、ノード２２４（およびＧＷＥ）をリセッ
トさせる。前述のように書き込みサイクルは／ＲＡＳが
ハイレベルとなると自動的に終了する。
【００７０】以上、要約すると、ＧＷＥ発生回路２０は
／ＷＥおよび／ＣＡＳを入力するための回路要素を備え
ており、グローバル書き込みイネーブル信号ＧＷＥを発
生させると共にＧＷＥが有効であることを保証する。ま
た、ＧＷＥ発生回路２０はファストページモード回路２
６０を備えており、デバイスがファストページモードデ
バイスであるときに、／ＣＡＳがハイレベルとなると、
ＧＷＥをリセットさせる。最後に、ＧＷＥ発生回路２０
は遅延信号／ＳＣＨＯＬＤを受信するためのスタティッ
クコラムホールド回路２６２を備えている。この遅延信
号／ＳＣＨＯＬＤは／ＷＥあるいは／ＣＡＳがＧＷＥを
リセットしないようにするためのトランジスタ２８４の
コントロール電極２８６に入力される。それゆえ、ＧＷ
Ｅはスタティックコラムモードデバイスにおいては延長
されている。また、図２に示した遅延回路１０から発生
した／ＳＣＤＥＬＡＹによって、アドレスラッチ回路２
８でアドレスが保持されるので、本発明ではスタティッ
クコラムモードの速度レベルがファストページモードに
対して劣っているものではなく、同等のファストページ
モードデバイスと同じ速度で動作する。
／ＷＥおよび／ＣＡＳを入力するための回路要素を備え
ており、グローバル書き込みイネーブル信号ＧＷＥを発
生させると共にＧＷＥが有効であることを保証する。ま
た、ＧＷＥ発生回路２０はファストページモード回路２
６０を備えており、デバイスがファストページモードデ
バイスであるときに、／ＣＡＳがハイレベルとなると、
ＧＷＥをリセットさせる。最後に、ＧＷＥ発生回路２０
は遅延信号／ＳＣＨＯＬＤを受信するためのスタティッ
クコラムホールド回路２６２を備えている。この遅延信
号／ＳＣＨＯＬＤは／ＷＥあるいは／ＣＡＳがＧＷＥを
リセットしないようにするためのトランジスタ２８４の
コントロール電極２８６に入力される。それゆえ、ＧＷ
Ｅはスタティックコラムモードデバイスにおいては延長
されている。また、図２に示した遅延回路１０から発生
した／ＳＣＤＥＬＡＹによって、アドレスラッチ回路２
８でアドレスが保持されるので、本発明ではスタティッ
クコラムモードの速度レベルがファストページモードに
対して劣っているものではなく、同等のファストページ
モードデバイスと同じ速度で動作する。
【００７１】以上、具体的な実施例を参照しながら本発
明を説明したが、本発明はこれに限定されることなく、
本発明の趣旨の範囲内で如何なる変更も可能であること
は言うまでもない。当業者にとっては、ここで記載を参
考にして、多くの変形例や他の実施例は自明のことであ
る。この発明は次のクレームのなかで明らかにされる。
明を説明したが、本発明はこれに限定されることなく、
本発明の趣旨の範囲内で如何なる変更も可能であること
は言うまでもない。当業者にとっては、ここで記載を参
考にして、多くの変形例や他の実施例は自明のことであ
る。この発明は次のクレームのなかで明らかにされる。
【００７２】
【発明の効果】以上説明したように本発明のＤＲＡＭの
書き込み期間延長のための回路および方法によれば、ス
タティックコラムモードデバイスの有効な書き込み期間
を実質上ファストページモードデバイスの有効な書き込
み期間と同じにすることができ、スタティックコラムモ
ードテバイスにおけるデータの適切な書き込みを保証す
ることができる。
書き込み期間延長のための回路および方法によれば、ス
タティックコラムモードデバイスの有効な書き込み期間
を実質上ファストページモードデバイスの有効な書き込
み期間と同じにすることができ、スタティックコラムモ
ードテバイスにおけるデータの適切な書き込みを保証す
ることができる。
【図１】本発明の一実施例に係るＤＲＡＭの書き込み期
間延長のための回路の構成を表すブロック図である。
間延長のための回路の構成を表すブロック図である。
【図２】図１のＤＲＡＭの書き込み期間延長のための回
路の中の遅延回路の内部構成を表す論理回路図である。
路の中の遅延回路の内部構成を表す論理回路図である。
【図３】図１のＤＲＡＭの書き込み期間延長のための回
路の中のグローバル書き込みイネーブル発生回路の内部
構成を表す論理回路図である。
路の中のグローバル書き込みイネーブル発生回路の内部
構成を表す論理回路図である。
【図４】ＤＲＡＭ内で使われている各種コントロール信
号のタイミング図である。
号のタイミング図である。
１０ 遅延回路（第２の回路） １２，１４，１６ 入力端子 １８、１９ 出力端子 ２０ グローバル書き込みイネーブル信号発生回路（Ｇ
ＷＥ発生回路） ２２ 出力端子 ２４，２６ 入力端子 ２８ アドレスラッチ回路
ＷＥ発生回路） ２２ 出力端子 ２４，２６ 入力端子 ２８ アドレスラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカー フレデリック ジョーンズ，ジ ュニア. アメリカ合衆国 コロラド州 80919 コ ロラドスプリングス，サンタイドプレイス 7235
Claims (19)
- 【請求項１】 書き込みコントロール信号を受信しＤＲ
ＡＭの内部書き込みイネーブル信号を発生し、この内部
書き込みイネーブル信号を予め定められた期間保持する
第１の回路と、 アクティブ書き込み信号を受信し、このアクティブ書き
込み信号に応答して、前記ＤＲＡＭのアドレスラッチ回
路に入力され前記予め定められた期間前記アドレスラッ
チ内にアドレスを保持するためのアドレス遅延信号を発
生する第２の回路とを備えたことを特徴とするＤＲＡＭ
の書き込み期間延長のための回路。 - 【請求項２】 前記第１の回路が、更に書き込みイネー
ブル信号を受信するための第１の入力端子、コラムアド
レスストローブ信号を受信するための第２の入力端子、
ローアドレスストローブ信号を受信するための第３の入
力端子、および前記内部書き込みイネーブル信号を発生
させるための第１の出力端子を備えたことを特徴とする
請求項１記載のＤＲＡＭの書き込み期間延長のための回
路。 - 【請求項３】 前記第１の回路が、前記書き込みイネー
ブル信号を受信した後、前記予め定められた期間、前記
書き込みイネーブル信号と前記コラムアドレスストロー
ブ信号とを切り離すことを特徴とする請求項２記載のＤ
ＲＡＭの書き込み期間延長のための回路。 - 【請求項４】 前記第２の回路が、更に前記アクティブ
書き込み信号を受信するための第１の入力端子、および
前記アドレス遅延信号を終了させるローアドレスストロ
ーブ信号を受信するための第２の入力端子を備えたこと
を特徴とする請求項１記載のＤＲＡＭの書き込み期間延
長のための回路。 - 【請求項５】 前記第２の回路が、更に前記予め定めら
れた期間を設定するためのタイミング回路を含むことを
特徴とする請求項４記載のＤＲＡＭの書き込み期間延長
のための回路。 - 【請求項６】 その放電量によって前記予め定められた
期間を決定するためのキャパシタを更に備えたことを特
徴とする請求項５記載のＤＲＡＭの書き込み期間延長の
ための回路。 - 【請求項７】 書き込みイネーブル信号を受信するため
の第１の入力端子と、 アクティブ書き込みサイクルを示すアクティブ書き込み
サイクル信号を受信し、予め定められた期間の間、前記
書き込みイネーブル信号を切り離す第２の入力端子と、 前記予め定められた期間の間アクティブな内部書き込み
イネーブル信号を発生させる第１の出力端子と、 アドレスラッチ回路に接続される共に、アドレス遅延信
号を発生し、前記予め定められた期間の間、前記アドレ
スラッチ回路にアドレスを保持させる第２の出力端子と
を備えたことを特徴とするスタティックコラムモードデ
バイスとして構成されたＤＲＡＭの書き込み期間延長の
ための回路。 - 【請求項８】 前記書き込みイネーブル信号をリセット
するために用いられるローアドレスストローブ信号を受
信するための第３の入力端子を更に備えたことを特徴と
する請求項７記載のＤＲＡＭの書き込み期間延長のため
の回路。 - 【請求項９】 前記ローアドレスストローブ信号に応答
し、前記予め定められた期間を設定するためのタイミン
グ回路を更に備えたことを特徴とする請求項７記載のＤ
ＲＡＭの書き込み期間延長のための回路。 - 【請求項１０】 その放電量によって前記予め定められ
た期間を決定するためのキャパシタを更に備えたことを
特徴とする請求項９記載のＤＲＡＭの書き込み期間延長
のための回路。 - 【請求項１１】 コラムアドレスストローブ信号を受信
するための第４の入力端子を更に備え、前記書き込みイ
ネーブル信号、前記ローアドレスストローブ信号および
コラムアドレスストローブ信号に応じて前記アクティブ
書き込みサイクル信号が発生することを特徴とする請求
項８記載のＤＲＡＭの書き込み期間延長のための回路。 - 【請求項１２】 書き込みコントロール信号を受信し、
ＤＲＡＭで内部書き込みイネーブル信号を発生させる回
路であって、書き込みイネーブル信号を受信するための
第１の入力端子、コラムアドレスストローブ信号を受信
するための第２の入力端子、ローアドレスストローブ信
号を受信するための第３の入力端子、および前記内部書
き込みイネーブル信号を発生するための第１の出力端子
を有し、前記予め定められた期間の間、前記書き込みイ
ネーブル信号と前記コラムアドレスストローブとを切り
離し、前記内部書き込みイネーブル信号を保持する第１
の回路と、 アクティブ書き込み信号を受信するための第１の入力端
子を有し、前記ＤＲＡＭのアドレスラッチ回路に入力さ
れ前記予め定められた期間中アドレスを前記アドレスラ
ッチ回路に保持するためのアドレス遅延信号を発生させ
る回路であって、前記アドレス遅延信号を終了させるロ
ーアドレスストローブを受信するための第２の入力端
子、および前記予め定められた期間を設定するためのキ
ャパシタを含むタイミング回路を更に有する第２の回路
とを備えたことを特徴とするスタティックコラムモード
デバイスとして構成されたＤＲＡＭの書き込み期間延長
のための回路。 - 【請求項１３】 書き込みコントロール信号を受信する
段階と、 ＤＲＡＭの内部書き込みイネーブル信号を発生させる段
階と、 予め定められた期間の間前記内部書き込みイネーブル信
号を保持し、前記予め定められた期間の間前記ＤＲＡＭ
内のアドレスラッチ回路にアドレスを保持する段階とを
備えたスタティックコラムモードとして構成されたＤＲ
ＡＭの有効な書き込み期間延長のための方法。 - 【請求項１４】 書き込みコントロール信号を受信する
段階において、書き込みイネーブル信号、ローアドレス
ストローブ信号およびコラムアドレスストローブ信号を
それぞれ受信することを特徴とする請求項１３記載のＤ
ＲＡＭの書き込み期間延長のための方法。 - 【請求項１５】 前記内部書き込みイネーブル信号を発
生させる段階において、前記書き込みコントロール信号
を処理する請求項１３記載のＤＲＡＭの書き込み期間延
長のための方法。 - 【請求項１６】 予め定められた期間の間、前記内部書
き込みイネーブル信号を保持する段階において、前記内
部書き込みイネーブル信号と前記コラムアドレスストロ
ーブ信号とを切り離し、予め定められた期間の間、前記
内部書き込みイネーブル信号を保持する請求項１３記載
のＤＲＡＭの書き込み期間延長のための方法。 - 【請求項１７】 前記内部書き込みイネーブル信号を保
持する段階において、更に前記予め定められた期間を決
定するための第１の遅延信号を発生する請求項１６記載
のＤＲＡＭの書き込み期間延長のための方法。 - 【請求項１８】 前記予め定められた期間がキャパシタ
の放電によって決められる請求項１７記載のＤＲＡＭの
書き込み期間延長のための方法。 - 【請求項１９】 ＤＲＡＭ内のアドレスラッチ回路にア
ドレスを保持する段階において、前記ＤＲＡＭのアドレ
スラッチ回路へ入力させるための第２の遅延信号を発生
する請求項１３記載のＤＲＡＭの書き込み期間延長のた
めの方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/037,288 US5379261A (en) | 1993-03-26 | 1993-03-26 | Method and circuit for improved timing and noise margin in a DRAM |
| US08/037,288 | 1993-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295583A true JPH06295583A (ja) | 1994-10-21 |
| JP3224678B2 JP3224678B2 (ja) | 2001-11-05 |
Family
ID=21893527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07670294A Expired - Fee Related JP3224678B2 (ja) | 1993-03-26 | 1994-03-23 | Ｄｒａｍの書き込み期間延長のための回路および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5379261A (ja) |
| EP (1) | EP0618588B1 (ja) |
| JP (1) | JP3224678B2 (ja) |
| DE (1) | DE69417281T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574866A (en) * | 1993-04-05 | 1996-11-12 | Zenith Data Systems Corporation | Method and apparatus for providing a data write signal with a programmable duration |
| US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| US5721859A (en) * | 1994-12-23 | 1998-02-24 | Micron Technology, Inc. | Counter control circuit in a burst memory |
| US5610864A (en) * | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US5668773A (en) * | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5729503A (en) * | 1994-12-23 | 1998-03-17 | Micron Technology, Inc. | Address transition detection on a synchronous design |
| US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5717654A (en) * | 1995-02-10 | 1998-02-10 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
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