JPH0520837B2 - - Google Patents
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- JPH0520837B2 JPH0520837B2 JP60178963A JP17896385A JPH0520837B2 JP H0520837 B2 JPH0520837 B2 JP H0520837B2 JP 60178963 A JP60178963 A JP 60178963A JP 17896385 A JP17896385 A JP 17896385A JP H0520837 B2 JPH0520837 B2 JP H0520837B2
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- Japan
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- word line
- circuit
- signal
- clock
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミツク型の半導体記憶装置に
関し、特にストローブ信号系のノイズで誤動作す
ることを防止しようとするものである。
関し、特にストローブ信号系のノイズで誤動作す
ることを防止しようとするものである。
ダイナミツク型のメモリ（DRAM）は第３図
に示すセンスアンプを用いてその情報が続出され
る。同図において、BL、は一対のビツト線、
WLはワード線である。C3は容量、Q8はその選択
ゲートでこれらは１つのメモリセルを構成する。
残りのQ1〜Q7およびC1、C2はセンスアンプを構
成するトランジスタおよび容量である。スタンバ
イ時にビツト線BL、は例えばVcc／２にプリ
チヤージされていて、ワード線WLが選択されて
トランジスタQ8がオンしたときビツト線とセ
ルC3の間で電荷の再分配が行われる。セルC3に
電荷がなかつたと仮定すると、の電位はBLよ
り僅かに低下する。ビツト線BLの電位に変化は
ないから、ビツト線BL、には電位差が発生
し、センスアンプはこの微小電位差を増幅する。
第５図ａはこのときの動作波形を示している。
に示すセンスアンプを用いてその情報が続出され
る。同図において、BL、は一対のビツト線、
WLはワード線である。C3は容量、Q8はその選択
ゲートでこれらは１つのメモリセルを構成する。
残りのQ1〜Q7およびC1、C2はセンスアンプを構
成するトランジスタおよび容量である。スタンバ
イ時にビツト線BL、は例えばVcc／２にプリ
チヤージされていて、ワード線WLが選択されて
トランジスタQ8がオンしたときビツト線とセ
ルC3の間で電荷の再分配が行われる。セルC3に
電荷がなかつたと仮定すると、の電位はBLよ
り僅かに低下する。ビツト線BLの電位に変化は
ないから、ビツト線BL、には電位差が発生
し、センスアンプはこの微小電位差を増幅する。
第５図ａはこのときの動作波形を示している。
（ローアドレスストローブ）とも呼ばれ
るクロツクφINがＬレベルになるとメモリはイネ
ーブルになつてアドレスADDを取込み、リセツ
ト信号φ1がＬレベルになり、ワード線WLが選択
されてＨレベルに立上る。ワード線WLが立上る
とトランジスタQ8がオンになるのでビツト線
BL、に電位差がつき、次いでクロツクφ3が入
つてトランジスタQ7がオン、センスアンプはア
クテイブになつてビツト線電位差を拡大する。本
例では＝Ｌ、BL＝Ｈであるからセンスアンプ
のトランジスタQ5がオン、Q6がオフになり、ビ
ツト線はトランジスタQ5、Q7によりVssへプ
ルダウンされる。続いてクロツクφ4が入力し、
ビツト線BLに対するアクテイブリストアが行な
われる。即ちBL＝Ｈ、BL＝Ｌであるとトランジ
スタQ3オン、Q4オフであり、φ4が立上るとブー
トストラツプ効果でトランジスタQ2が完全オン
になりビツト線BLはVccヘプルアツプされる。
ビツト線は、トランジスタQ3オンではQ1オフ
であるから、クロツクφ4が立上つてもブルアツ
プされない。
るクロツクφINがＬレベルになるとメモリはイネ
ーブルになつてアドレスADDを取込み、リセツ
ト信号φ1がＬレベルになり、ワード線WLが選択
されてＨレベルに立上る。ワード線WLが立上る
とトランジスタQ8がオンになるのでビツト線
BL、に電位差がつき、次いでクロツクφ3が入
つてトランジスタQ7がオン、センスアンプはア
クテイブになつてビツト線電位差を拡大する。本
例では＝Ｌ、BL＝Ｈであるからセンスアンプ
のトランジスタQ5がオン、Q6がオフになり、ビ
ツト線はトランジスタQ5、Q7によりVssへプ
ルダウンされる。続いてクロツクφ4が入力し、
ビツト線BLに対するアクテイブリストアが行な
われる。即ちBL＝Ｈ、BL＝Ｌであるとトランジ
スタQ3オン、Q4オフであり、φ4が立上るとブー
トストラツプ効果でトランジスタQ2が完全オン
になりビツト線BLはVccヘプルアツプされる。
ビツト線は、トランジスタQ3オンではQ1オフ
であるから、クロツクφ4が立上つてもブルアツ
プされない。
ところで、センスアンプが動作するクロツク
φ3、φ4やワード線WLを選択するクロツクφ2の発
生回路は例えば第４図のように構成され、外部か
らのストローク信号φINで始動する。ストローブ
信号φIN（）が入力制御回路１を通してアド
レスバツフア制御回路２に入力すると、その立下
がりでアドレスADD（アドレスビツトとその反転
ビツト）が発生し、図示しないがワードデコーダ
などへ供給される。入力制御回路１は例えば
TTL−MOSの変換機能を有し、その出力はリセ
ツト回路３へも供給される。リセツト回路３の出
力はアドレスバツフア制御回路２の他に、各種の
クロツク発生回路４〜６に供給される。４はワー
ドドライバへ供給されてワード線WLを選択させ
るクロツクφ2を発生する回路で、リセツト信号
φ1でリセツトされる。５はセンスアンプ・イネ
ーブルSAE（クロツクφ3）を発生する回路で、そ
の出力SAES（φ3）で第３図のトランジスタQ7が
制御される。６はアクテイブ・リストアーARS
用クロツクφ4を発生する回路で、その出力ARS
（φ4）で第３図のトランジスタQ1、Q2が制御され
る。これらのクロツクの変化は第５図ａに示すよ
うにφIN→φ1→φ2→φ3→φ4の順である。
φ3、φ4やワード線WLを選択するクロツクφ2の発
生回路は例えば第４図のように構成され、外部か
らのストローク信号φINで始動する。ストローブ
信号φIN（）が入力制御回路１を通してアド
レスバツフア制御回路２に入力すると、その立下
がりでアドレスADD（アドレスビツトとその反転
ビツト）が発生し、図示しないがワードデコーダ
などへ供給される。入力制御回路１は例えば
TTL−MOSの変換機能を有し、その出力はリセ
ツト回路３へも供給される。リセツト回路３の出
力はアドレスバツフア制御回路２の他に、各種の
クロツク発生回路４〜６に供給される。４はワー
ドドライバへ供給されてワード線WLを選択させ
るクロツクφ2を発生する回路で、リセツト信号
φ1でリセツトされる。５はセンスアンプ・イネ
ーブルSAE（クロツクφ3）を発生する回路で、そ
の出力SAES（φ3）で第３図のトランジスタQ7が
制御される。６はアクテイブ・リストアーARS
用クロツクφ4を発生する回路で、その出力ARS
（φ4）で第３図のトランジスタQ1、Q2が制御され
る。これらのクロツクの変化は第５図ａに示すよ
うにφIN→φ1→φ2→φ3→φ4の順である。
ところでメモリボードに多数のDRAM実装し
動作させると、配線間のクロストーク等によるノ
イズの影響を受け、第５図ｂに示すようにφINが
一時的にＬレベルになることがある。この場合、
第４図ａの回路はφINの立上りで始動し、その立
上りからtD遅れて動作を完了するので、ノイズの
幅が長いとワード線WLは一部又は全部立上つて
しまう。一部でも立上つてトランジスタQ8の閾
値電圧を越えると該トランジスタQ8はオンにな
り、容量C8の充、放電が行なわれる。この場合
でもクロツクφ3、φ4まで立上ればリフレツシユ
を行つたのと同じになつて問題はないが、ノイズ
の幅が短いとワード線WLが少し立上つただけ
で、クロツクφ3、φ4は発生しないうちにリセツ
トがかゝり、クロツクφ3、φ4は発生せずじまい
になる。このときセル情報の破損が起きる。つま
り、第３図のセルC3に電荷がなく、且つビツト
線BL、がいずれもVcc／２にプリチヤージさ
れているとすると、ワード線WLが僅かに上昇し
てトランジスタQ8が導通したとき、ビツト線
からセルC3へ電荷が流入する。この電荷流入は
トランジスタQ8のソース側（C3側）電位がワー
ド線WLの電位よりトランジスタQ8のスレツシヨ
ルド電圧だけ低下した値になるまで続き、ここで
トランジスタQ8はカツトオフになる。このため
セルC3の電荷はワード線WLの電位に応じて増加
し、該電位が高いほど情報“０”から“１”に近
づく。センスアンプは動作しなかつたのでプルダ
ウン、プルアツプはない。この結果、以後の通常
勤作時にセンスアンプがセルC3の情報を“０”
として検知できなくなることもある。
動作させると、配線間のクロストーク等によるノ
イズの影響を受け、第５図ｂに示すようにφINが
一時的にＬレベルになることがある。この場合、
第４図ａの回路はφINの立上りで始動し、その立
上りからtD遅れて動作を完了するので、ノイズの
幅が長いとワード線WLは一部又は全部立上つて
しまう。一部でも立上つてトランジスタQ8の閾
値電圧を越えると該トランジスタQ8はオンにな
り、容量C8の充、放電が行なわれる。この場合
でもクロツクφ3、φ4まで立上ればリフレツシユ
を行つたのと同じになつて問題はないが、ノイズ
の幅が短いとワード線WLが少し立上つただけ
で、クロツクφ3、φ4は発生しないうちにリセツ
トがかゝり、クロツクφ3、φ4は発生せずじまい
になる。このときセル情報の破損が起きる。つま
り、第３図のセルC3に電荷がなく、且つビツト
線BL、がいずれもVcc／２にプリチヤージさ
れているとすると、ワード線WLが僅かに上昇し
てトランジスタQ8が導通したとき、ビツト線
からセルC3へ電荷が流入する。この電荷流入は
トランジスタQ8のソース側（C3側）電位がワー
ド線WLの電位よりトランジスタQ8のスレツシヨ
ルド電圧だけ低下した値になるまで続き、ここで
トランジスタQ8はカツトオフになる。このため
セルC3の電荷はワード線WLの電位に応じて増加
し、該電位が高いほど情報“０”から“１”に近
づく。センスアンプは動作しなかつたのでプルダ
ウン、プルアツプはない。この結果、以後の通常
勤作時にセンスアンプがセルC3の情報を“０”
として検知できなくなることもある。
メモリではクロツクφINの幅がある程度狭くて
もメモリ動作を完全に行なわせるためにタイムア
ウト機能を備えたものがあり、かゝる回路例を第
４図ｂに示す。この回路ではストローブ信号φIN
の幅（Ｌ期間）tW1（第６図参照）がタイムアウト
回路７の出力T0の立下りまでの遅廷時間tD0を越
えていればこれは幅tW2を有するもののように扱
う。即ち入力制御回路１はクロツクφINを受ける
とその立下りよりtD0時間遅れてＬレベルのクロ
ツクT0を、回路６からのクロツクφ4によりリセ
ツトされる迄の間（tW2−tD0の間）発生し、これ
をオアゲート８を介して帰還するので、クロツク
φINは幅tW1であつても幅tW2であるのと等価にな
る（こゝでtW2＞tW1）。インバータ９，１０は入
力制御回路１をパルスの正部分で動作させるため
のものである。このようにすれば外部からのφIN
がSAE等の立上りより早くＨに復帰してしまう
場合でもセル情報の破損は生じない。
もメモリ動作を完全に行なわせるためにタイムア
ウト機能を備えたものがあり、かゝる回路例を第
４図ｂに示す。この回路ではストローブ信号φIN
の幅（Ｌ期間）tW1（第６図参照）がタイムアウト
回路７の出力T0の立下りまでの遅廷時間tD0を越
えていればこれは幅tW2を有するもののように扱
う。即ち入力制御回路１はクロツクφINを受ける
とその立下りよりtD0時間遅れてＬレベルのクロ
ツクT0を、回路６からのクロツクφ4によりリセ
ツトされる迄の間（tW2−tD0の間）発生し、これ
をオアゲート８を介して帰還するので、クロツク
φINは幅tW1であつても幅tW2であるのと等価にな
る（こゝでtW2＞tW1）。インバータ９，１０は入
力制御回路１をパルスの正部分で動作させるため
のものである。このようにすれば外部からのφIN
がSAE等の立上りより早くＨに復帰してしまう
場合でもセル情報の破損は生じない。
しかし、第６図ｂのようにφINのtW1tD0である
短いノズルはtW2に拡大できないので、第５図ｂ
と同様の誤動作をする。
短いノズルはtW2に拡大できないので、第５図ｂ
と同様の誤動作をする。
本発明はかゝる点を改善しようとするものであ
る。
る。
本発明は、ストローブ信号のアクテイブ状態へ
の変化を検出してワード線選択を行なわせる信号
を発生する回路４と、続いてセンスアンプをアク
テイブにする信号を発生する回路５と、該ワード
線選択を行なわせる信号と前記ストローブ信号と
を入力とするゲート回路１１，１２とを半導体記
憶装置内に具備し、該ゲート回路は、該ワード線
選択を行なわせる信号の発生時点で既に該ストロ
ーブ信号が前記アクテイプ状態から非アクテイブ
状態に変化しているときは該ワード線選択を行な
わせる信号によるワード線の駆動を禁止すること
を特徴とするが、その構成および作用の詳細は図
示の実施例と共に説明する。
の変化を検出してワード線選択を行なわせる信号
を発生する回路４と、続いてセンスアンプをアク
テイブにする信号を発生する回路５と、該ワード
線選択を行なわせる信号と前記ストローブ信号と
を入力とするゲート回路１１，１２とを半導体記
憶装置内に具備し、該ゲート回路は、該ワード線
選択を行なわせる信号の発生時点で既に該ストロ
ーブ信号が前記アクテイプ状態から非アクテイブ
状態に変化しているときは該ワード線選択を行な
わせる信号によるワード線の駆動を禁止すること
を特徴とするが、その構成および作用の詳細は図
示の実施例と共に説明する。
第１図は本発明の一実施例を示すブロツク図
で、第４図ａの回路にインバータ１１とアンドゲ
ート１２を追加したものである。インバータ１１
はストローブ信号φINを反転し、逆相のラツチ信
号φLを作成する。アンドゲート１２はこのラツ
チ信号φLがＨである場合にだけワード線選択回
路４の出力φ2を通過させる。従つて、第５図ｂ
のようにφINがノイズで一時的にＬに低下しても、
クロツクφ2が立上る頃にはφLがＬになつている
のでワード線WLの電位は全く上昇しない。尚、
回路１〜６に変更はないので、正常勤作時には何
ら支障はない。
で、第４図ａの回路にインバータ１１とアンドゲ
ート１２を追加したものである。インバータ１１
はストローブ信号φINを反転し、逆相のラツチ信
号φLを作成する。アンドゲート１２はこのラツ
チ信号φLがＨである場合にだけワード線選択回
路４の出力φ2を通過させる。従つて、第５図ｂ
のようにφINがノイズで一時的にＬに低下しても、
クロツクφ2が立上る頃にはφLがＬになつている
のでワード線WLの電位は全く上昇しない。尚、
回路１〜６に変更はないので、正常勤作時には何
ら支障はない。
第２図は本発明の他の実施例を示すブロツク図
で、第４図ｂの回路にアンドゲート１２を追加し
たものである。このゲート１２の制御信号はタイ
ムアウト回路７から得られる。φT0（T0の反転信
号）である。φT0は期間tD0の間は発生せず、そし
て期間tD0が経過して一旦発生すれば期間tW2の終
了まで保持されるから、確実なワード線選択、セ
ル記憶データの消滅回路が行なえる。このアンド
ゲート１２の制御入力はφT0の代りにオアゲート
８の出力としてもよい。
で、第４図ｂの回路にアンドゲート１２を追加し
たものである。このゲート１２の制御信号はタイ
ムアウト回路７から得られる。φT0（T0の反転信
号）である。φT0は期間tD0の間は発生せず、そし
て期間tD0が経過して一旦発生すれば期間tW2の終
了まで保持されるから、確実なワード線選択、セ
ル記憶データの消滅回路が行なえる。このアンド
ゲート１２の制御入力はφT0の代りにオアゲート
８の出力としてもよい。
第１図は第７図のように変形してもよい。この
第７図はラツチ回路１４を設けた点が、第１図と
異なる。第７図も、アンドゲート１２よりワード
線WL選択出力φ2が出るのは、φ2出力時点でスト
ローブ信号φINがＬであるか否かによるが、第１
図と異なる点は、ゲート１２よりφ2が出力され
るとラツチ回路１４がこれをラツチしてＨレベル
出力を維持し、φINがＨ（スタンバイ）になつても
ゲート１２からのφ2出力を中止させない点であ
る。ラツチ回路１４のリセツトは回路３の出力
φ1により行なう。この結果、ゲート１３が一度
φ2を出力すると、φINがスタンバイになつてもリ
セツトが行なわれるまでは該出力φ2は維持され、
セルへのリストアが充分行なわれる。
第７図はラツチ回路１４を設けた点が、第１図と
異なる。第７図も、アンドゲート１２よりワード
線WL選択出力φ2が出るのは、φ2出力時点でスト
ローブ信号φINがＬであるか否かによるが、第１
図と異なる点は、ゲート１２よりφ2が出力され
るとラツチ回路１４がこれをラツチしてＨレベル
出力を維持し、φINがＨ（スタンバイ）になつても
ゲート１２からのφ2出力を中止させない点であ
る。ラツチ回路１４のリセツトは回路３の出力
φ1により行なう。この結果、ゲート１３が一度
φ2を出力すると、φINがスタンバイになつてもリ
セツトが行なわれるまでは該出力φ2は維持され、
セルへのリストアが充分行なわれる。
以上述べたように本発明によれば、ダイナミツ
ク型のメモリにおいてストローブ信号のノイズで
セル情報が破壊される誤動作を防止できる利点が
ある。
ク型のメモリにおいてストローブ信号のノイズで
セル情報が破壊される誤動作を防止できる利点が
ある。
第１図および第２図は本発明の異なる実施例を
示すブロツク図、第３図はセンスアンプの回路
図、第４図ａ，ｂは従来の周辺回路のブロツク
図、第５図および第６図はその動作波形図、第７
図は第１図の変形例を示すブロツク図である。 図中、１は入力制御回路、３はリセツト回路、
４はワード線選択回路、１２は禁止ゲートであ
る。
示すブロツク図、第３図はセンスアンプの回路
図、第４図ａ，ｂは従来の周辺回路のブロツク
図、第５図および第６図はその動作波形図、第７
図は第１図の変形例を示すブロツク図である。 図中、１は入力制御回路、３はリセツト回路、
４はワード線選択回路、１２は禁止ゲートであ
る。
Claims (1)
- １ ストローブ信号のアクテイブ状態への変化を
検出してワード線選択を行なわせる信号を発生す
る回路と、続いてセンスアンプをアクテイブにす
る信号を発生する回路と、該ワード線選択を行な
わせる信号と前記ストロープ信号とを入力とする
ゲート回路とを半導体記憶装置内に具備し、該ゲ
ート回路は、該ワード線選択を行なわせる信号の
発生時点で既に該ストローブ信号が前記アクテイ
ブ状態から非アクテイブ状態に変化しているとき
は該ワード線選択を行なわせる信号によるワード
線の駆動を禁止することを特徴とするダイナミツ
ク型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178963A JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
| US06/894,148 US4739502A (en) | 1985-08-14 | 1986-08-07 | Clock signal generating circuit for dynamic type semiconductor memory device |
| KR8606548A KR900001806B1 (en) | 1985-08-14 | 1986-08-08 | Clock signal generator for dynamic semiconductor memroy |
| DE8686306262T DE3686926T2 (de) | 1985-08-14 | 1986-08-13 | Taktsignalgeneratorschaltung fuer eine dynamische halbleiterspeicheranordnung. |
| EP86306262A EP0212945B1 (en) | 1985-08-14 | 1986-08-13 | Clock signal generating circuit for dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178963A JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238593A JPS6238593A (ja) | 1987-02-19 |
| JPH0520837B2 true JPH0520837B2 (ja) | 1993-03-22 |
Family
ID=16057722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178963A Granted JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4739502A (ja) |
| EP (1) | EP0212945B1 (ja) |
| JP (1) | JPS6238593A (ja) |
| KR (1) | KR900001806B1 (ja) |
| DE (1) | DE3686926T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09300152A (ja) * | 1996-05-13 | 1997-11-25 | Nishida Kikai Kosakusho:Kk | 工作機械 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812760B2 (ja) * | 1986-11-29 | 1996-02-07 | 三菱電機株式会社 | ダイナミックメモリ装置 |
| JPH06101227B2 (ja) * | 1986-11-29 | 1994-12-12 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| JP2818203B2 (ja) * | 1988-08-26 | 1998-10-30 | 株式会社東芝 | ダイナミック型メモリ及びダイナミック型メモリシステム |
| US5157769A (en) * | 1989-07-21 | 1992-10-20 | Traveling Software, Inc. | Computer data interface for handheld computer transfer to second computer including cable connector circuitry for voltage modification |
| EP0994420B1 (en) * | 1990-04-18 | 2006-01-04 | Rambus Inc. | DRAM semiconductor device |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
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