JPH06295998A - 薄膜トランジスタースタティックｒａｍセルの寄生ダイオード特性改善方法 - Google Patents
薄膜トランジスタースタティックｒａｍセルの寄生ダイオード特性改善方法Info
- Publication number
- JPH06295998A JPH06295998A JP5242224A JP24222493A JPH06295998A JP H06295998 A JPH06295998 A JP H06295998A JP 5242224 A JP5242224 A JP 5242224A JP 24222493 A JP24222493 A JP 24222493A JP H06295998 A JPH06295998 A JP H06295998A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- polysilicon film
- film transistor
- film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003071 parasitic effect Effects 0.000 title claims abstract description 36
- 239000010409 thin film Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 15
- 230000003068 static effect Effects 0.000 title abstract description 4
- 239000010408 film Substances 0.000 claims abstract description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 65
- 229920005591 polysilicon Polymers 0.000 claims abstract description 65
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は薄膜トランジスタースタティックＲ
ＡＭセルの寄生ダイオードの特性を改善することを目的
とする。 【構成】 ｎ+ 不純物をイオン注入させるゲートポリシ
リコン膜とｐ+ 不純物をイオン注入させるチャンネルポ
リシリコン膜が接続するようになる接触部分のゲートポ
リシリコン膜に反対型の不純物を注入させて順方向及び
逆方向寄生ｐｎダイオードの電流を増加させたことを特
徴とする。
ＡＭセルの寄生ダイオードの特性を改善することを目的
とする。 【構成】 ｎ+ 不純物をイオン注入させるゲートポリシ
リコン膜とｐ+ 不純物をイオン注入させるチャンネルポ
リシリコン膜が接続するようになる接触部分のゲートポ
リシリコン膜に反対型の不純物を注入させて順方向及び
逆方向寄生ｐｎダイオードの電流を増加させたことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタースタ
ティックＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）セルの寄生ダイオー
ド特性を改善する方法に関する。
ティックＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）セルの寄生ダイオー
ド特性を改善する方法に関する。
【０００２】
【従来の技術】一般的に、半導体の一つであるＳＲＡＭ
セルの薄膜トランジスターの製造には二層以上のポリシ
リコン膜を用いるが、チャンネルとソース／ドレインが
形成される約５００Å程のチャンネルポリシリコン膜及
びゲートとなる約１５００Å以下のゲートポリシリコン
膜からなる。このとき、ゲートポリシリコン膜をチャン
ネルポリシリコン膜上に形成するトップ（ｔｏｐ）ゲー
ト工程とゲートポリシリコン膜をチャンネルポリシリコ
ン膜下部に形成するボットム（ｂｏｔｔｏｍ）ゲート工
程に分かれるが、この二つの工程のうち、いずれの工程
を用いても順方向及び逆方向寄生ダイオードが形成され
る。
セルの薄膜トランジスターの製造には二層以上のポリシ
リコン膜を用いるが、チャンネルとソース／ドレインが
形成される約５００Å程のチャンネルポリシリコン膜及
びゲートとなる約１５００Å以下のゲートポリシリコン
膜からなる。このとき、ゲートポリシリコン膜をチャン
ネルポリシリコン膜上に形成するトップ（ｔｏｐ）ゲー
ト工程とゲートポリシリコン膜をチャンネルポリシリコ
ン膜下部に形成するボットム（ｂｏｔｔｏｍ）ゲート工
程に分かれるが、この二つの工程のうち、いずれの工程
を用いても順方向及び逆方向寄生ダイオードが形成され
る。
【０００３】上記形成される寄生ダイオードを図１、図
２を通じて詳細に考察する。図面において１，２はアク
セストランジスター、３，４はドライバートランジスタ
ー、５，６はＰＭＯＳ薄膜トランジスター、７，８は順
方向寄生ｐｎダイオード、９は逆方向寄生ｐｎダイオー
ド、１０は遮蔽酸化膜、１１はゲートポリシリコン膜、
１２はゲート酸化膜、１３はチャンネルポリシリコン
膜、１４は絶縁膜、１５は金属を夫々示す。
２を通じて詳細に考察する。図面において１，２はアク
セストランジスター、３，４はドライバートランジスタ
ー、５，６はＰＭＯＳ薄膜トランジスター、７，８は順
方向寄生ｐｎダイオード、９は逆方向寄生ｐｎダイオー
ド、１０は遮蔽酸化膜、１１はゲートポリシリコン膜、
１２はゲート酸化膜、１３はチャンネルポリシリコン
膜、１４は絶縁膜、１５は金属を夫々示す。
【０００４】先ず、図１に示すＰＭＯＳ薄膜トランジス
ターを用いたＳＲＡＭセルの等価回路図の通り、ＳＲＡ
Ｍセルは一つの逆方向寄生ダイオード９と二つの順方向
寄生ダイオード７，８が形成されるが、これはシリコン
基板上に二つのアクセストランジスター１，２と二つの
ドライバートランジスター３，４を形成し、その上にポ
リシリコン膜を用いて二つのＰＭＯＳ薄膜トランジスタ
ーを作ることにより形成される。
ターを用いたＳＲＡＭセルの等価回路図の通り、ＳＲＡ
Ｍセルは一つの逆方向寄生ダイオード９と二つの順方向
寄生ダイオード７，８が形成されるが、これはシリコン
基板上に二つのアクセストランジスター１，２と二つの
ドライバートランジスター３，４を形成し、その上にポ
リシリコン膜を用いて二つのＰＭＯＳ薄膜トランジスタ
ーを作ることにより形成される。
【０００５】寄生ｐｎダイオードは、ｐ+ チャンネルポ
リシリコン膜が、電気的ゲートの役割を果たさずパッド
の役割だけを果たすゲートポリシリコン膜、ドライバー
トランジスターのゲート電極及びｎ+ 基板等のように電
子が多いポリシリコン膜及び基板に接続されるときに形
成される。
リシリコン膜が、電気的ゲートの役割を果たさずパッド
の役割だけを果たすゲートポリシリコン膜、ドライバー
トランジスターのゲート電極及びｎ+ 基板等のように電
子が多いポリシリコン膜及び基板に接続されるときに形
成される。
【０００６】順方向寄生ｐｎダイオードは逆方向寄生ｐ
ｎダイオードと接続される形態は同一であるが、高電位
がチャンネルポリシリコン膜に印加され、相対的に低電
位が電子の多いポリシリコン膜及び基板に印加されると
きに現れ、逆方向寄生ｐｎダイオードは相対的な低電位
がチャンネルポリシリコン膜に印加されるときに現れ
る。
ｎダイオードと接続される形態は同一であるが、高電位
がチャンネルポリシリコン膜に印加され、相対的に低電
位が電子の多いポリシリコン膜及び基板に印加されると
きに現れ、逆方向寄生ｐｎダイオードは相対的な低電位
がチャンネルポリシリコン膜に印加されるときに現れ
る。
【０００７】上記図１のＳＲＡＭセル等価回路図に示さ
れた高電圧ノードに供給される電流の量はＰＭＯＳ Ｔ
ＦＴと一つの順方向寄生ｐｎダイオード、そして一つの
逆方向寄生ｐｎダイオードにより決定されるが、セルが
動作するとき、高電位ノードを安定に維持するために
は、ＰＭＯＳ ＴＦＴのオン（ｏｎ）電流よりは二つの
寄生ｐｎダイオードを通じて流れる順方向及び逆方向電
流の量が常に多くなければならない。即ち、ＰＭＯＳ
ＴＦＴのオン電流が二つの寄生ｐｎダイオードにより制
限されてはならない。従って、ＴＦＴ ＳＲＡＭセルが
動作する動作電圧範囲で、特に低電圧範囲（２Ｖ以内）
でｐｎダイオードの順方向及び逆方向電流を増加させる
べき必要性が多くなる。
れた高電圧ノードに供給される電流の量はＰＭＯＳ Ｔ
ＦＴと一つの順方向寄生ｐｎダイオード、そして一つの
逆方向寄生ｐｎダイオードにより決定されるが、セルが
動作するとき、高電位ノードを安定に維持するために
は、ＰＭＯＳ ＴＦＴのオン（ｏｎ）電流よりは二つの
寄生ｐｎダイオードを通じて流れる順方向及び逆方向電
流の量が常に多くなければならない。即ち、ＰＭＯＳ
ＴＦＴのオン電流が二つの寄生ｐｎダイオードにより制
限されてはならない。従って、ＴＦＴ ＳＲＡＭセルが
動作する動作電圧範囲で、特に低電圧範囲（２Ｖ以内）
でｐｎダイオードの順方向及び逆方向電流を増加させる
べき必要性が多くなる。
【０００８】尚、従来のＰＭＯＳ ＴＦＴと直流電源の
供給手段である金属接続を図２を通じて詳細に考察して
みれば次の通りである。従来の金属と薄膜トランジスタ
とのコンタクトを形成する一つの方法には、図２Ａに示
す通り、薄いチャンネルポリシリコン膜（１３）に金属
（１５）を直接接続するものがある。
供給手段である金属接続を図２を通じて詳細に考察して
みれば次の通りである。従来の金属と薄膜トランジスタ
とのコンタクトを形成する一つの方法には、図２Ａに示
す通り、薄いチャンネルポリシリコン膜（１３）に金属
（１５）を直接接続するものがある。
【０００９】しかし、この場合、チャンネルポリシリコ
ン膜の厚さが薄いため、金属接続部コンタクトを形成す
るときチャンネルポリシリコン膜が貫通されてしまい、
金属はチャンネルポリシリコン膜の縁でのみ接続される
ことになり、接続が不安定になる。
ン膜の厚さが薄いため、金属接続部コンタクトを形成す
るときチャンネルポリシリコン膜が貫通されてしまい、
金属はチャンネルポリシリコン膜の縁でのみ接続される
ことになり、接続が不安定になる。
【００１０】上記不安定を克服するための従来の他の方
法が図２Ｂに示されている。これは電気的ゲートの役割
を持たずにパッドの役割だけを果たすゲートポリシリコ
ン膜（１１）を蒸着させ、このゲートポリシリコン膜
（１１）にチャンネルポリシリコン膜（１３）と金属
（１５）をそれぞれ別々に接続させることによってチャ
ンネルポリシリコン膜（１３）と金属（１５）との接続
を行っている。直流バイアス（ｂｉａｓ）電源は金属
（１５）、ゲートポリシリコン膜（１１）、チャンネル
ポリシリコン膜（１３）と順次に流れる。
法が図２Ｂに示されている。これは電気的ゲートの役割
を持たずにパッドの役割だけを果たすゲートポリシリコ
ン膜（１１）を蒸着させ、このゲートポリシリコン膜
（１１）にチャンネルポリシリコン膜（１３）と金属
（１５）をそれぞれ別々に接続させることによってチャ
ンネルポリシリコン膜（１３）と金属（１５）との接続
を行っている。直流バイアス（ｂｉａｓ）電源は金属
（１５）、ゲートポリシリコン膜（１１）、チャンネル
ポリシリコン膜（１３）と順次に流れる。
【００１１】上記ゲートポリシリコン膜を用いる金属と
チャンネルポリシリコン膜の接続は、逆方向寄生ｐｎダ
イオードが形成されて素子の不安定を惹き起こす問題点
がある。
チャンネルポリシリコン膜の接続は、逆方向寄生ｐｎダ
イオードが形成されて素子の不安定を惹き起こす問題点
がある。
【００１２】
【発明が解決しようとする課題】本発明は上記問題点を
解決することを課題とする、すなわち本発明はゲートポ
リシリコン膜を用いて金属とチャンネルポリシリコン膜
とを接続する素子の不安定を除くことを目的とするもの
である。
解決することを課題とする、すなわち本発明はゲートポ
リシリコン膜を用いて金属とチャンネルポリシリコン膜
とを接続する素子の不安定を除くことを目的とするもの
である。
【００１３】
【課題を解決するための手段】本発明は、ｎ+ がイオン
注入されているゲートポリシリコン膜とｐ+ がイオン注
入されているチャンネルポリシリコン膜が接触されるコ
ンタクト部分のゲートポリシリコン膜に反対型の不純物
を注入させたことを特徴とするものである。それにより
順方向及び逆方向寄生ｐｎダイオードの電流を増加さ
せ、薄膜トランジスターＳＲＡＭセルの寄生ダイオード
特性を改善するものである。本発明は、所定のサイズを
有してパッドの役割を果たすゲートポリシリコン膜上に
薄膜トランジスターのチャンネルポリシリコン膜をコン
タクトさせることにより発生する薄膜トランジスターＳ
ＲＡＭセルの寄生ダイオードの特性を改善する方法にお
いて、上記コンタクトを成す物質に反対型イオンを注入
して、反対型イオン注入部の面積がコンタクト面積にな
るようにする段階と上記コンタクト部位をアニーリング
する段階とを含むものである。
注入されているゲートポリシリコン膜とｐ+ がイオン注
入されているチャンネルポリシリコン膜が接触されるコ
ンタクト部分のゲートポリシリコン膜に反対型の不純物
を注入させたことを特徴とするものである。それにより
順方向及び逆方向寄生ｐｎダイオードの電流を増加さ
せ、薄膜トランジスターＳＲＡＭセルの寄生ダイオード
特性を改善するものである。本発明は、所定のサイズを
有してパッドの役割を果たすゲートポリシリコン膜上に
薄膜トランジスターのチャンネルポリシリコン膜をコン
タクトさせることにより発生する薄膜トランジスターＳ
ＲＡＭセルの寄生ダイオードの特性を改善する方法にお
いて、上記コンタクトを成す物質に反対型イオンを注入
して、反対型イオン注入部の面積がコンタクト面積にな
るようにする段階と上記コンタクト部位をアニーリング
する段階とを含むものである。
【００１４】
【実施例】以下、添付した図面図３乃至図６を参照して
本発明の一実施例を詳細に説明する。先ず、本発明を実
現する概念を図３によって従来の方法と比較して詳細に
考察してみる。同図Ａの通り、ゲートポリシリコン膜１
１にチャンネルポリシリコン膜１３を接続して形成され
るｐｎダイオードの接合面積を、本発明は同図Ｂに示す
ようにゲートポリシリコン膜１１に反対型不純物を注入
してｐｎ接合の面積を増大させたものである。
本発明の一実施例を詳細に説明する。先ず、本発明を実
現する概念を図３によって従来の方法と比較して詳細に
考察してみる。同図Ａの通り、ゲートポリシリコン膜１
１にチャンネルポリシリコン膜１３を接続して形成され
るｐｎダイオードの接合面積を、本発明は同図Ｂに示す
ようにゲートポリシリコン膜１１に反対型不純物を注入
してｐｎ接合の面積を増大させたものである。
【００１５】図４は上記のｐｎ接合の面積を増大させる
概念を実現させたものの平面図である。同図Ａは逆方向
寄生ｐｎダイオード、同図Ｂは順方向寄生ｐｎダイオー
ドが形成される部位の平面図を示している。これを製造
する詳細な説明を上記ＡのＡ−Ａ′断面とＢのＢ−Ｂ′
断面による図５及び図６を参照して説明する。
概念を実現させたものの平面図である。同図Ａは逆方向
寄生ｐｎダイオード、同図Ｂは順方向寄生ｐｎダイオー
ドが形成される部位の平面図を示している。これを製造
する詳細な説明を上記ＡのＡ−Ａ′断面とＢのＢ−Ｂ′
断面による図５及び図６を参照して説明する。
【００１６】先ず、両図Ａに示すように、半導体基板に
形成されるトランジスターと、後に形成される薄膜トラ
ンジスターとを分離する遮蔽酸化膜１０上にゲートゲー
トポリシリコン膜１１を蒸着し、不純物をイオン注入し
た後、所定のサイズにゲートポリシリコン膜１１を形成
し、ゲート酸化膜１２を蒸着する。この際、上記ゲート
酸化膜１２は、上記ゲートポリシリコン膜１１で成長さ
せることもできる。
形成されるトランジスターと、後に形成される薄膜トラ
ンジスターとを分離する遮蔽酸化膜１０上にゲートゲー
トポリシリコン膜１１を蒸着し、不純物をイオン注入し
た後、所定のサイズにゲートポリシリコン膜１１を形成
し、ゲート酸化膜１２を蒸着する。この際、上記ゲート
酸化膜１２は、上記ゲートポリシリコン膜１１で成長さ
せることもできる。
【００１７】次いで、両図Ｂに示すように、感光膜（Ｐ
／Ｒ）を上記ゲート酸化膜１２上に塗布した後、マスク
パターンして上記ゲート酸化膜１２を予定されたサイズ
にエッチングしてゲートポリシリコン膜１１を部分的に
露出させ、その露出されたゲートポリシリコン膜１１に
既に注入された不純物と反対型の不純物を注入して反対
型イオン注入部１６を形成する。
／Ｒ）を上記ゲート酸化膜１２上に塗布した後、マスク
パターンして上記ゲート酸化膜１２を予定されたサイズ
にエッチングしてゲートポリシリコン膜１１を部分的に
露出させ、その露出されたゲートポリシリコン膜１１に
既に注入された不純物と反対型の不純物を注入して反対
型イオン注入部１６を形成する。
【００１８】その後両図Ｃに示すように、上記露出され
たゲートポリシリコン膜１１の反対型イオン注入部１６
上にチャンネルポリシリコン膜１３を蒸着してゲートポ
リシリコン膜１１に接続させ、アニーリングした後、薄
膜トランジスターのしきい値電圧調節のための不純物を
注入し、さらに薄膜トランジスターのソース／ドレイン
形成のための不純物注入後に上記チャンネルポリシリコ
ン膜１３を所定のサイズに形成する。
たゲートポリシリコン膜１１の反対型イオン注入部１６
上にチャンネルポリシリコン膜１３を蒸着してゲートポ
リシリコン膜１１に接続させ、アニーリングした後、薄
膜トランジスターのしきい値電圧調節のための不純物を
注入し、さらに薄膜トランジスターのソース／ドレイン
形成のための不純物注入後に上記チャンネルポリシリコ
ン膜１３を所定のサイズに形成する。
【００１９】最後に、両図Ｄに示す通り、薄膜トランジ
スターと次の工程で形成されるＢＰＳＧ膜を絶縁する負
荷酸化膜と、ＢＰＳＧ膜とからなる絶縁膜１４を塗布す
る。その酸化膜１４上に感光膜を塗布し、その感光膜を
マスクパターンして上記絶縁膜１４を予定されたサイズ
にエッチングする。このようにして金属１５と上記ゲー
トポリシリコン膜１１の接続のためのコンタクトホール
を形成した後、金属を蒸着してパターンを形成する。こ
の際、上記金属１５と上記ゲートポリシリコン膜１１の
接続を形成するにあって上記チャンネルポリシリコン膜
１３が完全にエッチングされなく一部が残存できる。
スターと次の工程で形成されるＢＰＳＧ膜を絶縁する負
荷酸化膜と、ＢＰＳＧ膜とからなる絶縁膜１４を塗布す
る。その酸化膜１４上に感光膜を塗布し、その感光膜を
マスクパターンして上記絶縁膜１４を予定されたサイズ
にエッチングする。このようにして金属１５と上記ゲー
トポリシリコン膜１１の接続のためのコンタクトホール
を形成した後、金属を蒸着してパターンを形成する。こ
の際、上記金属１５と上記ゲートポリシリコン膜１１の
接続を形成するにあって上記チャンネルポリシリコン膜
１３が完全にエッチングされなく一部が残存できる。
【００２０】上記の通り成る本発明は、ボットムゲート
工程の薄膜トランジスターだけでなくｐｎ接合が形成さ
れる全ての半導体工程で用いることができ、特に薄膜ト
ランジスターＳＲＡＭセルで形成される順方向及び逆方
向寄生ｐｎダイオードの電流量を増加させることによ
り、薄膜トランジスターの特性を向上させることができ
る効果がある。
工程の薄膜トランジスターだけでなくｐｎ接合が形成さ
れる全ての半導体工程で用いることができ、特に薄膜ト
ランジスターＳＲＡＭセルで形成される順方向及び逆方
向寄生ｐｎダイオードの電流量を増加させることによ
り、薄膜トランジスターの特性を向上させることができ
る効果がある。
【図１】ＰＭＯＳ薄膜トランジスターを用いたＳＲＡＭ
セルの等価回路図。
セルの等価回路図。
【図２】従来の逆方向寄生ｐｎダイオードが形成されて
いる部分の断面図。
いる部分の断面図。
【図３】本発明に係る寄生ｐｎダイオードが形成される
部分の概念図。
部分の概念図。
【図４】本発明に係る逆方向及び順方向寄生ｐｎダイオ
ード部分の平面図。
ード部分の平面図。
【図５】図４のＡ−Ａ′断面によるＰＭＯＳ薄膜トラン
ジスターの逆方向寄生ｐｎダイオード形成を示す工程
図。
ジスターの逆方向寄生ｐｎダイオード形成を示す工程
図。
【図６】図４のＢ−Ｂ′断面によるＰＭＯＳ薄膜トラン
ジスターの順方向寄生ｐｎダイオード形成を示す工程
図。
ジスターの順方向寄生ｐｎダイオード形成を示す工程
図。
【符号の説明】 １，２ アクセストランジスター ３，４ ドライバートランジスター ５，６ ＰＭＯＳ薄膜トランジスター ７，８ 順方向寄生ｐｎダイオード ９ 逆方向寄生ｐｎダイオード １０ 遮蔽酸化膜 １１ ゲートポリシリコン膜 １２ ゲート酸化膜 １３ チャンネルポリシリコン膜 １４ 絶縁膜 １５ 金属 １６ 反対型イオン注入部
Claims (5)
- 【請求項１】 所定のサイズを有しパッドの役割を果た
すある型のイオンを注入したゲートポリシリコン膜（１
１）上に薄膜トランジスターのチャンネルポリシリコン
膜（１３）を接触させることにより発生する薄膜トラン
ジスターＳＲＡＭセルの寄生ダイオードの特性を改善す
る方法において、 上記接触を行うゲートポリシリコン膜に前記イオンの型
と反対型のイオンを注入して、反対型イオン注入部（１
６）が接触面になるようにする段階；及び上記接触部位
をアニーリングする段階を含むことを特徴とする薄膜ト
ランジスターＳＲＡＭセルの寄生ダイオードの特性を改
善する方法。 - 【請求項２】 上記反対型イオン注入部（１６）はｎ型
不純物イオンがドーピングされたゲートポリシリコン膜
（１１）にｐ型不純物をイオン注入することを特徴とす
る請求項１記載の薄膜トランジスターＳＲＡＭセルの寄
生ダイオードの特性を改善する方法。 - 【請求項３】 上記アニーリング段階は、ゲートポリシ
リコン膜（１１）とチャンネルポリシリコン膜（１３）
の接触部位に金属（１５）を接触させる段階を更に含む
ことを特徴とする請求項１記載の薄膜トランジスターＳ
ＲＡＭセルの寄生ダイオードの特性を改善する方法。 - 【請求項４】 上記金属（１５）の接触は上記ゲートポ
リシリコン膜（１１）及び上記チャンネルポリシリコン
膜（１３）に同時に接続させることを特徴とする請求項
３記載の薄膜トランジスターＳＲＡＭセルの寄生ダイオ
ードの特性を改善する方法。 - 【請求項５】 上記金属（１５）の接触は、上記チャン
ネルポリシリコン膜（１３）に行うことを特徴とする請
求項３記載の薄膜トランジスターＳＲＡＭセルの寄生ダ
イオードの特性を改善する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920016042A KR960010068B1 (ko) | 1992-09-03 | 1992-09-03 | 박막 트랜지스터 스태틱램(sram) 셀의 기생 다이오드 특성 개선 방법 |
| KR1992-16042 | 1992-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295998A true JPH06295998A (ja) | 1994-10-21 |
| JP2500075B2 JP2500075B2 (ja) | 1996-05-29 |
Family
ID=19339020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242224A Expired - Fee Related JP2500075B2 (ja) | 1992-09-03 | 1993-09-03 | 薄膜トランジスタ―スタティックｒａｍセルの寄生ダイオ―ド特性改善方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5411910A (ja) |
| JP (1) | JP2500075B2 (ja) |
| KR (1) | KR960010068B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214074B1 (ko) * | 1995-11-03 | 1999-08-02 | 김영환 | 박막트랜지스터 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
| JP2508247B2 (ja) * | 1989-03-20 | 1996-06-19 | 三菱電機株式会社 | マスクｒｏｍの製造方法 |
-
1992
- 1992-09-03 KR KR1019920016042A patent/KR960010068B1/ko not_active Expired - Fee Related
-
1993
- 1993-08-30 US US08/114,203 patent/US5411910A/en not_active Expired - Lifetime
- 1993-09-03 JP JP5242224A patent/JP2500075B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008100A (ko) | 1994-04-28 |
| US5411910A (en) | 1995-05-02 |
| JP2500075B2 (ja) | 1996-05-29 |
| KR960010068B1 (ko) | 1996-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5478759A (en) | Method of manufacturing semiconductor device with retrograde wells | |
| US4497106A (en) | Semiconductor device and a method of manufacturing the same | |
| US5100817A (en) | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom | |
| US4422885A (en) | Polysilicon-doped-first CMOS process | |
| US5682052A (en) | Method for forming isolated intra-polycrystalline silicon structure | |
| US5536962A (en) | Semiconductor device having a buried channel transistor | |
| JPH0586863B2 (ja) | ||
| US5264721A (en) | Insulated-gate FET on an SOI-structure | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| US5438008A (en) | Method of making a semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere | |
| US6271064B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPH03789B2 (ja) | ||
| US5430317A (en) | Semiconductor device | |
| EP0365690B1 (en) | Semiconductor device and semiconductor memory device | |
| JP2500075B2 (ja) | 薄膜トランジスタ―スタティックｒａｍセルの寄生ダイオ―ド特性改善方法 | |
| US5298764A (en) | Semiconductor memory device having a field effect transistor with a channel formed from a polycrystalline silicon film | |
| JPH06163905A (ja) | 絶縁ゲート半導体装置の製造方法 | |
| KR100713904B1 (ko) | 반도체소자의 제조방법 | |
| KR0135838B1 (ko) | 실리콘 온 인슐레이터(soi) 기판을 이용한 반도체장치 및 백-게이트 바이어스 인가방법 | |
| US5943579A (en) | Method for forming a diffusion region in a semiconductor device | |
| JPS61256674A (ja) | 半導体装置 | |
| KR19980031101A (ko) | 반도체소자의 제조방법 | |
| JPH0485871A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPH02121369A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| EP0039736A1 (en) | Conductor-insulator semiconductor devices and methods for making the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |