JPH06296184A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号に位相同期したクロックを再生する
クロック再生回路に関し、同期引込み時間が短くかつジ
ッタの影響を受けにくいクロック再生回路を提供するこ
とを目的とする。 【構成】 マスタクロックを分周して入力信号と同一周
波数の再生クロックを生成するＮ分周カウンタ手段14
と、入力信号に対する再生クロックの位相の進み遅れを
判定し、該判定結果に基づいて１再生クロック周期当た
り１／Ｎクロック周期だけ再生クロックが入力信号の位
相に近づくようにパルス数が制御されたマスタクロック
を生成する位相調整手段４と、入力信号と再生クロック
の位相差を検出して、該位相差が所定の検定範囲を越え
たときは、次の再生クロック周期で再生クロックの位相
が入力信号に同期するように前記Ｎ分周カウンタを強制
リセットするリセット手段５とを有して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ジッタ抑圧効果が大き
くかつ引込み時間が短いクロック再生回路に関する。

【０００２】ＦＳＫ，ＰＳＫ等のデジタル変調信号を復
調する場合、復調して得られたアナログ信号を最適なタ
イミングで識別判定して二値符号に変換する必要がある
が、復調信号からこのタイミングを生成するためにクロ
ック再生回路（以下、ＢＴＲ: Bit Timing Recovery と
略称する) が用いられる。

【０００３】このＢＴＲの実現方法としては、整流器等
の非線形素子とフィルタとを用いたアナログ回路による
方法、デジタル位相同期ループ（以下、ＤＰＬＬと略称
する）を用いたデジタル回路による方法、および両者を
混合したものとがあるが、近年の移動通信の分野等にお
いては、移動通信端末の小型化が必須であり、このため
には、装置の各部のＬＳＩ化が不可欠となっており、Ｂ
ＴＲも完全なデジタル回路で実現することが必要になっ
ている。

【０００４】また、無線通信に使用する周波数は有限で
あるため、多数のユーザが効率良く利用するために、デ
ジタル携帯・自動車電話システムではＴＤＭＡ方式が用
いられるが、特に基地局等においては、異なった通信相
手から送られてくるバースト波のそれぞれに対して定め
られた時間内にシンボルタイミングの抽出を行い、受信
信号に位相同期した再生クロックを生成する必要があ
る。従って、ＢＴＲには、短時間でシンボルタイミング
同期を確立し、かつ移動通信に特有のフェージング環境
下においても安定した同期を保持する性能が求められて
いる。

【０００５】

【従来の技術】図５に、本発明が適用されるクロック再
生部のブロック図を示す。これは、例えばＱＰＳＫ変調
方式を用いた移動通信システムにおける受信復調に用い
られるもので、受信した無線信号を中間周波数に変換し
た信号IFD が入力して、データ識別のためのシンボルタ
イミングを再生するものである。

【０００６】図において、遅延検波回路３は、ＱＰＳＫ
方式の中間周波数455KHZの入力IFデータIFD から、IF周
波数の位相変化点を検出して21KHZ のシンボル周期で
"H" "L" が反転する変化点検出信号DETDを生成するもの
である。つまり、遅延検波回路３はＱＰＳＫ変調信号か
らシンボル周期に同期してレベルが変化する位相変化検
出信号を抽出するものである。

【０００７】クロック再生部は、ループゲインの異なる
二つのクロック再生回路を組み合わせて用いる。図５に
おいて、１はループゲインが大きい、即ち慣性が小さく
高速で同期引込みは行うがジッタ抑圧効果が小さい高速
型ＢＴＲであり、２はループゲインが小さく、即ち慣性
が大きくジッタ抑圧効果は大きいが同期引込み時間が長
い低速型ＢＴＲ２である。そして、初期同期引込み時に
は高速ＢＴＲイネーブル信号XHSSTBより高速型ＢＴＲ１
を動作させて高速で同期を確立させ、この位相を初期化
信号として低速型ＢＴＲ２に加え、初期位相としてプリ
セットすることにより低速型ＢＴＲ２を高速で引込み、
以後の同期状態では低速型ＢＴＲ２のみを単独に動作さ
せて低ジッタのクロック再生回路を実現していた。この
際、高速型ＢＴＲを動作させる期間、即ち高速ＢＴＲイ
ネーブル信号XHSSTBがアクティブの期間は、受信信号の
位相が最大に偏位していても再生クロックの引込みがで
きるように最大時間が規定されており、引込みが早く完
了してもこの最大時間の間はプリセット信号を低速型Ｂ
ＴＲに出力し続けるようになっている。

【０００８】図６に高速同期ＢＴＲとして用いられる従
来のクロック再生回路を、図７にその動作タイムチャー
トを示す。図において１はクロック再生回路で、前段の
遅延検波回路からの位相変化点検出信号DETDを入力信号
として、入力信号に位相同期した再生クロックを生成す
るものである。

【０００９】高速ＢＴＲ回路１は、該変化点検出信号DE
TDを入力信号として、同期引込み時にこの入力信号に位
相同期させ再生クロックを生成し、この再生クロックに
同期したタイミングパルスである初期化信号XBTRを生成
し次段の低速BTR 回路に初期位相リセット用として出力
する。

【００１０】即ち、立上り検出回路11' で、位相変化検
出信号DETDの"L" →"H" の立上りを検出する。そしてこ
の立上り検出のタイミング毎に、2.688MHZ のＢクロッ
クをクロック生成回路12a で８分周して作成した位相が
１８０度異なるφ相とπ相の二つの366KHZのφCK ,πCK
をセレクタ12b で切替え、切替直後だけは１パルスだけ
パルス数が多いマスタクロックMCK を生成する。このマ
スタクロックMCK の周波数は入力信号の周波数( この場
合には受信シンボル周波数) より充分高く、例えば16倍
の周波数を有するものとする。位相調整部13は進み遅れ
検出回路13a とクロックマスク回路23b とからなり、進
み遅れ検出回路13a は立上り検出信号のタイミングで16
分周カウンタ14からの再生クロックのレベルが"H" か
"L" かを監視し、"L" のときのみクロックマスク回路13
b にクロック切替直後のマスタクロックMCK の1 パルス
をマスクさせて（図７のａ）位相調整を行う。16分周カ
ウンタ14は、このマスタクロックMCK を計数することに
よって、そのカウント値から再生クロックを生成して,
進み遅れ検出回路13a にフィードバックするとともに、
初期化信号生成部15に出力し、初期化信号生成部15は再
生クロックに同期したパルス幅の小さい初期化信号XBRS
を生成して図示せぬ低速型ＢＴＲの初期位相設定のため
のリセットパルスとして出力する。

【００１１】以上により再生クロックの位相は、データ
変化点と再生クッロックとの位相のずれを修正する方向
に1/１６クロック分だけ遅れるかまたは進む。これを繰
り返すことにより高速BTR 回路の再生クロックは入力IF
データの変化点に同期した定常状態に達する。

【００１２】しかし、このような構成としても同期時間
は数ｍｓ程度が限界であり、例えば、デジタル自動車電
話基地局の如く、同期時間１ｍｓ以下を要求されるよう
なシステムには採用できなかった。

【００１３】

【発明が解決しようとする課題】高速同期型ＢＴＲ回路
では、例えば、データ変化点の一つおきに、カウンタの
分周比ｎ（例えば１６）分の１周期ずつ出力位相が入力
位相に近づくように制御されるので、入力信号周期毎に
データが変化するとしても、最大位相偏差πの位相合わ
せには16シンボル周期が必要となり、シンボル周波数が
21ｋＨＺ（即ち、シンボル周期が0.05ｍsec としても0.
8 ｍsec とってしまう。実際には、データ変化は毎周期
おこらず、またバースト立上り等で受信レベルが低い場
合では、遅延検波結果、即ち、データ変化点検出信号の
信頼性が低下するので、さらに長時間を要し数ｍｓｅｃ
の同期引込み時間を必要とし実用上問題があった。

【００１４】本発明は上記問題点に鑑み創出されたもの
で、同期引込み時間が短くかつジッタの影響を受けにく
いクロック再生回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１、図２は本発明のク
ロック再生回路の原理構成図である。上記課題を解決す
るために、本発明の第一発明のクロック再生回路は図１
に示すように、マスタクロックを分周して入力信号と同
一周波数の再生クロックを生成するＮ分周カウンタ手段
14と、入力信号に対する再生クロックの位相の進み遅れ
を判定し、該判定結果に基づいて１再生クロック周期当
たり１／Ｎクロック周期だけ再生クロックが入力信号の
位相に近づくようにパルス数が制御されたマスタクロッ
クを生成する位相調整手段４と、入力信号と再生クロッ
クの位相差を検出して、該位相差が所定の検定範囲を越
えたときは、次の再生クロック周期で再生クロックの位
相が入力信号に同期するように前記Ｎ分周カウンタを強
制リセットするリセット手段５とを有する構成であり、
また第二発明は、図２に示すように、入力信号の変化点
を検出するエッジ検出部11と、φ相、π相の２相のクロ
ック信号を前記検出した変化点で切替えて切替後に周波
数が高い部分を持つマスタクロックMCK を生成するクロ
ック生成部12と、入力信号と再生クロックと間の位相の
進み、遅れを判定し、該判定結果により前記マスタクロ
ックMCK のパルス列の内の切替直後の一個を禁止するか
否かで再生クロックの位相が入力信号に近づくように制
御する位相調整部13と、前記マスタクロックMCK を計数
することによって分周して入力信号と略同一周波数の再
生クロックを生成する第一の分周カウンタ14と、入力信
号の変化点でリセットされ、前記マスタクロックを計数
する第二の分周カウンタ16と、入力信号の変化点で前記
第一、第二の分周カウンタのカウント値を比較し、両カ
ウント値の差が第一の設定値範囲を越えた場合には、前
記第一の分周カウンタに前記変化点のタイミングでリセ
ット信号を出す位相比較部17とを有する構成であり、さ
らに、第三発明は、前記第二発明にさらに、前記第一の
分周カウンタのカウント値から、前記再生クロックの位
相に対応したタイミングの初期化信号XBRSを生成する初
期化信号生成部15と、前記第一、第二の分周カウンタの
カウント値の比較し、両カウント値の差が前記第一の設
定値範囲より狭い第二の設定値範囲内の場合には、同期
状態信号SYNを出力する位相比較部17と、前記同期信号S
YN が所定保護段数ｎ回連続して出力されたことを検出
した場合にマスク信号MSK を出力する同期保護部18と、
前記マスク信号MSK により前記初期化信号XBRSの出力を
停止させるマスク部19とを設けた構成である。

【００１６】

【作用】エッジ検出部は変化点検出信号の立上りおよび
立下りの両エッジを検出するので位相制御情報が従来の
立上りエッジのみを用いる方法に比べて２倍になる。

【００１７】また入力信号と再生クロックとの位相差が
所定の( 第一の) 検定範囲以外の場合には、強制的に入
力信号に位相を合わせた再生クロックを生成するので、
初期同期引込み時には入力に同期したリセットパルスを
低速ＢＴＲ回路に高速で供給することができる。そし
て、同期引込み後も高速ＢＴＲ回路が動作状態にある
と、入力信号のジッタ等で変化点が微小に変動し、その
変動の影響を受けたリセットパルスが毎回発生するがそ
の変動幅が第二の検定範囲以内であることがｎ回連続す
ると、高速同期ＢＴＲ回路が安定的に引込みが完了した
ものと判断して、以後低速ＢＴＲ回路へのリセットパル
スを出力しないようにマスクする。これにより、高速同
期ＢＴＲ動作指令中であっても、低速同期ＢＴＲ回路の
みに動作が切り替わり、ジッタに影響されない安定な再
生クロックが得られる。

【００１８】

【実施例】以下添付図により本発明の実施例を説明す
る。図３は本発明のクロック再生回路の実施例構成図、
図４は図３の動作タイムチャートである。

【００１９】図３は、図６で前述した遅延検波回路から
出力されるシンボル周期に同期して"H" "L" でレベルが
変化する変化点検出信号を入力信号として、高速同期Ｂ
ＴＲイネーブル信号XHSSTBがアクティブ"L" のときに動
作を行い、入力信号に同期したタイミングを有するリセ
ットパルスXBRSを低速ＢＴＲ部へ初期化信号として出力
するものである。

【００２０】図３において、11はエッジ検出回路、12a
はクロック生成回路、12b はセレクタ，13a は進み遅れ
判定回路,13bはクロックマスク回路,14,16は16分周カウ
ンタ,15 は初期化信号生成部,18 は同期保護回路、19a
はマスク生成回路,19bはマスク回路である。図２との対
応は、クロック生成回路12a,セレクタ12b とでクロック
生成部12を, 進み遅れ判定回路13a,クロックマスク回路
13b とで位相調整部13を, 同期保護回路18a,マスク生成
回路18b とでマスク部18をそれぞれ構成しており、1/16
カウンタ14が第一の分周カウンタ14に、1/16カンウタ16
が第二の分周カウンタ16に、位相比較回路17が位相比較
部17にそれぞれ対応している。

【００２１】図３の本発明回路と、図６で前述した従来
のクロック再生回路との相違は、立上り検出回路の代わ
りにエッジ検出回路11を用いたこと、新たに第二の1/16
カウンタ16、位相比較回路17, 同期保護回路18, マスク
生成回路19a,マスタ回路19bを設けたことであり、その
他の構成要素およびその機能は従来技術と同一なので説
明は省略する。

【００２２】本発明では、従来の立上り検出部の代わり
に入力信号の立上り、立下りの両タイミングを検出する
エッジ検出回路11を設けて位相制御の回数を倍増し、第
二の1/16カウンタ16が変化点検出信号でリセットされて
入力位相を示すカウント値を出力し、位相比較回路17は
二つの1/16カウンタ14,16 のカウント値を比較し、該位
相比較に基づいて、再生クロックを強制的に入力信号に
同期させるリセット信号と、同期状態を示す同期状態信
号とを出力する。そして、同期状態信号が所定保護段数
ｎ回連続して出力したら、同期保護回路18, マスク生成
回路19a,マスク回路19b によって初期化信号の出力を停
止する。このようにして、同期引込み後は高速BTR イネ
ーブル信号がアクティブであっても、低速型ＢＴＲにリ
セットパルスを出さないようにした。

【００２３】まず通常の同期引込み時には、従来回路と
同じ動作で、再生クロックの位相は、データ変化点と再
生位相とのずれを修正する方向に1/１６クロック分だけ
遅れるかまたは進む。これを繰り返すことにより高速BT
R 回路の再生クロックは入力IFデータの変化点に同期し
た定常状態に達する。以上が、通常のＤＰＬＬ動作であ
る。

【００２４】次に、図４を共に用いて、本発明の特徴部
分を説明する。16の第二の1/16カウンタは、変化点検出
信号でリセットされ、マスタクロックMCK を計数する16
進カウンタである。位相比較回路17には、第一の検定範
囲と第二の検定範囲が外部から設定できるようになって
おり、第二の1/16カウンタ16の計数値が０の時の第一の
1/16カウンタ14の計数値が検定範囲内にあるかどうかを
判定して検定結果を示す信号を出す。例えば第一の設定
範囲が−４（＝１２）〜＋３，第二の設定範囲が第一の
設定範囲より狭い−２（＝１４）〜＋１に設定されてい
るものとする。位相比較回路17には、両分周カウンタ1
4,16 のカウント値が常時入力しており、変化点検出の
タイミング( 即ち第二の1/16カウンタ16のカウント値が
０になったタイミング）で両カウント値を比較し、第二
の1/16カウンタ16のカウント値０に対して、第一の1/16
カウンタ14のカウント値が第一の設定範囲以外のとき、
即ち＋５〜−８のときは位相差が閾値以上あると判断し
てリセットパルスRST を第一の分周カウンタに出力す
る。例えば、図７において、変化点検出時点でａは第一
の1/16分周カウンタ14のカウント値が７で第一の検定範
囲外にあるためリセットパルスRST が出力され、第一の
1/16分周カウンタ14はこの時点で強制的にリセットされ
る。これにより第一の1/16カウンタ14はリセットされ、
入力信号に同期している第二の1/16カウンタ16と同じ位
相に強制的に合わされる。それ以外の時はリセットパル
スが出力されないので、( 図７のｂでは第一の1/16分周
カウンタのカウント値は２で、第一の検定範囲内になる
のでリセットパルスRST は出力されない) 第一の1/16分
周カウンタ14は通常のＤＰＬＬ動作により１／１６クロ
ック分だけ位相差を縮める方向に再生クロックの位相を
調整する。

【００２５】第一の1/16カウンタ14からの再生クロック
は初期化信号生成部25においてＢクロックにより微分さ
れ、再生クロックの位相を示すパルス幅の狭い初期化信
号となりマスク回路19ｂを経て、低速型ＢＴＲに初期位
相リセット用信号として供給される。

【００２６】また、位相比較回路17は、第二の1/16カウ
ンタ16のカウント値が０の時に、第一の1/16カウンタ14
のカウント値が第二の検定範囲−２〜＋１以内にあるこ
とを判定すると、この位相差が０でなくても再生クロッ
クは入力信号に対して位相同期状態にあり入力信号のジ
ッタ等で位相差が生じているに過ぎないと判断して、同
期引込み状態であることを示す同期状態信号SYN を出力
する。同期保護回路18は、予め外部から同期保護段数ｎ
が設定されており、この同期状態信号SYN が連続してｎ
回入力するとマスク作成回路19a へマスク作成信号を出
力する。マスク作成回路は、マスク作成信号を受け取っ
たとき、または外部からの高速ＢＴＲイネーブル信号が
ノンアクティブの時には、アクティブ"L" のXBRSマスク
信号を生成してマスク回路19b に出力するものであり、
高速ＢＴＲイネーブル信号HSSTBがイネーブルの期間で
あっても、マスク回路19b はこのＸBRS マスク信号によ
って低速ＢＴＲへの初期化信XBRSの出力を停止する。こ
れよにり、早い時点でジッタ等に対して安定な低速型Ｂ
ＴＲに再生クロック生成動作が引き継がれるので以後安
定な再生クロックが得られる。

【００２７】

【発明の効果】以上の如く本発明によれば、同期引込み
が高速で、一旦引込み後はジッタ等の入力信号の変動に
対しては安定な再生クロックが得られるという効果があ
る。

【図面の簡単な説明】

【図１】 第一発明のクロック再生回路の原理構成図

【図２】 第二、第三発明のクロック再生回路の原理構
成図

【図３】 本発明の実施例の構成図

【図４】 図３の動作タイムチャート

【図５】 本発明が適用されるクロック再生部のブロッ
ク図

【図６】 従来のクロック再生回路の構成図

【図７】 図６の動作タイムチャート

【符号の説明】

１…クロック再生回路（高速型ＢＴＲ）、11…エッジ検
出部 (エッジ検出回路) 、12…クロック生成部、 12a
…クロック生成回路、12b …セレクタ、13…位相調整
部、13a …進み遅れ判定回路、13b …クロックマスク回
路、14…第一の分周カウンタ、15…初期化信号生成部(
回路) 、16…第二の分周カウンタ、17…位相比較部( 回
路) 、18…同期保護部( 回路) 、19…マスク部、19a …
マスク生成部、19b …マスク回路、２…低速型ＢＴＲ、
３…遅延検波回路、４…位相調整手段、５…リセット手
段

Claims (3)

【特許請求の範囲】
1. 【請求項１】マスタクロックを分周して入力信号と同一
   周波数の再生クロックを生成するＮ分周カウンタ手段(1
   4)と、 入力信号に対する再生クロックの位相の進み遅れを判定
   し、該判定結果に基づいて１再生クロック周期当たり１
   ／Ｎクロック周期だけ再生クロックが入力信号の位相に
   近づくようにパルス数が制御されたマスタクロックを生
   成する位相調整手段(4) と、 入力信号と再生クロックの位相差を検出して、該位相差
   が所定の検定範囲を越えたときは、次の再生クロック周
   期で再生クロックの位相が入力信号に同期するように前
   記Ｎ分周カウンタ(14)を強制リセットするリセット手段
   (5) と、を有することを特徴とするクロック再生回路。
2. 【請求項２】入力信号の変化点を検出するエッジ検出部
   (11)と、 φ相、π相の２相のクロック信号を前記検出した変化点
   で切替えて切替後に周波数が高い部分を持つマスタクロ
   ックMCK を生成するクロック生成部(12)と、 入力信号と再生クロックと間の位相の進み、遅れを判定
   し、該判定結果により前記マスタクロックMCK のパルス
   列の内の切替直後の一個を禁止するか否かで再生クロッ
   クの位相が入力信号に近づくように制御する位相調整部
   (13)と、 前記マスタクロックMCK を計数することによって分周し
   て入力信号と同一周波数の再生クロックを生成する第一
   の分周カウンタ(14)と、 入力信号の変化点でリセットされ、前記マスタクロック
   を計数する第二の分周カウンタ(16)と、 入力信号の変化点で前記第一、第二の分周カウンタ(14,
   16) のカウント値を比較し、両カウント値の差が第一の
   検定範囲を越えた場合には、前記第一の分周カウンタ(1
   4)に前記変化点のタイミングでリセット信号を出す位相
   比較部(17)とを有する事を特徴とするクロック生成回
   路。
3. 【請求項３】前記第一の分周カウンタ(14)のカウント値
   から、前記再生クロックの位相に対応したタイミングの
   初期化信号XBRSを生成する初期化信号生成部(15)と、 前記第一、第二の分周カウンタ(14,16) のカウント値を
   比較し、両カウント値の差が前記第一の検定範囲より狭
   い第二の検定値範囲内の場合には、同期状態信号SYN を
   出力する位相比較部(17)と、 前記同期状態信号(17)が所定保護段数ｎ回連続して出力
   されたことを検出した場合にマスク信号MSK を出力する
   同期保護部(18)と、 前記マスク信号MSK により前記初期化信号XBRSの出力を
   停止させるマスク部 (19) と、を有することを特徴とす
   る請求項２記載のクロック再生回路。