JPH0629762A - 高感度低ノイズトランジスタ増幅器 - Google Patents
高感度低ノイズトランジスタ増幅器Info
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- JPH0629762A JPH0629762A JP5055752A JP5575293A JPH0629762A JP H0629762 A JPH0629762 A JP H0629762A JP 5055752 A JP5055752 A JP 5055752A JP 5575293 A JP5575293 A JP 5575293A JP H0629762 A JPH0629762 A JP H0629762A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0216—Continuous control
- H03F1/0233—Continuous control by using a signal derived from the output signal, e.g. bootstrapping the voltage supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/372—Noise reduction and elimination in amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力キャパシタンスを低減し高利得・低ノイ
ズの増幅器を得る。 【構成】 トランジスタ増幅器３０は、入力ＩＮ、出力
ＯＵＴ、及び第１、第２の電界効果トランジスタ３２、
３４から成る。各トランジスタは、ゲート、ドレイン、
及びソースを有し、共通の半導体基板内に形成される。
トランジスタ３４は、トランジスタ３２と同じ導電型の
場合は空乏モードトランジスタであり、逆の導電型の場
合はエンハンスメントモード・トランジスタである。入
力ＩＮはトランジスタ３２のゲートに接続し、トランジ
スタ３２のソースはトランジスタ３４のゲートに接続
し、トランジスタ３４のソースは出力に接続する。トラ
ンジスタ３４のソースとトランジスタ３２のドレインと
の間はフィードバックパス４４で直接接続される。少な
くともトランジスタ３２は半導体基板と逆の導電型の絶
縁されたウェル内に形成され、そのソースがこのウェル
に直接接続される。
ズの増幅器を得る。 【構成】 トランジスタ増幅器３０は、入力ＩＮ、出力
ＯＵＴ、及び第１、第２の電界効果トランジスタ３２、
３４から成る。各トランジスタは、ゲート、ドレイン、
及びソースを有し、共通の半導体基板内に形成される。
トランジスタ３４は、トランジスタ３２と同じ導電型の
場合は空乏モードトランジスタであり、逆の導電型の場
合はエンハンスメントモード・トランジスタである。入
力ＩＮはトランジスタ３２のゲートに接続し、トランジ
スタ３２のソースはトランジスタ３４のゲートに接続
し、トランジスタ３４のソースは出力に接続する。トラ
ンジスタ３４のソースとトランジスタ３２のドレインと
の間はフィードバックパス４４で直接接続される。少な
くともトランジスタ３２は半導体基板と逆の導電型の絶
縁されたウェル内に形成され、そのソースがこのウェル
に直接接続される。
Description
【０００１】
【産業上の利用分野】本発明は、高感度で低ノイズのト
ランジスタ増幅器に係わり、特にＣＣＤ（Charge Coupl
ed Device ；電荷結合素子）の電荷検出に用いられるタ
イプのトランジスタ増幅器に関する。
ランジスタ増幅器に係わり、特にＣＣＤ（Charge Coupl
ed Device ；電荷結合素子）の電荷検出に用いられるタ
イプのトランジスタ増幅器に関する。
【０００２】
【従来の技術】ＣＣＤの電荷検出に広く用いられる周知
の構成として、フローティング拡散増幅器（ＦＤＡ＝Fl
oaitng-Diffusion Amplifier）と呼ばれるものがある。
この構成においては、ＣＣＤからの信号電荷は、周期的
に所定電位にリセットされる逆バイアスされたフローテ
ィング拡散ノード（node）に送り込まれる。この信号電
荷のため、フローティング拡散ノードでの電圧は、フロ
ーティング拡散ノードの実効キャパシタンス（つまり、
増幅器の入力キャパシタンス）に反比例して変化する。
理想的でないリセットプロセスによって生じるノイズ
は、上記と同じキャパシタンスの平方根に関係する。従
って、増幅器の入力キャパシタンスを低減できれば、検
出器の信号対雑音比を改善することができる。
の構成として、フローティング拡散増幅器（ＦＤＡ＝Fl
oaitng-Diffusion Amplifier）と呼ばれるものがある。
この構成においては、ＣＣＤからの信号電荷は、周期的
に所定電位にリセットされる逆バイアスされたフローテ
ィング拡散ノード（node）に送り込まれる。この信号電
荷のため、フローティング拡散ノードでの電圧は、フロ
ーティング拡散ノードの実効キャパシタンス（つまり、
増幅器の入力キャパシタンス）に反比例して変化する。
理想的でないリセットプロセスによって生じるノイズ
は、上記と同じキャパシタンスの平方根に関係する。従
って、増幅器の入力キャパシタンスを低減できれば、検
出器の信号対雑音比を改善することができる。
【０００３】
【発明が解決しようとする課題】過去においては、デバ
イスのプロセス上の各種要因の存在により、このような
入力キャパシタンスの低減が妨げられていたため、信号
対雑音性能の改善も制限されていた。
イスのプロセス上の各種要因の存在により、このような
入力キャパシタンスの低減が妨げられていたため、信号
対雑音性能の改善も制限されていた。
【０００４】本発明は、係る課題を解決するためになさ
れたもので、入力キャパシタンスを低減することによ
り、低ノイズでのＣＣＤ電荷検出を良好に行うことがで
きるトランジスタ増幅器を得ることを目的とする。
れたもので、入力キャパシタンスを低減することによ
り、低ノイズでのＣＣＤ電荷検出を良好に行うことがで
きるトランジスタ増幅器を得ることを目的とする。
【０００５】
【課題を解決するための手段及び作用】より広い特徴に
おいては、本発明は、入力、出力、及びそれぞれがゲー
ト、ドレイン、ソースを有する第１及び第２のソースフ
ォロア電界効果トランジスタから構成される高利得、低
ノイズの２ステージ増幅器を得ることを目的とする。２
つのトランジスタは共通の半導体基板内に形成される。
第２のトランジスタは、第１のトランジスタと同じ導電
型の場合は空乏モード（つまり、埋込チャネル）のトラ
ンジスタであるが、第１のトランジスタと逆の導電型の
場合はエンハンスメントモード（すなわち表面チャネ
ル）のトランジスタである。本発明における増幅器の構
成において、入力部は第１のトランジスタのゲートに接
続し、第１のトランジスタのソースは第２トランジスタ
のゲートに接続し、第２のトランジスタのソースは出力
に接続している。そして、さらに、第２のトランジスタ
のソースと第１のトランジスタのドレインとの間を直接
接続するフィードバックパスが設けられている。このよ
うな構成により、２ステージ増幅器の入力キャパシタン
スにおけるかなりの低減、及び、信号対雑音性能におけ
る大規模な改善が提供される。
おいては、本発明は、入力、出力、及びそれぞれがゲー
ト、ドレイン、ソースを有する第１及び第２のソースフ
ォロア電界効果トランジスタから構成される高利得、低
ノイズの２ステージ増幅器を得ることを目的とする。２
つのトランジスタは共通の半導体基板内に形成される。
第２のトランジスタは、第１のトランジスタと同じ導電
型の場合は空乏モード（つまり、埋込チャネル）のトラ
ンジスタであるが、第１のトランジスタと逆の導電型の
場合はエンハンスメントモード（すなわち表面チャネ
ル）のトランジスタである。本発明における増幅器の構
成において、入力部は第１のトランジスタのゲートに接
続し、第１のトランジスタのソースは第２トランジスタ
のゲートに接続し、第２のトランジスタのソースは出力
に接続している。そして、さらに、第２のトランジスタ
のソースと第１のトランジスタのドレインとの間を直接
接続するフィードバックパスが設けられている。このよ
うな構成により、２ステージ増幅器の入力キャパシタン
スにおけるかなりの低減、及び、信号対雑音性能におけ
る大規模な改善が提供される。
【０００６】本発明の１つの重要な実施例は、入力、出
力、及び、同じ導電型の第１及び第２の空乏モード・ソ
ースフォロアー電界効果トランジスタから構成される高
利得で低ノイズの２ステージ増幅器である。２つのトラ
ンジスタは、各々、ゲート、ドレイン、及びソースを有
し、共通の半導体基板上に形成される。本発明のこの実
施例においては、第２のトランジスタは空乏モード・ト
ランジスタであり、入力が第１のトランジスタのゲート
に接続され、第１のトランジスタのソースが第２のトラ
ンジスタのゲートに接続され、第２のトランジスタのソ
ースが出力に接続されており、第２のトランジスタのソ
ースから第１のトランジスタのドレインまで直接接続す
るフィードバックパスがある。さらに、これらの２つの
トランジスタは、入力キャパシタンスを低減すべく、基
板から絶縁された状態で基板内に設けられた、基板と反
対の導電性を有するウェル内に各々形成され、各トラン
ジスタのソースは各々のウェルに直接接続されている。
力、及び、同じ導電型の第１及び第２の空乏モード・ソ
ースフォロアー電界効果トランジスタから構成される高
利得で低ノイズの２ステージ増幅器である。２つのトラ
ンジスタは、各々、ゲート、ドレイン、及びソースを有
し、共通の半導体基板上に形成される。本発明のこの実
施例においては、第２のトランジスタは空乏モード・ト
ランジスタであり、入力が第１のトランジスタのゲート
に接続され、第１のトランジスタのソースが第２のトラ
ンジスタのゲートに接続され、第２のトランジスタのソ
ースが出力に接続されており、第２のトランジスタのソ
ースから第１のトランジスタのドレインまで直接接続す
るフィードバックパスがある。さらに、これらの２つの
トランジスタは、入力キャパシタンスを低減すべく、基
板から絶縁された状態で基板内に設けられた、基板と反
対の導電性を有するウェル内に各々形成され、各トラン
ジスタのソースは各々のウェルに直接接続されている。
【０００７】本発明の別の重要な実施例は、入力、出
力、及び、互いに逆の導電型の第１及び第２のエンハン
スメントモード・ソースフォロア電界効果トランジスタ
から構成される高利得で低ノイズの２ステージ増幅器で
ある。これらの２つのトランジスタは、各々ゲート、ド
レイン、及びソースを有し、共通の半導体基板内に形成
される。本発明のこの実施例においては、第２のトラン
ジスタはエンハンスメントモードのトランジスタであっ
て、入力部は第１のトランジスタのゲートに接続され、
第１のトランジスタのソースは第２のトランジスタのゲ
ートに接続され、第２のトランジスタのソースは出力に
接続されている。そして、さらに、第２のトランジスタ
のソースと第１のトランジスタのドレインとの間を直接
接続のフィードバックパスが設けられている。第１のト
ランジスタは、入力キャパシタンスをさらに低減すべ
く、基板から絶縁された状態で基板内に設けられた、基
板と反対の導電性を有するウェル内に各々形成され、各
トランジスタのソースは各々のウェルに直接接続されて
いる。
力、及び、互いに逆の導電型の第１及び第２のエンハン
スメントモード・ソースフォロア電界効果トランジスタ
から構成される高利得で低ノイズの２ステージ増幅器で
ある。これらの２つのトランジスタは、各々ゲート、ド
レイン、及びソースを有し、共通の半導体基板内に形成
される。本発明のこの実施例においては、第２のトラン
ジスタはエンハンスメントモードのトランジスタであっ
て、入力部は第１のトランジスタのゲートに接続され、
第１のトランジスタのソースは第２のトランジスタのゲ
ートに接続され、第２のトランジスタのソースは出力に
接続されている。そして、さらに、第２のトランジスタ
のソースと第１のトランジスタのドレインとの間を直接
接続のフィードバックパスが設けられている。第１のト
ランジスタは、入力キャパシタンスをさらに低減すべ
く、基板から絶縁された状態で基板内に設けられた、基
板と反対の導電性を有するウェル内に各々形成され、各
トランジスタのソースは各々のウェルに直接接続されて
いる。
【０００８】本発明は、添付の図面及び特許請求の範囲
を参照しながら、従来技術と２つの特定の実施例につい
ての以下の詳細な説明を考慮することによってより理解
されよう。
を参照しながら、従来技術と２つの特定の実施例につい
ての以下の詳細な説明を考慮することによってより理解
されよう。
【０００９】
【実施例】まず、本発明の実施例を説明する前に、従来
の電界効果トランジスタ増幅器について説明する。
の電界効果トランジスタ増幅器について説明する。
【００１０】図１は、第１の空乏モードｎチャネル電界
効果トランジスタ１２（以下、単にトランジスタ１２と
記す）と第２の空乏モードｎチャネル電界効果トランジ
スタ１４（以下、単にトランジスタ１４と記す）とを主
要な構成要素とするフローティング拡散増幅器１０を示
したものである。空乏モードトランジスタは、埋込(bur
ied)チャネルトランジスタとしても知られ、通常は、導
通状態すなわちオン状態となっている。トランジスタ１
２及び１４は、それぞれ図示のように、ゲートＧ、ドレ
インＤ、ソースＳ、及び、トランジスタボディ（基板ま
たはウェル）Ｂとの接続部を含む。各々のボディＢにつ
いての矢印の方向は、慣例に従い、トランジスタ１２及
び１４がいずれもｎチャネルデバイスであることを示し
ている。ｐチャネルデバイスの場合は、矢印は反対方向
を示すことになる。図示のように、各々のトランジスタ
１２及び１４のボディは、共通の接地に接続される。
効果トランジスタ１２（以下、単にトランジスタ１２と
記す）と第２の空乏モードｎチャネル電界効果トランジ
スタ１４（以下、単にトランジスタ１４と記す）とを主
要な構成要素とするフローティング拡散増幅器１０を示
したものである。空乏モードトランジスタは、埋込(bur
ied)チャネルトランジスタとしても知られ、通常は、導
通状態すなわちオン状態となっている。トランジスタ１
２及び１４は、それぞれ図示のように、ゲートＧ、ドレ
インＤ、ソースＳ、及び、トランジスタボディ（基板ま
たはウェル）Ｂとの接続部を含む。各々のボディＢにつ
いての矢印の方向は、慣例に従い、トランジスタ１２及
び１４がいずれもｎチャネルデバイスであることを示し
ている。ｐチャネルデバイスの場合は、矢印は反対方向
を示すことになる。図示のように、各々のトランジスタ
１２及び１４のボディは、共通の接地に接続される。
【００１１】トランジスタ１２は増幅器１０におけるソ
ースフォロア入力ステージとして接続され、トランジス
タ１４はソースフォロア出力ステージとして接続され
る。すなわち、増幅器１０の入力端子ＩＮがトランジス
タ１２のゲートに接続され、トランジスタ１２のソース
がトランジスタ１４のゲートに接続され、トランジスタ
１４のソースが増幅器１０の出力端子ＯＵＴに接続され
ている。トランジスタ１２及び１４のドレインは、とも
に正の電源電圧ＶDDに接続されている。一方、トランジ
スタ１２及び１４のソースは、各々の定電流源（つま
り、高インピーダンス）を介し、電源電圧ＶDDに対して
負である電源電圧ＶSSに接続されている。
ースフォロア入力ステージとして接続され、トランジス
タ１４はソースフォロア出力ステージとして接続され
る。すなわち、増幅器１０の入力端子ＩＮがトランジス
タ１２のゲートに接続され、トランジスタ１２のソース
がトランジスタ１４のゲートに接続され、トランジスタ
１４のソースが増幅器１０の出力端子ＯＵＴに接続され
ている。トランジスタ１２及び１４のドレインは、とも
に正の電源電圧ＶDDに接続されている。一方、トランジ
スタ１２及び１４のソースは、各々の定電流源（つま
り、高インピーダンス）を介し、電源電圧ＶDDに対して
負である電源電圧ＶSSに接続されている。
【００１２】図示のように、増幅器１０の第１の定電流
源は、例えば、ゲート、ドレイン、ソース、及びボディ
の各々の接続部を有する空乏モードｎチャネル電界効果
トランジスタ１６（以下、単にトランジスタ１６と記
す）から形成される。第２の定電流源は、例えば、ゲー
ト、ドレイン、ソース、及びボディの各々の接続部を有
する空乏モードｎチャネル電界効果トランジスタ１８
（以下、単にトランジスタ１８と記す）から形成され
る。トランジスタ１６のドレインは、トランジスタ１２
のソースに接続され、トランジスタ１６のゲート及びソ
ースはともに電源電圧ＶSSに接続されている。同様に、
トランジスタ１８のドレインはトランジスタ１４のソー
スに接続され、トランジスタ１８のゲート及びソースは
ともに電源電圧ＶSSに接続されている。図示のように、
トランジスタ１６及び１８の各々のボディは、トランジ
スタ１２及び１４と同じ共通の接地に接続される。
源は、例えば、ゲート、ドレイン、ソース、及びボディ
の各々の接続部を有する空乏モードｎチャネル電界効果
トランジスタ１６（以下、単にトランジスタ１６と記
す）から形成される。第２の定電流源は、例えば、ゲー
ト、ドレイン、ソース、及びボディの各々の接続部を有
する空乏モードｎチャネル電界効果トランジスタ１８
（以下、単にトランジスタ１８と記す）から形成され
る。トランジスタ１６のドレインは、トランジスタ１２
のソースに接続され、トランジスタ１６のゲート及びソ
ースはともに電源電圧ＶSSに接続されている。同様に、
トランジスタ１８のドレインはトランジスタ１４のソー
スに接続され、トランジスタ１８のゲート及びソースは
ともに電源電圧ＶSSに接続されている。図示のように、
トランジスタ１６及び１８の各々のボディは、トランジ
スタ１２及び１４と同じ共通の接地に接続される。
【００１３】ＣＣＤ電荷パケットは、入力端子ＩＮを介
して増幅器１０に供給され、別の空乏モードｎチャネル
電界効果トランジスタ２０（以下、単にトランジスタ２
０と記す）、及びダイオード２２によって制御される。
増幅器１０内の他のトランジスタ同様、トランジスタ２
０はゲート、ソース、ドレイン、及びボディの接続部を
有する。図示のように、トランジスタ２０のソースは入
力端子ＩＮに接続され、トランジスタ２０のドレインは
正の電源電圧ＶRDに接続されている。制御信号φＲはト
ランジスタ２０のゲートに供給され、入力端子ＩＮをＶ
RDにリセットする。ダイオード２２のカソードはトラン
ジスタ１２のゲートに接続されており、アノードは接地
に接続されている。トランジスタ２０は通常導通状態な
ので、ダイオード２２は通常電源電圧ＶRDにより逆バイ
アスをかけられる。制御信号φＲは、一連のパルスから
構成され、各々のパルスが選択的にトランジスタ２０の
バイアスをオフにする。これにより、入力端子ＩＮは、
ＣＣＤ（図示されず）から供給される電荷によって定ま
るポテンシャル（電位）を帯びることとなる。
して増幅器１０に供給され、別の空乏モードｎチャネル
電界効果トランジスタ２０（以下、単にトランジスタ２
０と記す）、及びダイオード２２によって制御される。
増幅器１０内の他のトランジスタ同様、トランジスタ２
０はゲート、ソース、ドレイン、及びボディの接続部を
有する。図示のように、トランジスタ２０のソースは入
力端子ＩＮに接続され、トランジスタ２０のドレインは
正の電源電圧ＶRDに接続されている。制御信号φＲはト
ランジスタ２０のゲートに供給され、入力端子ＩＮをＶ
RDにリセットする。ダイオード２２のカソードはトラン
ジスタ１２のゲートに接続されており、アノードは接地
に接続されている。トランジスタ２０は通常導通状態な
ので、ダイオード２２は通常電源電圧ＶRDにより逆バイ
アスをかけられる。制御信号φＲは、一連のパルスから
構成され、各々のパルスが選択的にトランジスタ２０の
バイアスをオフにする。これにより、入力端子ＩＮは、
ＣＣＤ（図示されず）から供給される電荷によって定ま
るポテンシャル（電位）を帯びることとなる。
【００１４】トランジスタ１２のゲートにＣＣＤ電荷が
あるため、トランジスタ１２からなるソースフォロアの
入力での電圧は、次式で与えられる分だけ変化する。
あるため、トランジスタ１２からなるソースフォロアの
入力での電圧は、次式で与えられる分だけ変化する。
【００１５】Ｖs ＝ｑＮs ／Ｃfd ここに、Ｎs は電荷キャリアの数、Ｃfdはフローティン
グ拡散ノードの実効キャパシタンス、ｑは電子の電荷で
ある。理想的でないリセットプロセスによって導入され
るノイズは次式によって与えられる。
グ拡散ノードの実効キャパシタンス、ｑは電子の電荷で
ある。理想的でないリセットプロセスによって導入され
るノイズは次式によって与えられる。
【００１６】〈Ｎe 〉＝（ｋＴＣfd）1/2 ／ｑ 従って、キャパシタンスＣfdを低減することによって、
検出器の信号対雑音性能（Ｎs ／〈Ｎe 〉）を改善する
ことができる。このいわゆるｋＴＣノイズは、相関２重
サンプリング（correlated double sampling）として知
られる技術によって除去することができるが、実際の信
号対雑音比はいくつかの他の要素も同様に含んでいるこ
とに留意しなければならない。しかしながら、結局の
所、信号対雑音比はＣfdを低減することによって改善で
きるのである。従って、増幅器１０を低ノイズＣＣＤ電
荷検出器として用いるのに一層適したものにするために
は、増幅器１０の入力キャパシタンスを、周知の従来技
術が容易に許容していた以上に低減する必要がある。
検出器の信号対雑音性能（Ｎs ／〈Ｎe 〉）を改善する
ことができる。このいわゆるｋＴＣノイズは、相関２重
サンプリング（correlated double sampling）として知
られる技術によって除去することができるが、実際の信
号対雑音比はいくつかの他の要素も同様に含んでいるこ
とに留意しなければならない。しかしながら、結局の
所、信号対雑音比はＣfdを低減することによって改善で
きるのである。従って、増幅器１０を低ノイズＣＣＤ電
荷検出器として用いるのに一層適したものにするために
は、増幅器１０の入力キャパシタンスを、周知の従来技
術が容易に許容していた以上に低減する必要がある。
【００１７】増幅器１０の第１のソースフォロアステー
ジ（トランジスタ１２）の入力キャパシタンスは次式に
よって与えられる。
ジ（トランジスタ１２）の入力キャパシタンスは次式に
よって与えられる。
【００１８】 Ｃin10＝（１―Ａv1）Ｃgs12＋Ｃgd12＋Ｃgb12 ここで、Ａv1は第１のステージ（トランジスタ１２）の
小信号電圧利得であり、Ｃgs12、Ｃgd12、Ｃgb12はそれ
ぞれ、トランジスタ１２のゲート対ソース、ゲート対ド
レイン、ゲート対ボディのキャパシタンスである。この
ことから、Ｃin10を低減するためには、Ａv1を１に近づ
け、Ｃgs12、Ｃgd12及びＣgb12を小さい値にすることが
望ましいことがわかる。Ｃgs12、Ｃgd12及びＣgb12は、
トランジスタ１２の物理的サイズを縮小することによっ
て（特定のプロセスに対して）低減することができる。
しかしながら、Ａv1は、いわゆるトランジスタのボディ
効果（body effect)により、およそ０．８から０．９の
値までにしかプロセスすることができない。利得Ａv1は
次式によって表される。
小信号電圧利得であり、Ｃgs12、Ｃgd12、Ｃgb12はそれ
ぞれ、トランジスタ１２のゲート対ソース、ゲート対ド
レイン、ゲート対ボディのキャパシタンスである。この
ことから、Ｃin10を低減するためには、Ａv1を１に近づ
け、Ｃgs12、Ｃgd12及びＣgb12を小さい値にすることが
望ましいことがわかる。Ｃgs12、Ｃgd12及びＣgb12は、
トランジスタ１２の物理的サイズを縮小することによっ
て（特定のプロセスに対して）低減することができる。
しかしながら、Ａv1は、いわゆるトランジスタのボディ
効果（body effect)により、およそ０．８から０．９の
値までにしかプロセスすることができない。利得Ａv1は
次式によって表される。
【００１９】 Ａv1＝［１＋（ｇds12＋ｇds16＋ｇmb12）／ｇm12 ］-1 ここに、ｇds12及びｇds16は、それぞれトランジスタ１
２及び１６のドレイン対ソース出力コンダクタンスであ
り、ｇm12 及びｇmb12は、それぞれトランジスタ１２の
トップゲート及びバックゲートの各相互コンダクタンス
である。ｇm12 に対するｇmb12の比は、ボディ効果パラ
メータＸとして知られている。
２及び１６のドレイン対ソース出力コンダクタンスであ
り、ｇm12 及びｇmb12は、それぞれトランジスタ１２の
トップゲート及びバックゲートの各相互コンダクタンス
である。ｇm12 に対するｇmb12の比は、ボディ効果パラ
メータＸとして知られている。
【００２０】次に、本発明の実施例について説明する。
【００２１】図２は、本発明の様々な特徴を備えた増幅
器３０を示す。増幅器３０は、その主要な構成要素が第
１の空乏モードｎチャネル電界効果トランジスタ３２
（以下、単にトランジスタ３２と記す）と第２の空乏モ
ードｎチャネル電界効果トランジスタ３４（以下、単に
トランジスタ３４と記す）である点において、増幅器１
０と同様である。トランジスタ３２及び３４はいずれ
も、図４に示される共通の半導体基板内に形成される。
図示のように、トランジスタ３２及び３４は、それぞれ
ゲートＧ、ドレインＤ、ソースＳ、及びトランジスタボ
ディ（ここでは各々のウェル）Ｂへの接続部を含む。各
ボディＢについての矢印の方向は、慣例に従い、トラン
ジスタ３２及び３４がともにｎチャネルデバイスである
ことを示している。しかしながら、増幅器１０と３０の
１つの相違点は、増幅器３０においては、トランジスタ
３２及び３４がともに共通半導体基板内の絶縁されたｐ
型ウェル内に形成され、各々のソースノードが各々のｐ
型ウェルに連結している、という点である。
器３０を示す。増幅器３０は、その主要な構成要素が第
１の空乏モードｎチャネル電界効果トランジスタ３２
（以下、単にトランジスタ３２と記す）と第２の空乏モ
ードｎチャネル電界効果トランジスタ３４（以下、単に
トランジスタ３４と記す）である点において、増幅器１
０と同様である。トランジスタ３２及び３４はいずれ
も、図４に示される共通の半導体基板内に形成される。
図示のように、トランジスタ３２及び３４は、それぞれ
ゲートＧ、ドレインＤ、ソースＳ、及びトランジスタボ
ディ（ここでは各々のウェル）Ｂへの接続部を含む。各
ボディＢについての矢印の方向は、慣例に従い、トラン
ジスタ３２及び３４がともにｎチャネルデバイスである
ことを示している。しかしながら、増幅器１０と３０の
１つの相違点は、増幅器３０においては、トランジスタ
３２及び３４がともに共通半導体基板内の絶縁されたｐ
型ウェル内に形成され、各々のソースノードが各々のｐ
型ウェルに連結している、という点である。
【００２２】増幅器３０においては、トランジスタ３２
はソースフォロア入力ステージとして接続され、トラン
ジスタ３４はソースフォロア出力ステージとして接続さ
れる。すなわち、増幅器３０の入力端子ＩＮはトランジ
スタ３２のゲートに接続され、トランジスタ３２のソー
スはトランジスタ３４のゲートに接続され、トランジス
タ３４のソースは増幅器３０の出力端子ＯＵＴに接続さ
れる。トランジスタ３４のドレインは正の電源電圧ＶDD
に接続される。一方、トランジスタ３２及び３４のソー
スはともに、各々の定電流源（つまり高インピーダン
ス）を介して、電源ＶDDに対して負である電源電圧ＶSS
に接続される。
はソースフォロア入力ステージとして接続され、トラン
ジスタ３４はソースフォロア出力ステージとして接続さ
れる。すなわち、増幅器３０の入力端子ＩＮはトランジ
スタ３２のゲートに接続され、トランジスタ３２のソー
スはトランジスタ３４のゲートに接続され、トランジス
タ３４のソースは増幅器３０の出力端子ＯＵＴに接続さ
れる。トランジスタ３４のドレインは正の電源電圧ＶDD
に接続される。一方、トランジスタ３２及び３４のソー
スはともに、各々の定電流源（つまり高インピーダン
ス）を介して、電源ＶDDに対して負である電源電圧ＶSS
に接続される。
【００２３】図示のように、増幅器３０における第１の
定電流源は、例えば、ゲート、ドレイン、ソース及びボ
ディの各接続部を有する空乏モードｎチャネル電界効果
トランジスタ３６（以下、単にトランジスタ３６と記
す）から構成される。第２の定電流源もまた、例えば、
ゲート、ドレイン、ソース、及びボディの各接続部を有
する空乏モードｎチャネル電界効果トランジスタ３８
（以下、単にトランジスタ３８と記す）から構成され
る。トランジスタ３６のドレインはトランジスタ３２の
ソースに接続される一方、トランジスタ３６のゲートと
ソースはともに電源電圧ＶSSに接続されている。同様
に、トランジスタ３８のドレインはトランジスタ３４の
ソースに接続され、トランジスタ３８のゲートとソース
は電源電圧ＶSSに接続されている。トランジスタ３６及
び３８は、ともにトランジスタ３２及び３４と同じ半導
体基板（図示せず）上に形成してもよい。トランジスタ
３６及び３８はともに絶縁されたｐ型ウェル内に形成さ
れ、各々のソースノードは各々のｐ型ウェルに連結され
る。本発明における１つの重要な特徴は、直接連結され
たフィードバックパス４４がトランジスタ３４のソース
とトランジスタ３２のドレインの間に設けられているこ
とである。
定電流源は、例えば、ゲート、ドレイン、ソース及びボ
ディの各接続部を有する空乏モードｎチャネル電界効果
トランジスタ３６（以下、単にトランジスタ３６と記
す）から構成される。第２の定電流源もまた、例えば、
ゲート、ドレイン、ソース、及びボディの各接続部を有
する空乏モードｎチャネル電界効果トランジスタ３８
（以下、単にトランジスタ３８と記す）から構成され
る。トランジスタ３６のドレインはトランジスタ３２の
ソースに接続される一方、トランジスタ３６のゲートと
ソースはともに電源電圧ＶSSに接続されている。同様
に、トランジスタ３８のドレインはトランジスタ３４の
ソースに接続され、トランジスタ３８のゲートとソース
は電源電圧ＶSSに接続されている。トランジスタ３６及
び３８は、ともにトランジスタ３２及び３４と同じ半導
体基板（図示せず）上に形成してもよい。トランジスタ
３６及び３８はともに絶縁されたｐ型ウェル内に形成さ
れ、各々のソースノードは各々のｐ型ウェルに連結され
る。本発明における１つの重要な特徴は、直接連結され
たフィードバックパス４４がトランジスタ３４のソース
とトランジスタ３２のドレインの間に設けられているこ
とである。
【００２４】ＣＣＤ電荷パケットは、入力端子ＩＮを介
して増幅器３０に供給され、別の空乏モードｎチャネル
電界効果トランジスタ４０（以下、単にトランジスタ４
０と記す）とダイオード４２によって制御される。トラ
ンジスタ４０は、増幅器３０内の他のトランジスタと同
様に、ゲート、ソース、ドレイン、及びボディの接続部
を有する。図示のように、トランジスタ４０のソースは
入力端子ＩＮに接続され、トランジスタ４０のドレイン
が正の電源電圧ＶRDに接続される。制御信号φＲがトラ
ンジスタ４０のゲートに供給され、入力端子ＩＮをＶRD
にリセットする。ダイオード４２のカソードはトランジ
スタ３２のゲートに接続され、アノードは接地に接続さ
れる。通常において、トランジスタ４０は導通状態なの
で、ダイオード４２は通常、電源電圧ＶRDによって逆バ
イアスされている。制御信号φＲは一連のパルスから構
成され、各々のパルスがトランジスタ４０をオフさせ
る。このため、入力端子ＩＮは、ＣＣＤ（図示されず）
によって入力端子にもたらされる電荷により定まるポテ
ンシャルを帯びることとなる。
して増幅器３０に供給され、別の空乏モードｎチャネル
電界効果トランジスタ４０（以下、単にトランジスタ４
０と記す）とダイオード４２によって制御される。トラ
ンジスタ４０は、増幅器３０内の他のトランジスタと同
様に、ゲート、ソース、ドレイン、及びボディの接続部
を有する。図示のように、トランジスタ４０のソースは
入力端子ＩＮに接続され、トランジスタ４０のドレイン
が正の電源電圧ＶRDに接続される。制御信号φＲがトラ
ンジスタ４０のゲートに供給され、入力端子ＩＮをＶRD
にリセットする。ダイオード４２のカソードはトランジ
スタ３２のゲートに接続され、アノードは接地に接続さ
れる。通常において、トランジスタ４０は導通状態なの
で、ダイオード４２は通常、電源電圧ＶRDによって逆バ
イアスされている。制御信号φＲは一連のパルスから構
成され、各々のパルスがトランジスタ４０をオフさせ
る。このため、入力端子ＩＮは、ＣＣＤ（図示されず）
によって入力端子にもたらされる電荷により定まるポテ
ンシャルを帯びることとなる。
【００２５】増幅器３０においては、トランジスタ３２
及び３４が絶縁されたｐ型ウェル内に形成され、そのソ
ースがこれらのｐ型ウェルに接続される結果、ボディ効
果パラメータＸが利得の式から削除される。これによ
り、ボディからソースへの小信号電圧変位ｖbsが除去さ
れ、増幅器の直線性が改善される。（Ｘはソース対ボデ
ィの電圧ｖsbの平方根に反比例するからである。）さら
に、ｇds1 は、第２ステージのソースフォロア（トラン
ジスタ３４）の小信号電圧利得Ａv2により効果的に低減
される。この新しい構成の第１ステージ（トランジスタ
３２）の利得は次式によって示すことができる。
及び３４が絶縁されたｐ型ウェル内に形成され、そのソ
ースがこれらのｐ型ウェルに接続される結果、ボディ効
果パラメータＸが利得の式から削除される。これによ
り、ボディからソースへの小信号電圧変位ｖbsが除去さ
れ、増幅器の直線性が改善される。（Ｘはソース対ボデ
ィの電圧ｖsbの平方根に反比例するからである。）さら
に、ｇds1 は、第２ステージのソースフォロア（トラン
ジスタ３４）の小信号電圧利得Ａv2により効果的に低減
される。この新しい構成の第１ステージ（トランジスタ
３２）の利得は次式によって示すことができる。
【００２６】 Ａv1＝｛１＋［ｇds36＋（１−Ａv2）ｇds32］／ｇm32 ｝-1 そして、第２ステージ（トランジスタ３４）の利得は次
の式により示される。
の式により示される。
【００２７】 Ａv2＝［１＋（ｇds34＋ｇds38）／ｇm34 ］-1 従って、フィードバックパス４４によって、第２ステー
ジ（トランジスタ３４）の出力を第１ステージ（トラン
ジスタ３２）のドレインにフィードバックすることによ
って、第１ステージ（トランジスタ３２）の利得がさら
に改善される。しかしながら、さらに重要なことは、こ
のフィードバックにより第１ステージ（トランジスタ３
２）のゲート対ドレインのキャパシタンスが効果的に低
減されることである。さらに、トランジスタ３２のボデ
ィはそのソースに接続されているので、（つまり、ｖbs
＝０）、ｖgbはｖgsに等しくなる。このように、ゲート
対ボディのキャパシタンスＣgb32もＣgs32と同様に低減
される。この構成の入力キャパシタンスは次式によって
示される。
ジ（トランジスタ３４）の出力を第１ステージ（トラン
ジスタ３２）のドレインにフィードバックすることによ
って、第１ステージ（トランジスタ３２）の利得がさら
に改善される。しかしながら、さらに重要なことは、こ
のフィードバックにより第１ステージ（トランジスタ３
２）のゲート対ドレインのキャパシタンスが効果的に低
減されることである。さらに、トランジスタ３２のボデ
ィはそのソースに接続されているので、（つまり、ｖbs
＝０）、ｖgbはｖgsに等しくなる。このように、ゲート
対ボディのキャパシタンスＣgb32もＣgs32と同様に低減
される。この構成の入力キャパシタンスは次式によって
示される。
【００２８】 Ｃin30＝（１−Ａv1）Ｃgs32＋（１−Ａv1Ａv2）Ｃgd32＋（１−Ａv1）Ｃgb32 この新しい構成におけるＡv1及びＡv2の値は、一般に、
０．９７から０．９９である。従って、増幅器３０の構
成は、増幅器１０のような従来の技術に比べ、より低い
入力キャパシタンスを有し、従って、より好適な信号対
雑音比を有することになる。
０．９７から０．９９である。従って、増幅器３０の構
成は、増幅器１０のような従来の技術に比べ、より低い
入力キャパシタンスを有し、従って、より好適な信号対
雑音比を有することになる。
【００２９】直線性を確保するために、トランジスタ３
２は、Ｖgd＜Ｖt によって定まる動作飽和領域に維持さ
れる。ここで、Ｖgdはトランジスタ３２のゲート対ドレ
イン電圧、Ｖt はトランジスタ３２のしきい電圧であ
る。増幅器３０においては、これは、第２ステージに空
乏モード（すなわち、埋込チャネル）トランジスタを用
いることによって行われる。これにより２つのステージ
の出力がその入力電圧レベルよりも高くなる。
２は、Ｖgd＜Ｖt によって定まる動作飽和領域に維持さ
れる。ここで、Ｖgdはトランジスタ３２のゲート対ドレ
イン電圧、Ｖt はトランジスタ３２のしきい電圧であ
る。増幅器３０においては、これは、第２ステージに空
乏モード（すなわち、埋込チャネル）トランジスタを用
いることによって行われる。これにより２つのステージ
の出力がその入力電圧レベルよりも高くなる。
【００３０】図３は、増幅器３０に代わるものとして、
本発明の様々な特徴を備えた増幅器５０を表したもので
ある。増幅器５０において、第１ステージはエンハンス
メントモード（すなわち、表面チャネル）電界効果トラ
ンジスタ５２であり、第２ステージは反対の導電型のエ
ンハンスメントモード（表面チャネル）電界効果トラン
ジスタ５４である。より明確には、第１ステージはエン
ハンスメントモードｎチャネル電界効果トランジスタ５
２（以下、単にトランジスタ５２と記す）であり、第２
ステージはエンハンスメントモードｐチャネル電界効果
トランジスタ５４（以下、単にトランジスタ５４と記
す）である。図示のようにトランジスタ５２及び５４
は、それぞれ、ゲートＧ、ドレインＤ、ソースＳ、及び
トランジスタボディ（トランジスタ５２のウェル、ある
いはトランジスタ５４の基板）Ｂヘの接続点を含む。ト
ランジスタ５２及び５４は、通常、図５に示す共通の半
導体基板内に形成される。各ボディＢについての矢印の
方向は、慣例に従い、トランジスタ５２がｎチャネルデ
バイスであり、トランジスタ５４がｐチャネルデバイス
であることを示す。トランジスタ５２は、基板内の絶縁
されたｐ型ウェル内に形成される。ｐ型チャネルデバイ
スであるトランジスタ５４は、図５に示す共通の基板内
に直接形成される。トランジスタ５２のソースノード
は、概略的に図示されるように、トランジスタ５２の絶
縁されたｐ型ウェルに接続される。
本発明の様々な特徴を備えた増幅器５０を表したもので
ある。増幅器５０において、第１ステージはエンハンス
メントモード（すなわち、表面チャネル）電界効果トラ
ンジスタ５２であり、第２ステージは反対の導電型のエ
ンハンスメントモード（表面チャネル）電界効果トラン
ジスタ５４である。より明確には、第１ステージはエン
ハンスメントモードｎチャネル電界効果トランジスタ５
２（以下、単にトランジスタ５２と記す）であり、第２
ステージはエンハンスメントモードｐチャネル電界効果
トランジスタ５４（以下、単にトランジスタ５４と記
す）である。図示のようにトランジスタ５２及び５４
は、それぞれ、ゲートＧ、ドレインＤ、ソースＳ、及び
トランジスタボディ（トランジスタ５２のウェル、ある
いはトランジスタ５４の基板）Ｂヘの接続点を含む。ト
ランジスタ５２及び５４は、通常、図５に示す共通の半
導体基板内に形成される。各ボディＢについての矢印の
方向は、慣例に従い、トランジスタ５２がｎチャネルデ
バイスであり、トランジスタ５４がｐチャネルデバイス
であることを示す。トランジスタ５２は、基板内の絶縁
されたｐ型ウェル内に形成される。ｐ型チャネルデバイ
スであるトランジスタ５４は、図５に示す共通の基板内
に直接形成される。トランジスタ５２のソースノード
は、概略的に図示されるように、トランジスタ５２の絶
縁されたｐ型ウェルに接続される。
【００３１】増幅器５０において、トランジスタ５２は
ソースフォロア入力ステージとして接続され、トランジ
スタ５４はソースフォロア出力ステージとして接続され
る。明確にいえば、増幅器５０の入力端子ＩＮがトラン
ジスタ５２のゲートに接続され、トランジスタ５２のソ
ースがトランジスタ５４のゲートに接続され、トランジ
スタ５４のソースが増幅器５０の出力端子ＯＵＴに接続
される。トランジスタ５４のソースは、第２の定電流源
（つまり高インピーダンス）を介して、正の電源電圧Ｖ
DDに接続される。一方、トランジスタ５４のドレインは
電源電圧ＶDDに対して、より正の成分が少ないかまたは
負である電源電圧ＶSSに接続される。トランジスタ５２
のソースは第１の定電流源を介して電源電圧ＶSSに接続
される。トランジスタ５４のボディは、増幅器全体の共
通の基板電圧ＶSUB に接続される。
ソースフォロア入力ステージとして接続され、トランジ
スタ５４はソースフォロア出力ステージとして接続され
る。明確にいえば、増幅器５０の入力端子ＩＮがトラン
ジスタ５２のゲートに接続され、トランジスタ５２のソ
ースがトランジスタ５４のゲートに接続され、トランジ
スタ５４のソースが増幅器５０の出力端子ＯＵＴに接続
される。トランジスタ５４のソースは、第２の定電流源
（つまり高インピーダンス）を介して、正の電源電圧Ｖ
DDに接続される。一方、トランジスタ５４のドレインは
電源電圧ＶDDに対して、より正の成分が少ないかまたは
負である電源電圧ＶSSに接続される。トランジスタ５２
のソースは第１の定電流源を介して電源電圧ＶSSに接続
される。トランジスタ５４のボディは、増幅器全体の共
通の基板電圧ＶSUB に接続される。
【００３２】図示のように、増幅器５０の第１の定電流
源は、例えば、ゲート、ドレイン、ソース、及びボディ
の接続部をそれぞれ有する空乏モードｎ型チャネル電界
効果トランジスタ５６（以下、単にトランジスタ５６と
記す）から構成される。また、第２の定電流源は、例え
ば、ゲート、ドレイン、ソース、及びボディの接続部を
それぞれ有する空乏モードｐ型チャネル電界効果トラン
ジスタ５８（以下、単にトランジスタ５８と記す）から
構成される。トランジスタ５６のドレインはトランジス
タ５２のソースに接続される一方、トランジスタ５６の
ゲートとソースはともに電源電圧ＶSSに接続される。
源は、例えば、ゲート、ドレイン、ソース、及びボディ
の接続部をそれぞれ有する空乏モードｎ型チャネル電界
効果トランジスタ５６（以下、単にトランジスタ５６と
記す）から構成される。また、第２の定電流源は、例え
ば、ゲート、ドレイン、ソース、及びボディの接続部を
それぞれ有する空乏モードｐ型チャネル電界効果トラン
ジスタ５８（以下、単にトランジスタ５８と記す）から
構成される。トランジスタ５６のドレインはトランジス
タ５２のソースに接続される一方、トランジスタ５６の
ゲートとソースはともに電源電圧ＶSSに接続される。
【００３３】トランジスタ５８のドレインはトランジス
タ５４のソースに接続される一方、トランジスタ５８の
ソース及びゲートはともに電源電圧ＶDDに接続される。
トランジスタ５８のボディは増幅器全体の共通の基板電
圧ＶSUB に接続される。本発明の重要な特徴は、トラン
ジスタ５４のソースとトランジスタ５２のドレインとの
間を直接接続するフィードバックパス６４を設けたこと
にある。
タ５４のソースに接続される一方、トランジスタ５８の
ソース及びゲートはともに電源電圧ＶDDに接続される。
トランジスタ５８のボディは増幅器全体の共通の基板電
圧ＶSUB に接続される。本発明の重要な特徴は、トラン
ジスタ５４のソースとトランジスタ５２のドレインとの
間を直接接続するフィードバックパス６４を設けたこと
にある。
【００３４】ＣＣＤ電荷パケットは入力端子ＩＮを介し
て増幅器５０に供給され、別の空乏モードｎチャネル電
界効果トランジスタ６０（以下、単にトランジスタ６０
と記す）とダイオード６２によって制御される。トラン
ジスタ６０は、増幅器５０内の他のトランジスタと同様
に、ゲート、ソース、ドレイン、及びボディの接続部を
有する。図示のように、トランジスタ６０のソースは入
力端子ＩＮに接続され、トランジスタ６０のドレインは
正の電源電圧ＶRDに接続されている。制御信号φＲがト
ランジスタ６０のゲートに供給され、入力端子ＩＮをＶ
RDにリセットする。ダイオード６２のカソードはトラン
ジスタ５２のゲートに接続され、アノードは接地に接続
される。トランジスタ６０は、通常は導通状態なので、
ダイオード６２は通常状態において電源電圧ＶRDにより
逆バイアスされている。制御信号φＲは一連のパルスか
ら構成され、各パルスがトランジスタ６０のバイアスを
オフする。このため、入力端子ＩＮは、ＣＣＤ（図示さ
れず）から入力端子に供給される電荷によって定まるポ
テンシャルを帯びることとなる。
て増幅器５０に供給され、別の空乏モードｎチャネル電
界効果トランジスタ６０（以下、単にトランジスタ６０
と記す）とダイオード６２によって制御される。トラン
ジスタ６０は、増幅器５０内の他のトランジスタと同様
に、ゲート、ソース、ドレイン、及びボディの接続部を
有する。図示のように、トランジスタ６０のソースは入
力端子ＩＮに接続され、トランジスタ６０のドレインは
正の電源電圧ＶRDに接続されている。制御信号φＲがト
ランジスタ６０のゲートに供給され、入力端子ＩＮをＶ
RDにリセットする。ダイオード６２のカソードはトラン
ジスタ５２のゲートに接続され、アノードは接地に接続
される。トランジスタ６０は、通常は導通状態なので、
ダイオード６２は通常状態において電源電圧ＶRDにより
逆バイアスされている。制御信号φＲは一連のパルスか
ら構成され、各パルスがトランジスタ６０のバイアスを
オフする。このため、入力端子ＩＮは、ＣＣＤ（図示さ
れず）から入力端子に供給される電荷によって定まるポ
テンシャルを帯びることとなる。
【００３５】図３の増幅器５０は、図２の増幅器３０の
場合と同様に、実効入力キャパシタンスを低減し、改善
された信号対雑音比を提供する。しかしながら、ｐ型ウ
ェルのプロセスにおいては、トランジスタ５４のボディ
をトランジスタ５４のソースに接続することはできない
その結果、増幅器５０は増幅器３０に比べ、第２ステー
ジの利得が幾分低く、Ｃinが幾分高くなる。
場合と同様に、実効入力キャパシタンスを低減し、改善
された信号対雑音比を提供する。しかしながら、ｐ型ウ
ェルのプロセスにおいては、トランジスタ５４のボディ
をトランジスタ５４のソースに接続することはできない
その結果、増幅器５０は増幅器３０に比べ、第２ステー
ジの利得が幾分低く、Ｃinが幾分高くなる。
【００３６】図４は、図２の増幅器３０を形成した半導
体構造７０の一部を表したものである。半導体構造７０
は、２つのｎ型チャネル空乏モード（すなわち、埋込チ
ャネル）トランジスタが形成されたｎ型導電性の半導体
基板７２から構成される。半導体基板７２内には、２つ
のｐ型ウェル７４及び７６が含まれる。各トランジスタ
に対し、各ｐ型ウェルがボディとなっている。ｐ型ウェ
ル７４内に形成されたトランジスタ（これは図２の増幅
器３０のトランジスタ３２に相当する）は、ｎ型導電性
のドレイン領域７８、ｎ型導電性のソース領域８０、ド
レイン７８とソース８０とを接続するｎ型導電性の埋込
チャネル領域８２、基板７２の表面上をドレイン７８と
ソース８０の間に延在する誘電層８４（通常Ｓｉ
Ｏ2 ）、及び誘電層８４の表面をドレイン７８とソース
８０の間に延在するゲート電極８６から構成される。ｐ
型ウェル７６に形成されたトランジスタ（これは図２の
増幅器３０のトランジスタ３４に相当する）は、ｎ型導
電性のドレイン領域８８、ｎ型導電性のソース領域９
０、ドレイン８８とソース９０とを接続するｎ型導電性
の埋込チャネル領域９２、基板７２の表面上をドレイン
８８とソース９０の間に延在する誘電層９４、及び誘電
層９４の表面上をドレイン８８とソース９０の間に延在
するゲート電極９６を含む。
体構造７０の一部を表したものである。半導体構造７０
は、２つのｎ型チャネル空乏モード（すなわち、埋込チ
ャネル）トランジスタが形成されたｎ型導電性の半導体
基板７２から構成される。半導体基板７２内には、２つ
のｐ型ウェル７４及び７６が含まれる。各トランジスタ
に対し、各ｐ型ウェルがボディとなっている。ｐ型ウェ
ル７４内に形成されたトランジスタ（これは図２の増幅
器３０のトランジスタ３２に相当する）は、ｎ型導電性
のドレイン領域７８、ｎ型導電性のソース領域８０、ド
レイン７８とソース８０とを接続するｎ型導電性の埋込
チャネル領域８２、基板７２の表面上をドレイン７８と
ソース８０の間に延在する誘電層８４（通常Ｓｉ
Ｏ2 ）、及び誘電層８４の表面をドレイン７８とソース
８０の間に延在するゲート電極８６から構成される。ｐ
型ウェル７６に形成されたトランジスタ（これは図２の
増幅器３０のトランジスタ３４に相当する）は、ｎ型導
電性のドレイン領域８８、ｎ型導電性のソース領域９
０、ドレイン８８とソース９０とを接続するｎ型導電性
の埋込チャネル領域９２、基板７２の表面上をドレイン
８８とソース９０の間に延在する誘電層９４、及び誘電
層９４の表面上をドレイン８８とソース９０の間に延在
するゲート電極９６を含む。
【００３７】図５は、図３の増幅器５０を形成した半導
体構造部１００の一部を表したものである。構造部１０
０は、１つのｎ型チャネル・エンハンスメントモード
（すなわち、表面チャネル）トランジスタと、１つのｐ
型チャネル・エンハンスメントモード（すなわち、埋込
チャネル）トランジスタとを含むｎ型導電性の半導体基
板１０２から構成される。半導体基板１０２には、トラ
ンジスタのボディを構成するｐ型ウェル１０４が含まれ
る。ｐ型ウェル１０４内に形成されたトランジスタ（こ
れは図３の増幅器５０のトランジスタ５２に相当する）
は、ｎ型導電性のドレイン領域１０６、ｎ型導電性のソ
ース領域１０８、基板１０２の表面上をドレイン１０６
とソース１０８の間に延在する誘電層１１０（通常Ｓｉ
Ｏ2 ）、及び誘電層１１０の表面をドレイン１０６とソ
ース１０８の間に延在するゲート電極１１２から構成さ
れる。もう一方のトランジスタ（これは図３の増幅器５
０のトランジスタ５４に相当する）は基板１０２内に直
接形成され、ｐ型導電性のドレイン領域１１４、ｐ型導
電性のソース領域１１６、基板１０２の表面上をドレイ
ン１１４とソース１１６の間に延在する誘電層１２０、
及び誘電層１２０の表面上をドレイン１１４とソース１
１６の間に延在するゲート電極１２２を含む。このトラ
ンジスタについては、基板１０２そのものがボディを構
成する。
体構造部１００の一部を表したものである。構造部１０
０は、１つのｎ型チャネル・エンハンスメントモード
（すなわち、表面チャネル）トランジスタと、１つのｐ
型チャネル・エンハンスメントモード（すなわち、埋込
チャネル）トランジスタとを含むｎ型導電性の半導体基
板１０２から構成される。半導体基板１０２には、トラ
ンジスタのボディを構成するｐ型ウェル１０４が含まれ
る。ｐ型ウェル１０４内に形成されたトランジスタ（こ
れは図３の増幅器５０のトランジスタ５２に相当する）
は、ｎ型導電性のドレイン領域１０６、ｎ型導電性のソ
ース領域１０８、基板１０２の表面上をドレイン１０６
とソース１０８の間に延在する誘電層１１０（通常Ｓｉ
Ｏ2 ）、及び誘電層１１０の表面をドレイン１０６とソ
ース１０８の間に延在するゲート電極１１２から構成さ
れる。もう一方のトランジスタ（これは図３の増幅器５
０のトランジスタ５４に相当する）は基板１０２内に直
接形成され、ｐ型導電性のドレイン領域１１４、ｐ型導
電性のソース領域１１６、基板１０２の表面上をドレイ
ン１１４とソース１１６の間に延在する誘電層１２０、
及び誘電層１２０の表面上をドレイン１１４とソース１
１６の間に延在するゲート電極１２２を含む。このトラ
ンジスタについては、基板１０２そのものがボディを構
成する。
【００３８】これまで説明してきた本発明の実施例は例
示であることが理解されよう。例えば、すべてのダイオ
ード及び電圧の極性が上記したものと逆であれば、上記
と逆の導電性のトランジスタを使用することができる。
さらに、図２のトランジスタ３２は必要に応じエンハン
スメントモード・トランジスタでもよく、図３のトラン
ジスタ５２は必要に応じ空乏モード・トランジスタでも
よい。他の多くの調整及び修正もまた、本発明の精神及
び範囲を逸脱することなく、当業者によって容易に行う
ことができる。
示であることが理解されよう。例えば、すべてのダイオ
ード及び電圧の極性が上記したものと逆であれば、上記
と逆の導電性のトランジスタを使用することができる。
さらに、図２のトランジスタ３２は必要に応じエンハン
スメントモード・トランジスタでもよく、図３のトラン
ジスタ５２は必要に応じ空乏モード・トランジスタでも
よい。他の多くの調整及び修正もまた、本発明の精神及
び範囲を逸脱することなく、当業者によって容易に行う
ことができる。
【図１】従来技術において通常見られるタイプのフロー
ティング拡散増幅器を示す図である。
ティング拡散増幅器を示す図である。
【図２】本発明の一実施例における２ステージトランジ
スタ増幅器を示す図である。
スタ増幅器を示す図である。
【図３】本発明の一実施例における他の２ステージトラ
ンジスタ増幅器を示す図である。
ンジスタ増幅器を示す図である。
【図４】図２に示した本発明の実施例について用いられ
る半導体構造の一タイプを一般的に示す図である。
る半導体構造の一タイプを一般的に示す図である。
【図５】図３に示した本発明の実施例について用いられ
る半導体構造の一タイプを一般的に示した図である。
る半導体構造の一タイプを一般的に示した図である。
３０ 増幅器 ３２、３４、３６、３８、４０ トランジスタ ４２ ダイオード ４４ フィードバックパス ５０ 増幅器 ５２、５４、５６、５８、６０ トランジスタ ６２ ダイオード ６４ フィードバックパス ７２ 基板 ７４、７６ ｐ型ウェル ７８、８８ ｎ型ドレイン領域 ８０、９０ ｎ型ソース領域 ８２、９２ ｎ型チャネル領域 ８４、９４ 誘電層 ８６、９６ ゲート電極 １０２ 基板 １０４ ｐ型ウェル １０６ ｎ型ドレイン領域 １０８ ｎ型ソース領域 １１０、１２０ 誘電層 １１２、１２２ ゲート電極 １１４ ｐ型ドレイン領域 １１６ ｐ型ソース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド マイケル ボシヴァート アメリカ合衆国 ニューヨーク州 ロチェ スター セイヤーストリート 32
Claims (17)
- 【請求項１】 入力部と、 出力部と、 共通の半導体基板内に形成され、それぞれゲート、ドレ
イン、ソースを有する第１及び第２の電界効果型のトラ
ンジスタと、 入力部を第１のトランジスタのゲートに接続する手段
と、 第１のトランジスタのソースを第２のトランジスタのゲ
ートに接続する手段と、 第２のトランジスタのソースを出力に接続する手段と、 第２のトランジスタのソースと第１のトランジスタのド
レインとを直接接続するフィードバックパスと、 を有し、 前記第２のトランジスタは、第１のトランジスタと同じ
導電型の場合は空乏モードのトランジスタであり、逆の
導電型の場合はエンハンスメントモードのトランジスタ
であることを特徴とする高感度低ノイズトランジスタ増
幅器。 - 【請求項２】 請求項１において、 前記第１のトランジスタは、基板内に絶縁されて設けら
れ基板と逆の導電性を有するウェル内に形成され、 さらに、第１のトランジスタのソースをそのウェルに接
続する手段を有することを特徴とする高感度低ノイズト
ランジスタ増幅器。 - 【請求項３】 請求項１において、さらに、 前記両トランジスタのソースとドレインの間に電源電圧
を接続するための手段を有することを特徴とする高感度
低ノイズトランジスタ増幅器。 - 【請求項４】 請求項３において、さらに、 第１の定電流源を第１のトランジスタのソースに接続す
る手段と、 第２の定電流源を第２のトランジスタのソースに接続す
る手段と、 を有することを特徴とする高感度低ノイズトランジスタ
増幅器。 - 【請求項５】 請求項４において、 前記第１のトランジスタは、基板内に絶縁されて設けら
れ基板と逆の導電型を有するウェル内に形成され、 さらに、第１のトランジスタのソースをそのウェルに接
続する手段を有することを特徴とする高感度低ノイズト
ランジスタ増幅器。 - 【請求項６】入力部と、 出力部と、 共通の半導体基板上に形成され、それぞれゲート、ドレ
イン、ソースを有するとともに同一導電性を有する第１
及び第２の電界効果型のトランジスタと、 入力部を第１のトランジスタのゲートに接続する手段
と、 第１のトランジスタのソースを第２のトランジスタのゲ
ートに接続する手段と、 第２のトランジスタのソースを出力部に接続する手段
と、 第２のトランジスタのソースと第１のトランジスタのド
レインとを直接接続するフィードバックパスと、 を有し、 前記第２のトランジスタは空乏モードのトランジスタで
あることを特徴とする高感度低ノイズトランジスタ増幅
器。 - 【請求項７】 請求項６において、 前記両トランジスタは、基板内に絶縁されて設けられ基
板と逆の導電性を有するウェル内に形成され、 さらに、各トランジスタのソースをそれぞれ自己のウェ
ルに接続するための手段を有することを特徴とする高感
度低ノイズトランジスタ増幅器。 - 【請求項８】 請求項６において、さらに、 前記両トランジスタのソースとドレインの間に電源電圧
を接続するための手段を有することを特徴とする高感度
低ノイズトランジスタ増幅器。 - 【請求項９】 請求項８において、さらに、 第１の定電流源を第１のトランジスタのソースに接続す
る手段と、 第２の定電流源を第２のトランジスタのソースに接続す
る手段と、 を有することを特徴とする高感度低ノイズトランジスタ
増幅器。 - 【請求項１０】 請求項９において、 前記両トランジスタは、基板内に絶縁されて設けられ基
板と逆の導電性を有するウェル内に形成され、 さらに、各トランジスタのソースをそれぞれ自己のウェ
ルに接続するための手段を有することを特徴とする高感
度低ノイズトランジスタ増幅器。 - 【請求項１１】入力部と、 出力部と、 共通の半導体基板上に形成され、それぞれゲート、ドレ
イン、ソースを有するとともに互いに逆の導電性を有す
る第１及び第２の電界効果トランジスタと、 入力部を第１のトランジスタのゲートに接続する手段
と、 第１のトランジスタのソースを第２のトランジスタのゲ
ートに接続する手段と、 第２のトランジスタのソースを出力部に接続する手段
と、 第２のトランジスタのソースと第１のトランジスタのド
レインとを直接接続するフィードバックパスと、 を有し、 前記第２のトランジスタはエンハンスメントモードのト
ランジスタであることを特徴とすることを特徴とする高
感度低ノイズトランジスタ増幅器。 - 【請求項１２】 請求項１１において、 前記第１のトランジスタは、基板内に絶縁されて設けら
れ基板と逆の導電性を有するウェル内に形成され、 さらに、前記半導体基板内に第１のトランジスタのソー
スをそのウェルに接続する手段を有することを特徴とす
る高感度低ノイズトランジスタ増幅器。 - 【請求項１３】 請求項１１において、さらに、 前記両トランジスタのソースとドレインの間に電源電圧
を接続するための手段を有することを特徴とする高感度
低ノイズトランジスタ増幅器。 - 【請求項１４】 請求項１３において、さらに、 第１の定電流源を第１のトランジスタのソースに接続す
る手段と、 第２の定電流源を第２のトランジスタのソースに接続す
る手段と、 を有することを特徴とする高感度低ノイズトランジスタ
増幅器。 - 【請求項１５】 請求項１４において、 前記第１のトランジスタは、基板内に絶縁されて設けら
れ基板と逆の導電性を有するウェル内に形成され、 さらに、第１のトランジスタのソースをそのウェルに接
続する手段を有することを特徴とする高感度低ノイズト
ランジスタ増幅器。 - 【請求項１６】 半導体基板と、 それぞれ前記基板内に形成され、各々ドレイン、ソー
ス、ゲートを有するとともに、同じ導電性を有する第１
及び第２の分離された電界効果型のトランジスタと、 を含む増幅器であって、 前記第２のトランジスタは空乏モードのトランジスタで
あり、 前記基板内には第１及び第２の定電流源が形成され、 前記第１のトランジスタのソースは第１の定電流源と第
２のトランジスタのゲートに接続され、 前記第１のトランジスタのゲートは、増幅器の入力部と
しての役割を付与され、 前記第２のトランジスタのソースは、第２の定電流源と
増幅器の出力部に接続され、 第２のトランジスタのソースと第１のトランジスタのド
レインとの間にフィードバックパスが直接接続される、 ことを特徴とすることを特徴とする高感度低ノイズトラ
ンジスタ増幅器。 - 【請求項１７】 半導体基板と、 それぞれ前記基板内に形成され、各々ドレイン、ソー
ス、ゲートを有するとともに、互いに逆の導電性を有す
る第１及び第２の分離された電界効果型のトランジスタ
と、 を含む増幅器であって、 前記第２のトランジスタはエンハンスメントモードのト
ランジスタであり、 前記基板内には第１及び第２の定電流源が形成され、 前記第１のトランジスタのソースは第１の定電流源と第
２のトランジスタのゲートに接続され、 前記第１のトランジスタのゲートは、増幅器の入力部と
しての役割を付与され、 前記第２のトランジスタのソースは、第２の定電流源と
増幅器の出力部に接続され、 第２のトランジスタのソースと第１のトランジスタのド
レインとの間にフィードバックパスが直接接続される、 ことを特徴とすることを特徴とする高感度低ノイズトラ
ンジスタ増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US854046 | 1992-03-18 | ||
| US07/854,046 US5192920A (en) | 1992-03-18 | 1992-03-18 | High-sensitivity, low-noise transistor amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629762A true JPH0629762A (ja) | 1994-02-04 |
Family
ID=25317596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055752A Pending JPH0629762A (ja) | 1992-03-18 | 1993-03-16 | 高感度低ノイズトランジスタ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5192920A (ja) |
| EP (1) | EP0561336B1 (ja) |
| JP (1) | JPH0629762A (ja) |
| DE (1) | DE69324949T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119441A (ja) * | 2009-12-03 | 2011-06-16 | Sony Corp | 撮像素子およびカメラシステム |
| JP2012015400A (ja) * | 2010-07-02 | 2012-01-19 | Canon Inc | 固体撮像装置 |
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|---|---|---|---|---|
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| FR2732848B1 (fr) * | 1995-04-04 | 1997-05-16 | Thomson Csf Semiconducteurs | Amplificateur de lecture de registre ccd |
| JP3027948B2 (ja) * | 1996-01-12 | 2000-04-04 | 日本電気株式会社 | 半導体装置 |
| EP0788170A3 (en) * | 1996-02-05 | 1997-12-10 | EASTMAN KODAK COMPANY (a New Jersey corporation) | Source-follower amplifier employing a fully depleted well structure |
| JP3282663B2 (ja) * | 1997-09-01 | 2002-05-20 | 日本電気株式会社 | オンチップソースフォロアアンプを有する固体撮像素子 |
| US6169430B1 (en) * | 1998-04-14 | 2001-01-02 | Eastman Kodak Company | CMOS imager column buffer gain compensation circuit |
| JP3139465B2 (ja) * | 1998-08-27 | 2001-02-26 | 日本電気株式会社 | 固体撮像装置 |
| KR100296451B1 (ko) * | 1998-09-21 | 2001-10-26 | 윤종용 | 개선된이득을가지는소오스팔로워회로및그것을이용한고체촬상장치의출력회로 |
| GB2351195A (en) | 1999-06-10 | 2000-12-20 | Ericsson Telefon Ab L M | An MOS voltage to current converter with current to voltage output stage and MOS feedback |
| US6278287B1 (en) * | 1999-10-27 | 2001-08-21 | The Boeing Company | Isolated well transistor structure for mitigation of single event upsets |
| US20050127457A1 (en) * | 2003-12-16 | 2005-06-16 | Jae-Seob Roh | Signal charge converter for charge transfer element |
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| KR100827893B1 (ko) * | 2006-07-28 | 2008-05-07 | 한국정보통신대학교 산학협력단 | 모스 전계효과 트랜지스터의 증폭도 및 잡음도 개선회로 및이를 이용한 주파수 혼합기, 증폭기 및 발진기 |
| FR3012912B1 (fr) * | 2013-11-04 | 2017-04-14 | E2V Semiconductors | Capteur d'image a base de silicium a dynamique de lecture amelioree |
| US10476447B2 (en) * | 2016-12-08 | 2019-11-12 | Mediatek Inc. | Source follower |
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| US4646002A (en) * | 1984-05-10 | 1987-02-24 | Regents Of The University Of Minnesota | Circuit for high impedance broad band probe |
| GB2223901A (en) * | 1988-10-07 | 1990-04-18 | Philips Electronic Associated | Transistor follower circuit |
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-
1992
- 1992-03-18 US US07/854,046 patent/US5192920A/en not_active Expired - Fee Related
-
1993
- 1993-03-16 JP JP5055752A patent/JPH0629762A/ja active Pending
- 1993-03-16 EP EP93104237A patent/EP0561336B1/en not_active Expired - Lifetime
- 1993-03-16 DE DE69324949T patent/DE69324949T2/de not_active Expired - Fee Related
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| JP2011119441A (ja) * | 2009-12-03 | 2011-06-16 | Sony Corp | 撮像素子およびカメラシステム |
| US9202830B2 (en) | 2009-12-03 | 2015-12-01 | Sony Corporation | Imaging element and camera system employing a high-concentration layer between a photodiode and an insulation layer, with the insulation layer being between the high-concentration layer and a well of an amplifying transistor |
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| US8878267B2 (en) | 2010-07-02 | 2014-11-04 | Canon Kabushiki Kaisha | Solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0561336A1 (en) | 1993-09-22 |
| DE69324949D1 (de) | 1999-06-24 |
| DE69324949T2 (de) | 1999-12-09 |
| US5192920A (en) | 1993-03-09 |
| EP0561336B1 (en) | 1999-05-19 |
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