JPH0666607B2 - Ｍｏｓ電流増幅器 - Google Patents
Ｍｏｓ電流増幅器Info
- Publication number
- JPH0666607B2 JPH0666607B2 JP61027764A JP2776486A JPH0666607B2 JP H0666607 B2 JPH0666607 B2 JP H0666607B2 JP 61027764 A JP61027764 A JP 61027764A JP 2776486 A JP2776486 A JP 2776486A JP H0666607 B2 JPH0666607 B2 JP H0666607B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- transistors
- gate electrode
- current
- Prior art date
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 （１）発明の技術分野 本発明はカレントミラー（current mirror）として知ら
れている型のMOS電流増幅器に係る。
れている型のMOS電流増幅器に係る。
（２）従来技術の説明 カレントミラーは入力電流に比例して高インピーダンス
の出力電流を与える電流増幅器の代表的なものである。
の出力電流を与える電流増幅器の代表的なものである。
現在MOS回路の設計において２つの相反する傾向があ
る。１つは高周波信号に対応するためにより短かい電導
チヤネル長を有するMOSデバイスを目指すものである。
もう一方は、電力消費を減少させるための低供給電圧を
目指すものであり、これによると１つのチツプ上に集積
される１つの回路内により多くデバイスを含むことがで
きる。上記相反する状況は、カレントミラーの素子にお
いて、それら素子のチヤネル長が短かくなるにつれて出
力コンダクタンスが急速に増加することは別としても、
それら素子のトランスコンダクタンスが増加することに
起因している。結果として得られる低出力インピーダン
スは、出力トランジスタが直列に接続されている１つま
たはそれ以上のミラーの結合配列を与えるものである。
しかしながら、れら配列は、出力トランジスタの各々が
飽和状態でバイアスされるために十分なドレイン−ソー
ス電圧VDSを必要とするので、増大された出力インピー
ダンスを得るためにはより大きな電力供給電圧を必要と
する。
る。１つは高周波信号に対応するためにより短かい電導
チヤネル長を有するMOSデバイスを目指すものである。
もう一方は、電力消費を減少させるための低供給電圧を
目指すものであり、これによると１つのチツプ上に集積
される１つの回路内により多くデバイスを含むことがで
きる。上記相反する状況は、カレントミラーの素子にお
いて、それら素子のチヤネル長が短かくなるにつれて出
力コンダクタンスが急速に増加することは別としても、
それら素子のトランスコンダクタンスが増加することに
起因している。結果として得られる低出力インピーダン
スは、出力トランジスタが直列に接続されている１つま
たはそれ以上のミラーの結合配列を与えるものである。
しかしながら、れら配列は、出力トランジスタの各々が
飽和状態でバイアスされるために十分なドレイン−ソー
ス電圧VDSを必要とするので、増大された出力インピー
ダンスを得るためにはより大きな電力供給電圧を必要と
する。
上記問題の１つの解決策は、米国特許第4,477,782号に
示されている導電路形状とは異なる別々および共通の導
電路電流を有する入力トランジスタを含む複合カレント
ミラー装置である。基本的に入力トランジスタの幾何形
状は、出力トランジスタのVDSを最適化するゲート印加
電圧を与えるような事情の下で互いに関連している。MO
Sデバイスを用いた２つの組み合わせに関していえば、
入力トランジスタの１つは他の入力トランジスタの少な
くとも４倍の幅と長さの比Ｗ／Ｌを有する導電チヤネル
をもつものである。この回路は有用なものであるけれど
も、MOSデバイスに関連するしきい値電圧VTの値により
応用上制限を受ける。通常の製造プロセスによれば、MO
Sデバイスのしきい値電圧VTは約0.7Vの大きさ（ｐチヤ
ネルデバイスについては−0.7V、またはｎチヤネルデバ
イスについては＋0.7V）である。飽和を保持するため
に、トランジスタに関してはデバイスのオン電圧VONがV
Tより低くなければならない。VONをVT以下に維持するこ
とを保証すると、低いVTプロセスまたは高インピーダン
ス動作における問題が生じる。
示されている導電路形状とは異なる別々および共通の導
電路電流を有する入力トランジスタを含む複合カレント
ミラー装置である。基本的に入力トランジスタの幾何形
状は、出力トランジスタのVDSを最適化するゲート印加
電圧を与えるような事情の下で互いに関連している。MO
Sデバイスを用いた２つの組み合わせに関していえば、
入力トランジスタの１つは他の入力トランジスタの少な
くとも４倍の幅と長さの比Ｗ／Ｌを有する導電チヤネル
をもつものである。この回路は有用なものであるけれど
も、MOSデバイスに関連するしきい値電圧VTの値により
応用上制限を受ける。通常の製造プロセスによれば、MO
Sデバイスのしきい値電圧VTは約0.7Vの大きさ（ｐチヤ
ネルデバイスについては−0.7V、またはｎチヤネルデバ
イスについては＋0.7V）である。飽和を保持するため
に、トランジスタに関してはデバイスのオン電圧VONがV
Tより低くなければならない。VONをVT以下に維持するこ
とを保証すると、低いVTプロセスまたは高インピーダン
ス動作における問題が生じる。
（３）発明の要約 上記問題は、異なるしきい値電圧VT1およびVT2を有する
MOSトランジスタの対を使用して該しきい値の大きさに
関係する回路の動作制限を最小にする複合MOSカレント
ミラー回路手段によつて解決される。
MOSトランジスタの対を使用して該しきい値の大きさに
関係する回路の動作制限を最小にする複合MOSカレント
ミラー回路手段によつて解決される。
（４）発明の実施例 前述した如くカレントミラーは入力電流に比例した高イ
ンピーダンス出力電流を与える電流増幅器である。出力
電流は通常高利得で負荷を駆動するのに使用される。簡
単なミラーは一般に１つの入力および１つの出力トラン
ジスタのペアからなり、それらのゲート電極は相互に接
続されていて、また入力トランジスタのドレインにおけ
る入力電圧ノードに接続されている。上記トランジスタ
の各ソースは両方のトランジスタに共通な基準電圧ノー
ドに接続されている。入力トランジスタのドレインおよ
びゲートは一定の基準電流を与える電流源に接続されて
いる。上記入力および出力トランジスタのゲートとソー
スは相互に結ばれているので、出力トランジスタの導電
路における出力電流は増加する。一般に入力および出力
トランジスタは同一のものであり、十分な電流利得を有
するものである。
ンピーダンス出力電流を与える電流増幅器である。出力
電流は通常高利得で負荷を駆動するのに使用される。簡
単なミラーは一般に１つの入力および１つの出力トラン
ジスタのペアからなり、それらのゲート電極は相互に接
続されていて、また入力トランジスタのドレインにおけ
る入力電圧ノードに接続されている。上記トランジスタ
の各ソースは両方のトランジスタに共通な基準電圧ノー
ドに接続されている。入力トランジスタのドレインおよ
びゲートは一定の基準電流を与える電流源に接続されて
いる。上記入力および出力トランジスタのゲートとソー
スは相互に結ばれているので、出力トランジスタの導電
路における出力電流は増加する。一般に入力および出力
トランジスタは同一のものであり、十分な電流利得を有
するものである。
図には本件発明に従つて形成される、少なくとも２つの
異なるしきい値電圧を有するトランジスタを含む複合カ
レントミラー10が示されている。当該カレントミラー10
は、上層入力および出力トランジスタ12,14の対と下層
入力および出力トランジスタ16,18の対を含んでいる。
図に示されているすべてのトランジスタは、ｎチヤネル
エンハンスメント素子である。しかし、本件発明による
カレントミラーはｐチヤネル素子を用いて形成すること
もでき、その場合には供給電源および基準電圧の極性が
反対になるだけである。上層トランジスタ12および14の
ゲートは相互に接続されるとともに上層入力トランジス
タ12のドレインに接続されて直列配列を形成している。
下層トランジスタ16および18のゲートは相互に接続され
ている。該上層トランジスタ12は第１の電流源20および
基準ノード22間の導電路を形成しており、基準ノード22
はｎチヤネル素子についてはVSSまたｐチヤネル素子に
ついてはVDDとして定義される。下層入力トランジスタ1
6は第２の電流源24から基準ノード22への導電路を形成
している。図に示すように、等化トランジスタ26は下層
入力トランジスタ16のドレインと第２の電流源24の間に
接続されている。該下層入力トランジスタ16のゲートは
等化トランジスタ26のドレインに接続されている。等化
トランジスタ26のゲートは上層入力および出力トランジ
スタ12および14のゲートに接続されている。等化トラン
ジスタ26が存在することにより、下層入力トランジスタ
16のVDSが下層出力トランジスタ18のVDSとほぼ等しくな
り、それによつて入力電流路24とIOUT間におけるミラー
10の電流オフセツトを事実上除外されることを確実とす
るものである。
異なるしきい値電圧を有するトランジスタを含む複合カ
レントミラー10が示されている。当該カレントミラー10
は、上層入力および出力トランジスタ12,14の対と下層
入力および出力トランジスタ16,18の対を含んでいる。
図に示されているすべてのトランジスタは、ｎチヤネル
エンハンスメント素子である。しかし、本件発明による
カレントミラーはｐチヤネル素子を用いて形成すること
もでき、その場合には供給電源および基準電圧の極性が
反対になるだけである。上層トランジスタ12および14の
ゲートは相互に接続されるとともに上層入力トランジス
タ12のドレインに接続されて直列配列を形成している。
下層トランジスタ16および18のゲートは相互に接続され
ている。該上層トランジスタ12は第１の電流源20および
基準ノード22間の導電路を形成しており、基準ノード22
はｎチヤネル素子についてはVSSまたｐチヤネル素子に
ついてはVDDとして定義される。下層入力トランジスタ1
6は第２の電流源24から基準ノード22への導電路を形成
している。図に示すように、等化トランジスタ26は下層
入力トランジスタ16のドレインと第２の電流源24の間に
接続されている。該下層入力トランジスタ16のゲートは
等化トランジスタ26のドレインに接続されている。等化
トランジスタ26のゲートは上層入力および出力トランジ
スタ12および14のゲートに接続されている。等化トラン
ジスタ26が存在することにより、下層入力トランジスタ
16のVDSが下層出力トランジスタ18のVDSとほぼ等しくな
り、それによつて入力電流路24とIOUT間におけるミラー
10の電流オフセツトを事実上除外されることを確実とす
るものである。
電流源20と24とは、静止状態において等価基準電流Iref
が入力トランジスタ12および16の導電路を流れるように
設計されている。MOS素子は２乗則デバイスであるた
め、そのドレイン電流は次式で簡単に表わされる多項式
によつてゲート・ソース電圧VGSに関係している。
が入力トランジスタ12および16の導電路を流れるように
設計されている。MOS素子は２乗則デバイスであるた
め、そのドレイン電流は次式で簡単に表わされる多項式
によつてゲート・ソース電圧VGSに関係している。
ただしIDは導電路のドレイン・ソース電流、Ｗ／Ｌはチ
ヤネルの幅対長さの比、VGSはゲート・ソース電圧およ
びVTは素子のしきい値電圧である。前述した米国特許第
4,477,782号において導出されかつ説明されているよう
に上層入力トランジスタ12の（１／４）・（Ｗ／Ｌ）の
ために、ミラー10の上層および下層部のゲートバイアス
電圧は静止状態において出力トランジスタ14および18の
両方が飽和よりも十分高い電圧であるVONで動作するこ
とができる。
ヤネルの幅対長さの比、VGSはゲート・ソース電圧およ
びVTは素子のしきい値電圧である。前述した米国特許第
4,477,782号において導出されかつ説明されているよう
に上層入力トランジスタ12の（１／４）・（Ｗ／Ｌ）の
ために、ミラー10の上層および下層部のゲートバイアス
電圧は静止状態において出力トランジスタ14および18の
両方が飽和よりも十分高い電圧であるVONで動作するこ
とができる。
図を参照すると、下層入力トランジスタ16のVDSがVONに
等しく、トランジスタ16,18のゲートと基準ノード22間
の電圧がVT1＋VONに等しいので、等化トランジスタ26の
ドレインとソース間の電圧VDSがVT1に等しくなければな
らない。回路が正しく動作させるために、入力および出
力トランジスタの如き等価トランジスタ26は飽和状態に
残らなければならない。すなわちVDS（すなわちVT1）は
VONより大きくなければならない。上述したように、こ
の要請は高速処理および高い動作温度を有する回路にお
いては問題となるものである。というのはVTの最小値は
上記条件下で実現されるからである。通常の製造工程で
は、MOS素子のしきい値電圧VTはしきい値調節注入と呼
ばれる工程で変化する。すなわち、回路には例えばドー
パントとしてホウ素がイオン注入されてしきい値電圧が
修正される。ｐチヤネルデバイスに関しては、注入によ
りVTが約−1.5Vから−0.8Vまで増加する。実際の注入プ
ロセスの詳細な議論は、1973年国際電子デバイス会議の
テクニカル ダイジエストの1973年12月号（the Techni
cal Digest of the 1973 International Electron Devi
ces Meeting,Dec.1973）の第467頁から468頁にあるペレ
シニ（P.Peressini）等による「イオン注入によるＮチ
ヤネル エンハンスメント型FETのしきい値電圧の調整
（Threshold Adjustment of N−Channel Enhancement M
ode FETsby Ion Implantation）」に与えられている。
等しく、トランジスタ16,18のゲートと基準ノード22間
の電圧がVT1＋VONに等しいので、等化トランジスタ26の
ドレインとソース間の電圧VDSがVT1に等しくなければな
らない。回路が正しく動作させるために、入力および出
力トランジスタの如き等価トランジスタ26は飽和状態に
残らなければならない。すなわちVDS（すなわちVT1）は
VONより大きくなければならない。上述したように、こ
の要請は高速処理および高い動作温度を有する回路にお
いては問題となるものである。というのはVTの最小値は
上記条件下で実現されるからである。通常の製造工程で
は、MOS素子のしきい値電圧VTはしきい値調節注入と呼
ばれる工程で変化する。すなわち、回路には例えばドー
パントとしてホウ素がイオン注入されてしきい値電圧が
修正される。ｐチヤネルデバイスに関しては、注入によ
りVTが約−1.5Vから−0.8Vまで増加する。実際の注入プ
ロセスの詳細な議論は、1973年国際電子デバイス会議の
テクニカル ダイジエストの1973年12月号（the Techni
cal Digest of the 1973 International Electron Devi
ces Meeting,Dec.1973）の第467頁から468頁にあるペレ
シニ（P.Peressini）等による「イオン注入によるＮチ
ヤネル エンハンスメント型FETのしきい値電圧の調整
（Threshold Adjustment of N−Channel Enhancement M
ode FETsby Ion Implantation）」に与えられている。
しきい値電圧の調整プロセスに関連して、本件発明では
下層入力および出力トランジスタ16および18からしきい
値調整注入を除去することによつて、等価トランジスタ
26に対するVON＜VTの要請をかなり軽減することができ
る回路を提供することができる。従つて、図に示されて
いるｎチヤネル装置については、下層トランジスタ16お
よび18のしきい値電圧VT、これをVT1と記すが、この電
圧が近似的に＋1.5Vに等しい。通常の装置と類似してト
ランジスタ12および14のしきい値電圧、これをVT2と記
すが、この電圧は＋0.7Vの値に調整される。従つて、本
件発明によれば、通常の調整しきい値が＋0.7Vであるに
６かかわらず、等価トランジスタ26を横断するドレイン
・ソース電圧VDS（＝VT）は公称値＋1.5Vに等しくな
る。故に、VON＜VTの要請はトランジスタ16および18調
整されていないしきい値電圧と調整されたしきい値電圧
との差に等しい量だけ軽減される。この例では、追加マ
ージン＋0.8Vが達成される。
下層入力および出力トランジスタ16および18からしきい
値調整注入を除去することによつて、等価トランジスタ
26に対するVON＜VTの要請をかなり軽減することができ
る回路を提供することができる。従つて、図に示されて
いるｎチヤネル装置については、下層トランジスタ16お
よび18のしきい値電圧VT、これをVT1と記すが、この電
圧が近似的に＋1.5Vに等しい。通常の装置と類似してト
ランジスタ12および14のしきい値電圧、これをVT2と記
すが、この電圧は＋0.7Vの値に調整される。従つて、本
件発明によれば、通常の調整しきい値が＋0.7Vであるに
６かかわらず、等価トランジスタ26を横断するドレイン
・ソース電圧VDS（＝VT）は公称値＋1.5Vに等しくな
る。故に、VON＜VTの要請はトランジスタ16および18調
整されていないしきい値電圧と調整されたしきい値電圧
との差に等しい量だけ軽減される。この例では、追加マ
ージン＋0.8Vが達成される。
上層トランジスタ12および14をイオン注入して＋0.7V下
層しきい値を達成する一方、公称しきい値＋1.5Vの下層
トランジスタ16および18を提供するために従来技術と同
じしきい値調整注入が使用できるが、ただし下層トラン
ジスタを注入から保護するために必要なしきい値調整マ
スクの修正が必要である。
層しきい値を達成する一方、公称しきい値＋1.5Vの下層
トランジスタ16および18を提供するために従来技術と同
じしきい値調整注入が使用できるが、ただし下層トラン
ジスタを注入から保護するために必要なしきい値調整マ
スクの修正が必要である。
一方、上述した電圧値以外の値を与えるために２つのマ
スクおよび２回の注入を必要とするより複雑なプロセス
を用いることもできる。しかしながら、ほとんどの応用
に関していえばしきい値調整マスクの簡単な修正でもつ
て本件発明に用いられる異なるしきい値電圧を達成する
ことができる。
スクおよび２回の注入を必要とするより複雑なプロセス
を用いることもできる。しかしながら、ほとんどの応用
に関していえばしきい値調整マスクの簡単な修正でもつ
て本件発明に用いられる異なるしきい値電圧を達成する
ことができる。
図は本件発明に従つて形成される複合カレントミラーの
回路図である。 〔主要符号の説明〕 12,14……上層トランジスタ 16,18……下層トランジスタ 20……第１の電流源 24……第２の電流源 26……等価トランジスタ
回路図である。 〔主要符号の説明〕 12,14……上層トランジスタ 16,18……下層トランジスタ 20……第１の電流源 24……第２の電流源 26……等価トランジスタ
Claims (1)
- 【請求項１】各々が導電路とゲート電極を有し、該導電
路が互いに平行に接続されている２つの入力MOSトラン
ジスタ（例えば12、16）、 前記入力トランジスタの各々に入力電流を供給するため
の手段（例えば20、24）、 各々が導電路およびゲート電極を有し、前記入力トラン
ジスタと１対１に対応する２つの出力MOSトランジスタ
（例えば14、18）、ここで各出力トランジスタの導電路
は直列であり、各出力トランジスタのゲート電極は関連
する入力トランジスタの導電路の１点およびそのゲート
電極とに接続され、前記入力トランジスタと前記出力ト
ランジスタの対応するもの（例えば16、18）は他の入力
および出力トランジスタのしきい値電圧（VT2）よりも
大きなしきい値電圧（VT1）を有し、および ゲート電極と導電路を有する等化MOSトランジスタ（例
えば26）を含み、ここで等化MOSトランジスタの導電路
は前記入力トランジスタの１つ（例えば16）の導電路と
直列に接続されかつこの入力トランジスタ（16）とその
ゲート電極が入力電流に接続されている点との間に接続
され、前記等化トランジスタのゲート電極は前記入力ト
ランジスタの他の１つ（例えば12）のゲート電極に接続
され、前記等化トランジスタは各入力トランジスタの同
じ大きさの電流を供給し、かつ前記大きいほうのしきい
値に等しいドレイン・ソース電圧を有することを特徴と
するMOS電流増幅器装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/700,029 US4618815A (en) | 1985-02-11 | 1985-02-11 | Mixed threshold current mirror |
| US700029 | 1985-02-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192107A JPS61192107A (ja) | 1986-08-26 |
| JPH0666607B2 true JPH0666607B2 (ja) | 1994-08-24 |
Family
ID=24811911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027764A Expired - Lifetime JPH0666607B2 (ja) | 1985-02-11 | 1986-02-10 | Ｍｏｓ電流増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4618815A (ja) |
| JP (1) | JPH0666607B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600306A (nl) * | 1986-02-10 | 1987-09-01 | Philips Nv | Schakeling voor het leveren van een stuurspanning aan een stroombronschakeling. |
| EP0308000B1 (en) * | 1987-09-14 | 1991-05-29 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US4855618A (en) * | 1988-02-16 | 1989-08-08 | Analog Devices, Inc. | MOS current mirror with high output impedance and compliance |
| US4994688A (en) * | 1988-05-25 | 1991-02-19 | Hitachi Ltd. | Semiconductor device having a reference voltage generating circuit |
| US5254880A (en) * | 1988-05-25 | 1993-10-19 | Hitachi, Ltd. | Large scale integrated circuit having low internal operating voltage |
| US4818929A (en) * | 1988-07-01 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fully differential analog comparator |
| FR2678399B1 (fr) * | 1991-06-27 | 1993-09-03 | Thomson Composants Militaires | Miroir de courant fonctionnant sous faible tension. |
| DE69403832T2 (de) * | 1993-02-12 | 1998-01-02 | Philips Electronics Nv | Integrierte Schaltung mit einem Kaskadestromspiegel |
| DE4329867C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
| DE4329866C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
| US5410275A (en) * | 1993-12-13 | 1995-04-25 | Motorola Inc. | Amplifier circuit suitable for use in a radiotelephone |
| US5479135A (en) * | 1994-01-12 | 1995-12-26 | Advanced Micro Devices, Inc. | Method of ultra-high frequency current amplification using MOSFET devices |
| US5635869A (en) * | 1995-09-29 | 1997-06-03 | International Business Machines Corporation | Current reference circuit |
| US5966005A (en) * | 1997-12-18 | 1999-10-12 | Asahi Corporation | Low voltage self cascode current mirror |
| EP1250635A2 (en) * | 1999-11-11 | 2002-10-23 | Broadcom Corporation | Current mirror with improved current matching |
| US6291977B1 (en) * | 2000-03-29 | 2001-09-18 | Nortel Networks Limited | Differential current mirror with low or eliminated differential current offset |
| US6809590B1 (en) * | 2003-05-12 | 2004-10-26 | Texas Instruments Incorporated | Output stage using positive feedback to provide large current sourcing capability |
| JP4666346B2 (ja) * | 2004-11-17 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 電圧比較器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1986
- 1986-02-10 JP JP61027764A patent/JPH0666607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61192107A (ja) | 1986-08-26 |
| US4618815A (en) | 1986-10-21 |
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