JPH0629797A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0629797A JPH0629797A JP4178576A JP17857692A JPH0629797A JP H0629797 A JPH0629797 A JP H0629797A JP 4178576 A JP4178576 A JP 4178576A JP 17857692 A JP17857692 A JP 17857692A JP H0629797 A JPH0629797 A JP H0629797A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- output
- counter
- logic means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/04—Position modulation, i.e. PPM
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明は、任意に設定される時間幅に応じた
パルスを出力するパルス発生回路に関し、ゲート数の削
減により回路構成を簡素化し、またゲート遅延時間によ
る影響を小さくした、より高い基本クロック周波数に対
応可能なパルス発生回路を提供することを目的とする。 【構成】 １つのカウントイネーブル信号入力端子Ｅを
備え、１周期を基本単位時間幅とするクロック信号ＣＬ
Ｋ１により入力データＤＡＴＡを計数するプリセット式
クロック同期形カウンタ１と、カウンタ１の出力ＣＯを
デコードして第１の状態信号Ｂを生成する第１の論理手
段ＮＡＮＤ１と、カウントイネーブル信号ＥＮ及びクロ
ック信号ＣＬＫ１に基づき第２の状態信号Ｃを生成する
第２の論理手段ＤＦ１と、第１の論理手段ＮＡＮＤ１及
び第２の論理手段ＤＦ１のそれぞれの出力Ｂ及びＣの論
理積を取るゲートＡＮＤ１とを有して構成する。
パルスを出力するパルス発生回路に関し、ゲート数の削
減により回路構成を簡素化し、またゲート遅延時間によ
る影響を小さくした、より高い基本クロック周波数に対
応可能なパルス発生回路を提供することを目的とする。 【構成】 １つのカウントイネーブル信号入力端子Ｅを
備え、１周期を基本単位時間幅とするクロック信号ＣＬ
Ｋ１により入力データＤＡＴＡを計数するプリセット式
クロック同期形カウンタ１と、カウンタ１の出力ＣＯを
デコードして第１の状態信号Ｂを生成する第１の論理手
段ＮＡＮＤ１と、カウントイネーブル信号ＥＮ及びクロ
ック信号ＣＬＫ１に基づき第２の状態信号Ｃを生成する
第２の論理手段ＤＦ１と、第１の論理手段ＮＡＮＤ１及
び第２の論理手段ＤＦ１のそれぞれの出力Ｂ及びＣの論
理積を取るゲートＡＮＤ１とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、任意に設定される時間
幅に応じたパルスを出力するパルス発生回路に関し、特
に、ＰＷＭ制御を必要とするシステム等に使用され、ゲ
ート数の削減により回路構成を簡素化し、またゲート遅
延時間による影響を小さくした、より高い基本クロック
周波数に対応可能なパルス発生回路に関する。
幅に応じたパルスを出力するパルス発生回路に関し、特
に、ＰＷＭ制御を必要とするシステム等に使用され、ゲ
ート数の削減により回路構成を簡素化し、またゲート遅
延時間による影響を小さくした、より高い基本クロック
周波数に対応可能なパルス発生回路に関する。
【０００２】
【従来の技術】図５に、任意に設定される時間幅に応じ
たパルスを出力する従来のパルス発生回路の回路図を示
す。また図６は、図５においてＮ＝４とした場合のタイ
ミングチャートである。
たパルスを出力する従来のパルス発生回路の回路図を示
す。また図６は、図５においてＮ＝４とした場合のタイ
ミングチャートである。
【０００３】この従来のパルス発生回路は、カウンタイ
ネーブル端子を持つプリセット式同期形アップカウンタ
（以下、カウンタと略記する）１０１と、Ｎビットの２
進数データ（入力Ａ及びＢ）を比較し、Ａ＝Ｂの時に出
力ＥＱを”Ｈ”レベルとするイクオリティコンパレータ
１０２及び１０３と、ＯＲゲートＯＲ１１及びＯＲ１２
と、ＡＮＤゲートＡＮＤ１１と、Ｔ型フリップフロップ
ＴＦ１１とから構成されている。
ネーブル端子を持つプリセット式同期形アップカウンタ
（以下、カウンタと略記する）１０１と、Ｎビットの２
進数データ（入力Ａ及びＢ）を比較し、Ａ＝Ｂの時に出
力ＥＱを”Ｈ”レベルとするイクオリティコンパレータ
１０２及び１０３と、ＯＲゲートＯＲ１１及びＯＲ１２
と、ＡＮＤゲートＡＮＤ１１と、Ｔ型フリップフロップ
ＴＦ１１とから構成されている。
【０００４】カウンタ１０１のビット数については任意
の数を選択できるが、ここでは説明を簡単にするため４
ビットカウンタを例とする。即ち、本従来例のパルス発
生回路は、周期を基本単位時間幅とするクロック信号Ｃ
ＬＫ１を入力することで、４ビットアップカウンタ１０
１を動作させている。
の数を選択できるが、ここでは説明を簡単にするため４
ビットカウンタを例とする。即ち、本従来例のパルス発
生回路は、周期を基本単位時間幅とするクロック信号Ｃ
ＬＫ１を入力することで、４ビットアップカウンタ１０
１を動作させている。
【０００５】４［μｓ］のパルス幅を必要とするなら
ば、入力データＤＡＴＡとして４16を与え、クロック信
号信号ＣＬＫ１として１［ＭＨｚ］（１周期が１［μ
ｓ］）のクロック信号を入力する。ここで、数の下添え
字の１６は、その数が１６進数であること表す。
ば、入力データＤＡＴＡとして４16を与え、クロック信
号信号ＣＬＫ１として１［ＭＨｚ］（１周期が１［μ
ｓ］）のクロック信号を入力する。ここで、数の下添え
字の１６は、その数が１６進数であること表す。
【０００６】カウンタ１０１のイネーブル信号ＥＮをア
サートにしてカウンタ１０１をカウントアップさせて行
き、イクオリティコンパレータ１０２によりカウンタ１
０１の出力ＣＯが”０”と同数になった時（カウント開
始時）に出力ＥＱ１を”Ｈ”レベルとし、イクオリティ
コンパレータ１０３によりカウンタ１０１の出力ＣＯが
入力データＤＡＴＡと同数になった時に出力ＥＱ２を”
Ｈ”レベルとし、これらの論理和を取ったクロック信号
ＣＬＫ２をＴ型フリップフロップＴＦ１１に入力するこ
とにより、４［μｓ］のパルス幅のパルス出力ＰＵＬＳ
Ｅが得られる。
サートにしてカウンタ１０１をカウントアップさせて行
き、イクオリティコンパレータ１０２によりカウンタ１
０１の出力ＣＯが”０”と同数になった時（カウント開
始時）に出力ＥＱ１を”Ｈ”レベルとし、イクオリティ
コンパレータ１０３によりカウンタ１０１の出力ＣＯが
入力データＤＡＴＡと同数になった時に出力ＥＱ２を”
Ｈ”レベルとし、これらの論理和を取ったクロック信号
ＣＬＫ２をＴ型フリップフロップＴＦ１１に入力するこ
とにより、４［μｓ］のパルス幅のパルス出力ＰＵＬＳ
Ｅが得られる。
【０００７】また、ＯＲゲートＯＲ１１は、入力データ
ＤＡＴＡが０16であった場合に、クロック信号ＣＬＫ２
を”Ｌ”レベルに固定し、パルス出力ＰＵＬＳＥが出力
されるのを防ぐためのものである。
ＤＡＴＡが０16であった場合に、クロック信号ＣＬＫ２
を”Ｌ”レベルに固定し、パルス出力ＰＵＬＳＥが出力
されるのを防ぐためのものである。
【０００８】
【発明が解決しようとする課題】このような従来のパル
ス発生回路では、以下の問題があった。
ス発生回路では、以下の問題があった。
【０００９】（１）回路規模が大きい 比較的に回路規模が大きく、回路規模はビット数Ｎに比
例して大きくなる。
例して大きくなる。
【００１０】（２）パルス出力ＰＵＬＳＥのパルス幅ｔ
pw2 に対するゲート遅延時間の影響 図６のタイミングチャートにおいて、パルス出力ＰＵＬ
ＳＥのパルス幅ｔpw2は、カウンタ１０１の出力ＣＯの
変化点を基準として立ち上がり及び立ち下がりが決定さ
れる。先ず立ち上がりについては、カウンタ出力ＣＯ＝
０16に変化した時点から、ｔD1、ｔD3、及びｔD7の遅延
を持つことになる。また立ち下がりについても、カウン
タ出力ＣＯ＝０16に変化した時点から、ｔD2、ｔD5、及
びｔD8の遅延を持つことになる。それぞれ３つのパラメ
ータの影響を受けることとなり、中でもｔD1及びｔD2は
イクオリティコンパレータ１０２及び１０３の遅延時間
であり、ゲート単体に比べて、構成上かなり大きいと予
想される。
pw2 に対するゲート遅延時間の影響 図６のタイミングチャートにおいて、パルス出力ＰＵＬ
ＳＥのパルス幅ｔpw2は、カウンタ１０１の出力ＣＯの
変化点を基準として立ち上がり及び立ち下がりが決定さ
れる。先ず立ち上がりについては、カウンタ出力ＣＯ＝
０16に変化した時点から、ｔD1、ｔD3、及びｔD7の遅延
を持つことになる。また立ち下がりについても、カウン
タ出力ＣＯ＝０16に変化した時点から、ｔD2、ｔD5、及
びｔD8の遅延を持つことになる。それぞれ３つのパラメ
ータの影響を受けることとなり、中でもｔD1及びｔD2は
イクオリティコンパレータ１０２及び１０３の遅延時間
であり、ゲート単体に比べて、構成上かなり大きいと予
想される。
【００１１】また、イクオリティコンパレータ１０２及
び１０３の出力に対し、ＡＮＤゲートＡＮＤ１１により
クロック信号ＣＬＫ１との論理積を取った信号を、Ｔ型
フリップフロップＴＦ１１への入力ＣＬＫ２とするた
め、ｔD1及びｔD3の遅延時間の和がクロック信号ＣＬＫ
１のパルス幅ｔpw1 以上となると、クロック信号ＣＬＫ
２で与えられるＨパルスが出力されなくなる。ｔD2及び
ｔD5の遅延時間についても同様に考えられる。従って、
従来のパルス発生回路の最大動作周波数は、ｔpw 1 ＞ｔ
D1＋ｔD3、並びにｔpw1 ＞ｔD2＋ｔD5の条件を満たすこ
とが必要となり、基本クロック周波数は数［ＭＨｚ］程
度までの選択になると考えられる。
び１０３の出力に対し、ＡＮＤゲートＡＮＤ１１により
クロック信号ＣＬＫ１との論理積を取った信号を、Ｔ型
フリップフロップＴＦ１１への入力ＣＬＫ２とするた
め、ｔD1及びｔD3の遅延時間の和がクロック信号ＣＬＫ
１のパルス幅ｔpw1 以上となると、クロック信号ＣＬＫ
２で与えられるＨパルスが出力されなくなる。ｔD2及び
ｔD5の遅延時間についても同様に考えられる。従って、
従来のパルス発生回路の最大動作周波数は、ｔpw 1 ＞ｔ
D1＋ｔD3、並びにｔpw1 ＞ｔD2＋ｔD5の条件を満たすこ
とが必要となり、基本クロック周波数は数［ＭＨｚ］程
度までの選択になると考えられる。
【００１２】本発明は、上記問題点を解決するもので、
その目的は、ゲート数の削減により回路構成を簡素化し
た、またゲート遅延時間による影響を小さくし、より高
い基本クロック周波数に対応可能なパルス発生回路を提
供することである。
その目的は、ゲート数の削減により回路構成を簡素化し
た、またゲート遅延時間による影響を小さくし、より高
い基本クロック周波数に対応可能なパルス発生回路を提
供することである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、１つのカ
ウントイネーブル信号（ＥＮ）入力端子Ｅを備え、１周
期を基本単位時間幅とするクロック信号ＣＬＫ１により
入力データＤＡＴＡを計数するプリセット式クロック同
期形カウンタ１と、前記プリセット式クロック同期形カ
ウンタ１の出力ＣＯをデコードして第１の状態信号Ｂを
生成する第１の論理手段ＮＡＮＤ１と、前記カウントイ
ネーブル信号ＥＮ及び前記クロック信号ＣＬＫ１に基づ
き第２の状態信号Ｃを生成する第２の論理手段ＤＦ１と
を具備することである。
に、本発明の第１の特徴は、図１に示す如く、１つのカ
ウントイネーブル信号（ＥＮ）入力端子Ｅを備え、１周
期を基本単位時間幅とするクロック信号ＣＬＫ１により
入力データＤＡＴＡを計数するプリセット式クロック同
期形カウンタ１と、前記プリセット式クロック同期形カ
ウンタ１の出力ＣＯをデコードして第１の状態信号Ｂを
生成する第１の論理手段ＮＡＮＤ１と、前記カウントイ
ネーブル信号ＥＮ及び前記クロック信号ＣＬＫ１に基づ
き第２の状態信号Ｃを生成する第２の論理手段ＤＦ１と
を具備することである。
【００１４】本発明の第２の特徴は、請求項１に記載の
パルス発生回路において、前記第１の論理手段ＮＡＮＤ
１及び第２の論理手段ＤＦ１のそれぞれの出力Ｂ及びＣ
の論理積を取るゲートＡＮＤ１を具備し、前記ゲートＡ
ＮＤ１からパルスＰＵＬＳＥを出力することである。
パルス発生回路において、前記第１の論理手段ＮＡＮＤ
１及び第２の論理手段ＤＦ１のそれぞれの出力Ｂ及びＣ
の論理積を取るゲートＡＮＤ１を具備し、前記ゲートＡ
ＮＤ１からパルスＰＵＬＳＥを出力することである。
【００１５】
【作用】本発明の第１及び第２の特徴のパルス発生回路
では、プリセット式クロック同期形カウンタ１におい
て、１周期を基本単位時間幅とするクロック信号ＣＬＫ
１により入力データＤＡＴＡを計数し、第１の論理手段
ＮＡＮＤ１により、プリセット式クロック同期形カウン
タ１の出力ＣＯをデコードして第１の状態信号Ｂを生成
し、また第２の論理手段ＤＦ１により、カウントイネー
ブル信号ＥＮ及びクロック信号ＣＬＫ１に基づいて第２
の状態信号Ｃを生成し、更にゲートＡＮＤ１により、第
１の論理手段ＮＡＮＤ１及び第２の論理手段ＤＦ１のそ
れぞれの出力Ｂ及びＣの論理積を取って、パルス出力Ｐ
ＵＬＳＥを生成するようにしている。
では、プリセット式クロック同期形カウンタ１におい
て、１周期を基本単位時間幅とするクロック信号ＣＬＫ
１により入力データＤＡＴＡを計数し、第１の論理手段
ＮＡＮＤ１により、プリセット式クロック同期形カウン
タ１の出力ＣＯをデコードして第１の状態信号Ｂを生成
し、また第２の論理手段ＤＦ１により、カウントイネー
ブル信号ＥＮ及びクロック信号ＣＬＫ１に基づいて第２
の状態信号Ｃを生成し、更にゲートＡＮＤ１により、第
１の論理手段ＮＡＮＤ１及び第２の論理手段ＤＦ１のそ
れぞれの出力Ｂ及びＣの論理積を取って、パルス出力Ｐ
ＵＬＳＥを生成するようにしている。
【００１６】このように、例えばプリセット式クロック
同期形カウンタ１をダウンカウンタとし、出力パルスＰ
ＵＬＳＥの立ち上がりに対しては、プリセット式クロッ
ク同期形カウンタ１がイネーブルされた後の最初のクロ
ック信号ＣＬＫ１の立ち上がりを基準とし、また出力パ
ルスＰＵＬＳＥの立ち下がりに対しては、プリセット式
クロック同期形カウンタ１の出力ＣＯの変化点を基準と
して、出力パルスＰＵＬＳＥのパルス幅を決定している
ので、従来のようにイクオリティコンパレータを必要と
せず、ゲート数の削減を行なうことができ、また通過ゲ
ート数を減らすことによりゲート遅延時間に対する影響
が少なく、且つ最大基準クロック周波数がプリセット式
クロック同期形カウンタ１の最大動作周波数と同等とな
るパルス発生回路を実現できる。
同期形カウンタ１をダウンカウンタとし、出力パルスＰ
ＵＬＳＥの立ち上がりに対しては、プリセット式クロッ
ク同期形カウンタ１がイネーブルされた後の最初のクロ
ック信号ＣＬＫ１の立ち上がりを基準とし、また出力パ
ルスＰＵＬＳＥの立ち下がりに対しては、プリセット式
クロック同期形カウンタ１の出力ＣＯの変化点を基準と
して、出力パルスＰＵＬＳＥのパルス幅を決定している
ので、従来のようにイクオリティコンパレータを必要と
せず、ゲート数の削減を行なうことができ、また通過ゲ
ート数を減らすことによりゲート遅延時間に対する影響
が少なく、且つ最大基準クロック周波数がプリセット式
クロック同期形カウンタ１の最大動作周波数と同等とな
るパルス発生回路を実現できる。
【００１７】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１８】図１に本発明の第１の実施例に係るパルス
発生回路の構成図を示す。また図２は、図１においてＮ
＝４とした場合のタイミングチャートである。
発生回路の構成図を示す。また図２は、図１においてＮ
＝４とした場合のタイミングチャートである。
【００１９】図１において、本実施例のパルス発生回路
は、カウンタイネーブル信号（ＥＮ）入力端子Ｅを持
ち、１周期を基本単位時間幅とするクロック信号ＣＬＫ
１により入力データＤＡＴＡを計数するプリセット式同
期形ダウンカウンタ（以下、カウンタと略記する）１
と、入力データＤＡＴＡが非ゼロである時に”Ｈ”レベ
ルとなる信号Ａを生成するＯＲゲートＯＲ１と、カウン
タ１の出力ＣＯをデコードして第１の状態信号Ｂを生成
するＮＡＮＤゲートＮＡＮＤ１と、カウントイネーブル
信号ＥＮ及び前記クロック信号ＣＬＫ１に基づき第２の
状態信号Ｃを生成するＤ型フリップフロップＤＦ１と、
信号Ａ、Ｂ、及びＣの論理積を取るＡＮＤゲートＡＮＤ
１とから構成されている。
は、カウンタイネーブル信号（ＥＮ）入力端子Ｅを持
ち、１周期を基本単位時間幅とするクロック信号ＣＬＫ
１により入力データＤＡＴＡを計数するプリセット式同
期形ダウンカウンタ（以下、カウンタと略記する）１
と、入力データＤＡＴＡが非ゼロである時に”Ｈ”レベ
ルとなる信号Ａを生成するＯＲゲートＯＲ１と、カウン
タ１の出力ＣＯをデコードして第１の状態信号Ｂを生成
するＮＡＮＤゲートＮＡＮＤ１と、カウントイネーブル
信号ＥＮ及び前記クロック信号ＣＬＫ１に基づき第２の
状態信号Ｃを生成するＤ型フリップフロップＤＦ１と、
信号Ａ、Ｂ、及びＣの論理積を取るＡＮＤゲートＡＮＤ
１とから構成されている。
【００２０】カウンタ１のビット数については任意の数
を選択できるが、ここでは説明を簡単にするため４ビッ
トカウンタを例とする。即ち、本実施例のパルス発生回
路は、周期を基本単位時間幅とするクロック信号ＣＬＫ
１を入力することで、４ビットダウンカウンタ１を動作
させている。
を選択できるが、ここでは説明を簡単にするため４ビッ
トカウンタを例とする。即ち、本実施例のパルス発生回
路は、周期を基本単位時間幅とするクロック信号ＣＬＫ
１を入力することで、４ビットダウンカウンタ１を動作
させている。
【００２１】出力パルスＰＵＬＳＥに４［μｓ］のパル
ス幅を必要とするならば、入力データＤＡＴＡとして４
16を与え、クロック信号ＣＬＫ１として１［ＭＨｚ］の
クロック信号を入力する。
ス幅を必要とするならば、入力データＤＡＴＡとして４
16を与え、クロック信号ＣＬＫ１として１［ＭＨｚ］の
クロック信号を入力する。
【００２２】カウンタ１のイネーブル信号ＥＮをアサー
トにすると、その時点から最初のクロック信号ＣＬＫ１
の立ち上がりで信号Ｃが”Ｈ”レベルとなり、出力パル
スＰＵＬＳＥの立ち上がりを与える。また、カウンタ１
の出力ＣＯ＝Ｆ16をＮＡＮＤゲートＮＡＮＤ１によりデ
コードして信号Ｂが”Ｌ”レベルとなり、出力パルスＰ
ＵＬＳＥの立ち下がりを与える。更に、入力データＤＡ
ＴＡが０16の場合にＯＲゲートＯＲ１の出力信号Ａは”
Ｌ”レベルとなり、これら３つの信号Ａ、Ｂ、及びＣを
ＡＮＤゲートＡＮＤ１により論理積を取ると、パルス幅
ｔpw2 ＝４［ｎｓ］の出力パルスＰＵＬＳＥが得られ
る。
トにすると、その時点から最初のクロック信号ＣＬＫ１
の立ち上がりで信号Ｃが”Ｈ”レベルとなり、出力パル
スＰＵＬＳＥの立ち上がりを与える。また、カウンタ１
の出力ＣＯ＝Ｆ16をＮＡＮＤゲートＮＡＮＤ１によりデ
コードして信号Ｂが”Ｌ”レベルとなり、出力パルスＰ
ＵＬＳＥの立ち下がりを与える。更に、入力データＤＡ
ＴＡが０16の場合にＯＲゲートＯＲ１の出力信号Ａは”
Ｌ”レベルとなり、これら３つの信号Ａ、Ｂ、及びＣを
ＡＮＤゲートＡＮＤ１により論理積を取ると、パルス幅
ｔpw2 ＝４［ｎｓ］の出力パルスＰＵＬＳＥが得られ
る。
【００２３】この際、出力パルスＰＵＬＳＥの立ち上が
りに影響する遅延は（図２参照）、ｔD3及びｔD4が考え
られ、同様に立ち上がりについてはカウンタ１の出力Ｃ
Ｏ＝Ｆ16に変化した時点から、ｔD2及びｔD5が考えられ
る。立ち上がり及び立ち下がりそれぞれについて、２つ
のパラメータの影響のみとなり、出力パルスＰＵＬＳＥ
のパルス幅への影響が軽減されている。
りに影響する遅延は（図２参照）、ｔD3及びｔD4が考え
られ、同様に立ち上がりについてはカウンタ１の出力Ｃ
Ｏ＝Ｆ16に変化した時点から、ｔD2及びｔD5が考えられ
る。立ち上がり及び立ち下がりそれぞれについて、２つ
のパラメータの影響のみとなり、出力パルスＰＵＬＳＥ
のパルス幅への影響が軽減されている。
【００２４】更に、従来例のように１ショットパルスで
与えないため、クロック信号ＣＬＫ１のパルス幅ｔpw1
と遅延時間の関係によるデッドポイントは存在せず、回
路構成上のカウンタ１とＤ型フリップフロップＤＦ１が
動作していれば、出力パルスＰＵＬＳＥが得られる回路
構成となっている。従って、本実施例の最大動作周波数
は、構成している論理のプロセスが全て同じであれば、
最も低い値を持つと考えられるカウンタ１の最大動作周
波数と同等となり、数１０［ＭＨｚ］の基本クロック周
波数を選択可能になる。
与えないため、クロック信号ＣＬＫ１のパルス幅ｔpw1
と遅延時間の関係によるデッドポイントは存在せず、回
路構成上のカウンタ１とＤ型フリップフロップＤＦ１が
動作していれば、出力パルスＰＵＬＳＥが得られる回路
構成となっている。従って、本実施例の最大動作周波数
は、構成している論理のプロセスが全て同じであれば、
最も低い値を持つと考えられるカウンタ１の最大動作周
波数と同等となり、数１０［ＭＨｚ］の基本クロック周
波数を選択可能になる。
【００２５】次に、図３に本発明の第２の実施例とし
て、第１の実施例のパルス発生回路をサーマルプリンテ
ィングヘッド駆動に適用した場合の構成図を示す。また
図４は、第２の実施例の動作を説明するタイミングチャ
ートである。
て、第１の実施例のパルス発生回路をサーマルプリンテ
ィングヘッド駆動に適用した場合の構成図を示す。また
図４は、第２の実施例の動作を説明するタイミングチャ
ートである。
【００２６】本実施例は、第１の実施例のパルス発生回
路を利用した４８ビットの抵抗体を駆動する回路であ
る。抵抗体の例としては、サーマルヘッドが挙げられ
る。
路を利用した４８ビットの抵抗体を駆動する回路であ
る。抵抗体の例としては、サーマルヘッドが挙げられ
る。
【００２７】第１の実施例のパルス発生回路の回路構成
では、ダウンカウンタ１が動作し続けるため、何発もの
パルスが出力されてしまうので、信号Ｂとイネーブル信
号ＥＮとの論理積を取った信号をダウンカウンタ１のイ
ネーブル端子（Ｅ）に入力する回路構成としている。こ
うすることで、１パルスのみ出力した後、次にリセット
信号ＳＥＴ＃がアサート（”Ｌ”レベル）にされない限
り、回路が停止したままにできる。
では、ダウンカウンタ１が動作し続けるため、何発もの
パルスが出力されてしまうので、信号Ｂとイネーブル信
号ＥＮとの論理積を取った信号をダウンカウンタ１のイ
ネーブル端子（Ｅ）に入力する回路構成としている。こ
うすることで、１パルスのみ出力した後、次にリセット
信号ＳＥＴ＃がアサート（”Ｌ”レベル）にされない限
り、回路が停止したままにできる。
【００２８】つまり、クロック信号ＣＬＫ１に１［ＭＨ
ｚ］のクロックを入力し、リセット信号ＳＥＴ＃へＬパ
ルスを入力、そしてイネーブル信号ＥＮを”Ｌ”レベル
から”Ｈ”レベルにすることで、入力データＤＡＴＡの
４ビットの値に応じたパルスが出力される。即ち、入力
データＤＡＴＡが１16の場合は１［μｓ］、２16の場合
は２［μｓ］、そしてＡ16の場合は１０［μｓ］の時間
幅を持つパルスが出力される。
ｚ］のクロックを入力し、リセット信号ＳＥＴ＃へＬパ
ルスを入力、そしてイネーブル信号ＥＮを”Ｌ”レベル
から”Ｈ”レベルにすることで、入力データＤＡＴＡの
４ビットの値に応じたパルスが出力される。即ち、入力
データＤＡＴＡが１16の場合は１［μｓ］、２16の場合
は２［μｓ］、そしてＡ16の場合は１０［μｓ］の時間
幅を持つパルスが出力される。
【００２９】このような出力パルスＰＵＬＳＥが出力さ
れる際、図３に示すように４８ビットのマルチプレクサ
１３と、全段にＡＮＤゲートを持つ４８ビットのドライ
バを接続して、ＡＮＤゲートＺ０〜Ｚ４７の必要なビッ
トにデータＤＡＴＡ２が与えられ、出力パルスＰＵＬＳ
ＥをＡＮＤゲートＺ０〜Ｚ４７のイネーブル信号として
入力させることで、任意のビットのＦＥＴＱ１〜Ｑ４７
をオンさせることができる。尚、ＩＮはマルチプレクサ
１３の選択信号であり６ビットである。
れる際、図３に示すように４８ビットのマルチプレクサ
１３と、全段にＡＮＤゲートを持つ４８ビットのドライ
バを接続して、ＡＮＤゲートＺ０〜Ｚ４７の必要なビッ
トにデータＤＡＴＡ２が与えられ、出力パルスＰＵＬＳ
ＥをＡＮＤゲートＺ０〜Ｚ４７のイネーブル信号として
入力させることで、任意のビットのＦＥＴＱ１〜Ｑ４７
をオンさせることができる。尚、ＩＮはマルチプレクサ
１３の選択信号であり６ビットである。
【００３０】図４の下部に抵抗Ｒ１〜Ｒ４７の電圧波形
を示しているが、ＦＥＴＱ１，ＦＥＴＱ２，…の順にオ
ンしていく様子が分かる。このパルス幅は入力データＤ
ＡＴＡで与えられた値に応じて決定され、またオンさせ
るビットはマルチプレクサ１３の選択信号ＩＮに与えら
れた値によって決まる。
を示しているが、ＦＥＴＱ１，ＦＥＴＱ２，…の順にオ
ンしていく様子が分かる。このパルス幅は入力データＤ
ＡＴＡで与えられた値に応じて決定され、またオンさせ
るビットはマルチプレクサ１３の選択信号ＩＮに与えら
れた値によって決まる。
【００３１】尚、本実施例では４８ビットの構成として
いるが、このビット数は任意のビット数とすることがで
き、任意のビット数を任意の時間幅でオンさせることが
可能となる。但し、マルチプレクサ１３は、選択信号Ｉ
Ｎに入力された値に応じて選択されたビットについての
み、データＤＡＴＡ２へ入力された信号が追加出力さ
れ、その他の出力は全て”Ｌ”レベルの状態であること
が必要である。
いるが、このビット数は任意のビット数とすることがで
き、任意のビット数を任意の時間幅でオンさせることが
可能となる。但し、マルチプレクサ１３は、選択信号Ｉ
Ｎに入力された値に応じて選択されたビットについての
み、データＤＡＴＡ２へ入力された信号が追加出力さ
れ、その他の出力は全て”Ｌ”レベルの状態であること
が必要である。
【００３２】
【発明の効果】以上のように本発明によれば、プリセッ
ト式クロック同期形カウンタにおいて、１周期を基本単
位時間幅とするクロック信号により入力データを計数
し、第１の論理手段により、プリセット式クロック同期
形カウンタの出力をデコードして第１の状態信号を生成
し、また第２の論理手段により、カウントイネーブル信
号及びクロック信号に基づいて第２の状態信号を生成
し、更にゲートにより、第１の論理手段及び第２の論理
手段のそれぞれの出力の論理積を取って、パルス出力を
生成するようにしており、例えばプリセット式クロック
同期形カウンタをダウンカウンタとし、出力パルスの立
ち上がりに対しては、プリセット式クロック同期形カウ
ンタがイネーブルされた後の最初のクロック信号の立ち
上がりを基準とし、また出力パルスの立ち下がりに対し
ては、プリセット式クロック同期形カウンタの出力の変
化点を基準として、出力パルスＰＵＬＳＥのパルス幅を
決定しているので、従来に比べてゲート数の削減を行な
うことができ、また通過ゲート数を減らすことによりゲ
ート遅延時間に対する影響が少なく、且つ最大基準クロ
ック周波数がプリセット式クロック同期形カウンタ１の
最大動作周波数と同等となるパルス発生回路を提供する
ことができる。
ト式クロック同期形カウンタにおいて、１周期を基本単
位時間幅とするクロック信号により入力データを計数
し、第１の論理手段により、プリセット式クロック同期
形カウンタの出力をデコードして第１の状態信号を生成
し、また第２の論理手段により、カウントイネーブル信
号及びクロック信号に基づいて第２の状態信号を生成
し、更にゲートにより、第１の論理手段及び第２の論理
手段のそれぞれの出力の論理積を取って、パルス出力を
生成するようにしており、例えばプリセット式クロック
同期形カウンタをダウンカウンタとし、出力パルスの立
ち上がりに対しては、プリセット式クロック同期形カウ
ンタがイネーブルされた後の最初のクロック信号の立ち
上がりを基準とし、また出力パルスの立ち下がりに対し
ては、プリセット式クロック同期形カウンタの出力の変
化点を基準として、出力パルスＰＵＬＳＥのパルス幅を
決定しているので、従来に比べてゲート数の削減を行な
うことができ、また通過ゲート数を減らすことによりゲ
ート遅延時間に対する影響が少なく、且つ最大基準クロ
ック周波数がプリセット式クロック同期形カウンタ１の
最大動作周波数と同等となるパルス発生回路を提供する
ことができる。
【図１】本発明の第１の実施例に係るパルス発生回路の
構成図である。
構成図である。
【図２】第１の実施例においてＮ＝４ビットとした場合
の動作を説明するタイミングチャートである。
の動作を説明するタイミングチャートである。
【図３】本発明の第２の実施例として、第１の実施例の
パルス発生回路をサーマルプリンティングヘッド駆動に
適用した場合の構成図である。
パルス発生回路をサーマルプリンティングヘッド駆動に
適用した場合の構成図である。
【図４】第２の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図５】従来のパルス発生回路の構成図である。
【図６】従来例においてＮ＝４ビットとした場合の動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
１ プリセット式（クロック）同期形ダウンカウンタ Ｅ カウントイネーブル信号入力端子 １１ パルス発生回路 ＯＲ１，ＯＲ１１，ＯＲ１２ ＯＲゲート ＮＡＮＤ１ ＮＡＮＤゲート（第１の論理手段） ＡＮＤ１ （ＡＮＤ）ゲート ＡＮＤ２，ＡＮＤ１１ ＡＮＤゲート ＤＦ１ Ｄ型フリップフロップ（第２の論理手段） ＴＦ１ Ｔ型フリップフロップ １０１ プリセット式同期形アップカウンタ １０２，１０３ イクオリティコンパレータ ＣＬＫ１ クロック信号 ＣＬＫ２ クロック信号（ＡＮＤゲートＡＮＤ１１出
力） ＤＡＴＡ 入力データ ＳＥＴ＃ リセット信号 ＥＮ カウントイネーブル信号 ＣＯ カウンタの出力 Ａ 信号 Ｂ 第１の状態信号 Ｃ 第２の状態信号 ＰＵＬＳＥ 出力パルス Ｖｃｃ，ＶＤＤ 電源 ｔpw1 クロック信号ＣＬＫ１のパルス幅 ｔpw2 出力パルスのパルス幅 ｔD1〜ｔD8 遅延時間 １３ ４８ビットのマルチプレクサ Ｚ０〜Ｚ４７ ＡＮＤゲート Ｑ１〜Ｑ４７ ＦＥＴ Ｒ１〜Ｒ４７ 抵抗 ＤＡＴＡ２ データ ＩＮ 選択信号
力） ＤＡＴＡ 入力データ ＳＥＴ＃ リセット信号 ＥＮ カウントイネーブル信号 ＣＯ カウンタの出力 Ａ 信号 Ｂ 第１の状態信号 Ｃ 第２の状態信号 ＰＵＬＳＥ 出力パルス Ｖｃｃ，ＶＤＤ 電源 ｔpw1 クロック信号ＣＬＫ１のパルス幅 ｔpw2 出力パルスのパルス幅 ｔD1〜ｔD8 遅延時間 １３ ４８ビットのマルチプレクサ Ｚ０〜Ｚ４７ ＡＮＤゲート Ｑ１〜Ｑ４７ ＦＥＴ Ｒ１〜Ｒ４７ 抵抗 ＤＡＴＡ２ データ ＩＮ 選択信号
Claims (2)
- 【請求項１】 １つのカウントイネーブル信号入力端子
を備え、１周期を基本単位時間幅とするクロック信号に
より入力データを計数するプリセット式クロック同期形
カウンタと、 前記プリセット式クロック同期形カウンタの出力をデコ
ードして第１の状態信号を生成する第１の論理手段と、 前記カウントイネーブル信号及び前記クロック信号に基
づき第２の状態信号を生成する第２の論理手段とを有す
ることを特徴とするパルス発生回路。 - 【請求項２】 前記パルス発生回路は、前記第１の論理
手段及び第２の論理手段のそれぞれの出力の論理積を取
るゲートを有し、前記ゲートからパルスを出力すること
を特徴とする請求項１に記載のパルス発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178576A JP2868955B2 (ja) | 1992-07-06 | 1992-07-06 | パルス発生回路 |
| US08/086,097 US5402009A (en) | 1992-07-06 | 1993-07-06 | Pulse generator for generating a variable-width pulse having a small delay |
| KR1019930012614A KR0139764B1 (ko) | 1992-07-06 | 1993-07-06 | 펄스발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178576A JP2868955B2 (ja) | 1992-07-06 | 1992-07-06 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629797A true JPH0629797A (ja) | 1994-02-04 |
| JP2868955B2 JP2868955B2 (ja) | 1999-03-10 |
Family
ID=16050893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4178576A Expired - Fee Related JP2868955B2 (ja) | 1992-07-06 | 1992-07-06 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5402009A (ja) |
| JP (1) | JP2868955B2 (ja) |
| KR (1) | KR0139764B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347147B1 (ko) * | 2000-09-23 | 2002-08-03 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| US9975798B2 (en) | 2013-07-26 | 2018-05-22 | Ishigaki Company Limited | Sludge dehydration system and sludge dehydration method |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506533A (en) * | 1995-08-30 | 1996-04-09 | Acer Peripherals, Inc. | Apparatus for generating a monostable signal |
| US5771285A (en) * | 1996-02-07 | 1998-06-23 | Lucent Technologies | Circuit and method for detecting telephone line status and telephone instrument embodying the same |
| US5812831A (en) * | 1996-04-22 | 1998-09-22 | Motorola, Inc. | Method and apparatus for pulse width modulation |
| US5831464A (en) * | 1996-04-29 | 1998-11-03 | International Business Machines Corporation | Simplified differential single-shot |
| JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
| US7407295B2 (en) * | 2005-07-26 | 2008-08-05 | Niranjan Damera-Venkata | Projection of overlapping sub-frames onto a surface using light sources with different spectral distributions |
| US7387392B2 (en) * | 2005-09-06 | 2008-06-17 | Simon Widdowson | System and method for projecting sub-frames onto a surface |
| US20070091277A1 (en) * | 2005-10-26 | 2007-04-26 | Niranjan Damera-Venkata | Luminance based multiple projector system |
| US7470032B2 (en) * | 2005-10-27 | 2008-12-30 | Hewlett-Packard Development Company, L.P. | Projection of overlapping and temporally offset sub-frames onto a surface |
| US20070097017A1 (en) * | 2005-11-02 | 2007-05-03 | Simon Widdowson | Generating single-color sub-frames for projection |
| US20070132965A1 (en) * | 2005-12-12 | 2007-06-14 | Niranjan Damera-Venkata | System and method for displaying an image |
| US7986356B2 (en) * | 2007-07-25 | 2011-07-26 | Hewlett-Packard Development Company, L.P. | System and method for determining a gamma curve of a display device |
| US20090027504A1 (en) * | 2007-07-25 | 2009-01-29 | Suk Hwan Lim | System and method for calibrating a camera |
| US8140026B2 (en) * | 2009-05-06 | 2012-03-20 | Qualcomm Incorporated | All-digital selectable duty cycle generation |
| US8411716B2 (en) | 2011-01-26 | 2013-04-02 | Institut National D'optique | Circuit assembly for controlling an optical system to generate optical pulses and pulse bursts |
| US10904049B1 (en) * | 2019-07-11 | 2021-01-26 | Stmicroelectronics (Research & Development) Limited | Time domain discrete transform computation |
| CN114545801B (zh) * | 2020-11-18 | 2024-07-02 | 芯巧科技股份有限公司 | 可由外部信号直接启动输出的处理器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4002926A (en) * | 1975-10-02 | 1977-01-11 | Hughes Aircraft Company | High speed divide-by-N circuit |
| JPS6025929B2 (ja) * | 1978-01-25 | 1985-06-21 | ソニー株式会社 | Ｐｗｍ変調回路 |
| CA1242770A (en) * | 1985-08-06 | 1988-10-04 | Mosaid Technologies Inc. | Edge programmable timing signal generator |
| JP2581218B2 (ja) * | 1988-07-13 | 1997-02-12 | 日本電気株式会社 | カウンタ回路 |
| US4935944A (en) * | 1989-03-20 | 1990-06-19 | Motorola, Inc. | Frequency divider circuit with integer and non-integer divisors |
-
1992
- 1992-07-06 JP JP4178576A patent/JP2868955B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-06 KR KR1019930012614A patent/KR0139764B1/ko not_active Expired - Fee Related
- 1993-07-06 US US08/086,097 patent/US5402009A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347147B1 (ko) * | 2000-09-23 | 2002-08-03 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| US9975798B2 (en) | 2013-07-26 | 2018-05-22 | Ishigaki Company Limited | Sludge dehydration system and sludge dehydration method |
| US10974982B2 (en) | 2013-07-26 | 2021-04-13 | Ishigaki Company Limited | Recovery device and recovery method for recovering specific material from sludge |
| US11401188B2 (en) | 2013-07-26 | 2022-08-02 | Ishigaki Company Limited | Sludge dehydration system and sludge dehydration method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003178A (ko) | 1994-02-21 |
| JP2868955B2 (ja) | 1999-03-10 |
| US5402009A (en) | 1995-03-28 |
| KR0139764B1 (ko) | 1998-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2868955B2 (ja) | パルス発生回路 | |
| JP4015232B2 (ja) | プリスケーラ、分周器及びｐｌｌ回路 | |
| JP4480471B2 (ja) | レジスタ制御遅延固定ループ | |
| US20080291759A1 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| JPH08329696A (ja) | 集積回路 | |
| US7315158B1 (en) | Pulse width modulation circuit | |
| CN110415746A (zh) | 存储器件及其信号发送电路 | |
| JP7497257B2 (ja) | 電子回路及び電力変換器 | |
| JPH1070442A (ja) | ２相ノンオーバラップ信号生成回路 | |
| US5164970A (en) | Cascaded driver circuit | |
| WO1998039845A2 (en) | Method and circuit for producing high-speed counts | |
| JPH07107122A (ja) | デジタル信号伝送回路 | |
| JPH117768A (ja) | 半導体装置及び信号入力状態検出回路 | |
| JP7519845B2 (ja) | 表示ドライバ | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| JP3963884B2 (ja) | 駆動電圧供給回路 | |
| US8575972B2 (en) | Digital frequency synthesizer device and method thereof | |
| JP3444426B2 (ja) | パルス幅変調回路 | |
| CN117277998B (zh) | 一种应用于fpga的分频信号调整电路 | |
| US12424252B2 (en) | Semiconductor memory device for determining operation state with detecting frequency of input clock signal | |
| JP2024127492A (ja) | 半導体装置 | |
| JP3555726B2 (ja) | パルス発生装置 | |
| JP3989099B2 (ja) | 位相調整回路 | |
| JP2674486B2 (ja) | ディレイ回路および該ディレイ回路を有する半導体装置 | |
| JP3326890B2 (ja) | パルス幅変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101225 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |