JPH0629833A - 電圧保護機能を有するｅｃｌ論理ゲ−ト - Google Patents
電圧保護機能を有するｅｃｌ論理ゲ−トInfo
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- JPH0629833A JPH0629833A JP5095183A JP9518393A JPH0629833A JP H0629833 A JPH0629833 A JP H0629833A JP 5095183 A JP5095183 A JP 5095183A JP 9518393 A JP9518393 A JP 9518393A JP H0629833 A JPH0629833 A JP H0629833A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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Abstract
(57)【要約】
【目的】 入力信号ＡINがＶSSに引かれるとき、非常に
大きな逆バイアスから第１バイポ−ラ・トランジスタ
（５８）を保護する電圧保護クランプ（６０）を含むＥ
ＣＬ論理ゲ−ト（７０）を提供すること。 【構成】 ＥＣＬ論理ゲ−ト（７０）はエミッタ・フォ
ロワ入力段および差動増幅段を含む。電圧保護クランプ
（６０）は第２トランジスタ（５２）および抵抗器（５
３）を含み、第３トランジスタ（５１）と第１トランジ
スタ（５８）との間で第１バイポ−ラ・トランジスタ
（５８）の逆バイアス全体を分割するようにはたらく。
その結果第１トランジスタ（５８）の逆バイアスを許容
できるレベル内におさめ、第１トランジスタ（５８）の
性能低下を防ぐ。
大きな逆バイアスから第１バイポ−ラ・トランジスタ
（５８）を保護する電圧保護クランプ（６０）を含むＥ
ＣＬ論理ゲ−ト（７０）を提供すること。 【構成】 ＥＣＬ論理ゲ−ト（７０）はエミッタ・フォ
ロワ入力段および差動増幅段を含む。電圧保護クランプ
（６０）は第２トランジスタ（５２）および抵抗器（５
３）を含み、第３トランジスタ（５１）と第１トランジ
スタ（５８）との間で第１バイポ−ラ・トランジスタ
（５８）の逆バイアス全体を分割するようにはたらく。
その結果第１トランジスタ（５８）の逆バイアスを許容
できるレベル内におさめ、第１トランジスタ（５８）の
性能低下を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は一般に論理回路に関し、
特に、ＥＣＬレベル入力信号を有するバイポ−ラ論理回
路に関する。
特に、ＥＣＬレベル入力信号を有するバイポ−ラ論理回
路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ＥＣ
Ｌ（エミッタ結合論理：ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅ
ｄ ｌｏｇｉｃ）は、バイポ−ラ・トランジスタを使用
する集積回路論理の一種である。ＣＭＯＳは集積回路論
理の別のものであるが、ＣＭＯＳは相補性ＭＯＳＦＥＴ
トランジスタを使用する。ＥＣＬ回路は高速であるとい
うメリットを有するが、多くの電力を消費する。ＣＭＯ
Ｓ論理回路は、低消費電力，高入力抵抗，低出力抵抗お
よび低雑音発生といったメリットを有する。集積回路上
でＥＣＬとＣＭＯＳとを結合すれば、高速かつ低消費電
力といった非常に有益な効果が得られる。ＥＣＬは大き
な処理速度を必要とするそのような回路部分内で用いら
れる。ＣＭＯＳはそのような必要のない回路部分内で電
力消費を低減させるために使用される。
Ｌ（エミッタ結合論理：ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅ
ｄ ｌｏｇｉｃ）は、バイポ−ラ・トランジスタを使用
する集積回路論理の一種である。ＣＭＯＳは集積回路論
理の別のものであるが、ＣＭＯＳは相補性ＭＯＳＦＥＴ
トランジスタを使用する。ＥＣＬ回路は高速であるとい
うメリットを有するが、多くの電力を消費する。ＣＭＯ
Ｓ論理回路は、低消費電力，高入力抵抗，低出力抵抗お
よび低雑音発生といったメリットを有する。集積回路上
でＥＣＬとＣＭＯＳとを結合すれば、高速かつ低消費電
力といった非常に有益な効果が得られる。ＥＣＬは大き
な処理速度を必要とするそのような回路部分内で用いら
れる。ＣＭＯＳはそのような必要のない回路部分内で電
力消費を低減させるために使用される。
【０００３】ＥＣＬは、ハイおよびロ−論理状態間の振
れ（ｓｗｉｎｇ）が、ほんの約１ボルトであるので短い
スイッチング時間を有することになる。一般にＶDDであ
る電力供給電圧を参照すれば、ＥＣＬ信号レベルは論理
ハイ電圧に対してはほぼＶDDからＶBEを引いたものであ
り、論理ロ−電圧に対してはＶDDから２ＶBEを引いたも
のである。ただしＶBEは、対応するバイポ−ラ・トラン
ジスタの順方向バイアスされたベ−ス・エミッタ・ダイ
オ−ド電圧降下である。逆にＣＭＯＳ論理状態は、約５
ボルトである電力供給電圧のフル・レ−ル（ｆｕｌｌ
ｒａｉｌ）で振れる。ＣＭＯＳレベルがＥＣＬ論理回路
内のバイポ−ラ・トランジスタのベ−スに印加される
と、論理レベルが異なるので信頼性の問題が生じる。エ
ミッタがＶDDまたはＶDD付近に維持され、ＣＭＯＳ論理
ロ−電圧（約ＶSS）が入力バイポ−ラ・トランジスタの
ベ−スに印加されると、大きな逆バイアスが生じる。
れ（ｓｗｉｎｇ）が、ほんの約１ボルトであるので短い
スイッチング時間を有することになる。一般にＶDDであ
る電力供給電圧を参照すれば、ＥＣＬ信号レベルは論理
ハイ電圧に対してはほぼＶDDからＶBEを引いたものであ
り、論理ロ−電圧に対してはＶDDから２ＶBEを引いたも
のである。ただしＶBEは、対応するバイポ−ラ・トラン
ジスタの順方向バイアスされたベ−ス・エミッタ・ダイ
オ−ド電圧降下である。逆にＣＭＯＳ論理状態は、約５
ボルトである電力供給電圧のフル・レ−ル（ｆｕｌｌ
ｒａｉｌ）で振れる。ＣＭＯＳレベルがＥＣＬ論理回路
内のバイポ−ラ・トランジスタのベ−スに印加される
と、論理レベルが異なるので信頼性の問題が生じる。エ
ミッタがＶDDまたはＶDD付近に維持され、ＣＭＯＳ論理
ロ−電圧（約ＶSS）が入力バイポ−ラ・トランジスタの
ベ−スに印加されると、大きな逆バイアスが生じる。
【０００４】大きな逆バイアスがバイポ−ラ・トランジ
スタのベ−ス・エミッタ接合間に印加されると、トラン
ジスタの性能低下（ｄｅｇｒａｄａｔｉｏｎ）が生じ
る。従来、一定の製品内でこれらの大きな逆バイアスが
生じると、入力バイポ−ラ・トランジスタに影響し、集
積回路全体の不具合いとなっていた。電子工学的にはＰ
Ｎ接合上での大きな逆バイアスは、上部の酸化物層にホ
ット・キャリアを注入し、貧弱な接合特性を生じさせる
ことになる。このことは例えば、”Ｈｏｔ−Ｃａｒｒｉ
ｅｒ Ｄｅｇｒａｄａｔｉｏｎ ｉｎ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒｓ ａｔ ３００ ａｎｄ １
１０ Ｋ − Ｅｆｆｅｃｔ ｏｎ ＢｉＣＭＯＳ Ｉ
ｎｖｅｒｔｅｒ Ｐｅｒｆｏｒｍａｎｃｅ”， ｂｙ
Ｂｕｒｎｅｔ ａｎｄ Ｈｕ ｉｎ ＩＥＥＥ Ｔｒａ
ｎｓｉｓｔｏｒｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ， ｖｏｌ． ３７， ｎｏ． ４， Ａｐｒｉ
ｌ１９９０， ｐｐ． １１７１−１１７３に記載され
ている。ホット・キャリア注入の総量は、逆バイアスの
継続時間に比例する。逆バイアスの電位差は、与えられ
た最悪の条件下で逆片対数の関係（ｉｎｖｅｒｓｅ ｓ
ｅｍｉｌｏｇａｒｉｔｈｍｉｃ ｒｅｌａｔｉｏｎｓｈ
ｉｐ）でトランジスタの平均寿命に影響する。すなわ
ち、最悪の条件下では平均寿命が指数関数的に増加する
につれて逆バイアスは線形に減少する。
スタのベ−ス・エミッタ接合間に印加されると、トラン
ジスタの性能低下（ｄｅｇｒａｄａｔｉｏｎ）が生じ
る。従来、一定の製品内でこれらの大きな逆バイアスが
生じると、入力バイポ−ラ・トランジスタに影響し、集
積回路全体の不具合いとなっていた。電子工学的にはＰ
Ｎ接合上での大きな逆バイアスは、上部の酸化物層にホ
ット・キャリアを注入し、貧弱な接合特性を生じさせる
ことになる。このことは例えば、”Ｈｏｔ−Ｃａｒｒｉ
ｅｒ Ｄｅｇｒａｄａｔｉｏｎ ｉｎ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒｓ ａｔ ３００ ａｎｄ １
１０ Ｋ − Ｅｆｆｅｃｔ ｏｎ ＢｉＣＭＯＳ Ｉ
ｎｖｅｒｔｅｒ Ｐｅｒｆｏｒｍａｎｃｅ”， ｂｙ
Ｂｕｒｎｅｔ ａｎｄ Ｈｕ ｉｎ ＩＥＥＥ Ｔｒａ
ｎｓｉｓｔｏｒｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ， ｖｏｌ． ３７， ｎｏ． ４， Ａｐｒｉ
ｌ１９９０， ｐｐ． １１７１−１１７３に記載され
ている。ホット・キャリア注入の総量は、逆バイアスの
継続時間に比例する。逆バイアスの電位差は、与えられ
た最悪の条件下で逆片対数の関係（ｉｎｖｅｒｓｅ ｓ
ｅｍｉｌｏｇａｒｉｔｈｍｉｃ ｒｅｌａｔｉｏｎｓｈ
ｉｐ）でトランジスタの平均寿命に影響する。すなわ
ち、最悪の条件下では平均寿命が指数関数的に増加する
につれて逆バイアスは線形に減少する。
【０００５】バイポ−ラ・トランジスタは異なるプロセ
ス技術で形成され得る。プロセス技術の一種は、拡散接
合バイポ−ラ・トランジスタを形成し、より新規なプロ
セス技術の一種は、ポリシリコン・エミッタ・バイポ−
ラ・トランジスタを形成するものである。ポリシリコン
・トランジスタはより小型で、ほぼ同一のベ−タ（β）
を有する拡散バイポ−ラ・トランジスタよりも速いスイ
ッチング時間を有する。拡散接合トランジスタは比較的
低濃度にド−プされ、大きなベ−ス・エミッタ接合を有
し、ポリシリコン・トランジスタは、より小さなベ−ス
・エミッタ接合と共に高濃度にド−プされる。ド−ピン
グ濃度が増加するにつれて、接合の幅は減少する。トラ
ンジスタが逆バイアスされると、ベ−ス・エミッタ接合
に電場が生じる。その電場は、接合間の電圧を接合幅で
割ったものに等しい。従って、接合幅が小さくなればな
るほど、与えられた接合電圧に対する電場は大きくな
る。したがって、比較的大きな幅のベ−ス・エミッタ接
合を有する拡散バイポ−ラ・トランジスタは、狭いベ−
ス・エミッタ接合を有するポリシリコン・トランジスタ
に比較して、性能を低下させることなく、大きな逆バイ
アスに耐えることが可能である。
ス技術で形成され得る。プロセス技術の一種は、拡散接
合バイポ−ラ・トランジスタを形成し、より新規なプロ
セス技術の一種は、ポリシリコン・エミッタ・バイポ−
ラ・トランジスタを形成するものである。ポリシリコン
・トランジスタはより小型で、ほぼ同一のベ−タ（β）
を有する拡散バイポ−ラ・トランジスタよりも速いスイ
ッチング時間を有する。拡散接合トランジスタは比較的
低濃度にド−プされ、大きなベ−ス・エミッタ接合を有
し、ポリシリコン・トランジスタは、より小さなベ−ス
・エミッタ接合と共に高濃度にド−プされる。ド−ピン
グ濃度が増加するにつれて、接合の幅は減少する。トラ
ンジスタが逆バイアスされると、ベ−ス・エミッタ接合
に電場が生じる。その電場は、接合間の電圧を接合幅で
割ったものに等しい。従って、接合幅が小さくなればな
るほど、与えられた接合電圧に対する電場は大きくな
る。したがって、比較的大きな幅のベ−ス・エミッタ接
合を有する拡散バイポ−ラ・トランジスタは、狭いベ−
ス・エミッタ接合を有するポリシリコン・トランジスタ
に比較して、性能を低下させることなく、大きな逆バイ
アスに耐えることが可能である。
【０００６】
【課題を解決するための手段】本発明によって提供され
る電圧保護機能を有するＥＣＬ論理ゲ−トは、入力段，
差動増幅段および電圧保護手段を含む。その入力段は、
入力信号を受信するベ−スおよび第１信号を提供するエ
ミッタを有する第１エミッタ・フォロワ・バイポ−ラ・
トランジスタを含む。差動増幅段は、第２，第３バイポ
−ラ・トランジスタを含む。その第２，第３トランジス
タは、それぞれ第１信号および参照電圧を受信するベ−
スを有する。第２，第３トランジスタのエミッタは共に
結合され、それらのコレクタはそれぞれ第２，第３信号
を提供する。電圧保護手段は、第２，第３トランジスタ
のエミッタと第１エミッタ・フォロワ・トランジスタの
エミッタとの間に結合される。入力信号が第１エミッタ
・フォロワ・バイポ−ラ・トランジスタと第２バイポ−
ラ・トランジスタとを逆バイアスするとき、電圧保護手
段は第１エミッタ・フォロワ・トランジスタのエミッタ
において電圧を提供し、これは実質的に入力信号と第
２，第３バイポ−ラ・トランジスタのエミッタにおける
電圧との間の電位差の半分である。
る電圧保護機能を有するＥＣＬ論理ゲ−トは、入力段，
差動増幅段および電圧保護手段を含む。その入力段は、
入力信号を受信するベ−スおよび第１信号を提供するエ
ミッタを有する第１エミッタ・フォロワ・バイポ−ラ・
トランジスタを含む。差動増幅段は、第２，第３バイポ
−ラ・トランジスタを含む。その第２，第３トランジス
タは、それぞれ第１信号および参照電圧を受信するベ−
スを有する。第２，第３トランジスタのエミッタは共に
結合され、それらのコレクタはそれぞれ第２，第３信号
を提供する。電圧保護手段は、第２，第３トランジスタ
のエミッタと第１エミッタ・フォロワ・トランジスタの
エミッタとの間に結合される。入力信号が第１エミッタ
・フォロワ・バイポ−ラ・トランジスタと第２バイポ−
ラ・トランジスタとを逆バイアスするとき、電圧保護手
段は第１エミッタ・フォロワ・トランジスタのエミッタ
において電圧を提供し、これは実質的に入力信号と第
２，第３バイポ−ラ・トランジスタのエミッタにおける
電圧との間の電位差の半分である。
【０００７】
【実施例】図１は、ＥＣＬアドレス・バッファ２０と共
に、従来のＥＣＬ論理ゲ−ト３０の部分概略図および部
分ブロック図である。ＥＣＬアドレス・バッファ２０は
ＥＣＬ論理ゲ−ト３０ならびにレベル変換器および出力
ドライバ４０を含む。ＥＣＬ論理ゲ−ト３０はＮＰＮト
ランジスタ２１，２５，２６，２７，２８およびＮチャ
ネル・トランジスタ２９，３１，３２，３３ならびに抵
抗器２２，２３，２４を含む。ＮＰＮトランジスタ２１
は、「ＶDD」で示される正の供給電力電圧端子に結合す
るコレクタ，「ＡIN」で示される入力信号を受信するベ
−ス，およびエミッタを有する。抵抗器２２は、トラン
ジスタ２１のベ−スに結合する第１端子および「ＶSS」
で示される負の供給電力電圧端子に結合する第２端子を
有する。抵抗器２３は、ＶDDに結合する第１端子および
第２端子を有する。抵抗器２４は、ＶDDに結合する第１
端子および第２端子を有する。ＮＰＮトランジスタ２５
は、ＶDDに結合するコレクタ，抵抗器２３の第２端子に
結合するベ−ス，および「ＶI」で示される信号を提供
するエミッタを有する。ＮＰＮトランジスタ２６は、Ｖ
DDに結合するコレクタ，抵抗器２４の第２端子に結合す
るベ−ス，および「反転ＶI」で示される信号を提供す
るエミッタを有する。ＮＰＮトランジスタ２７は、抵抗
器２３の第２端子に結合するコレクタ，トランジスタ２
１のエミッタに結合するベ−ス，およびエミッタを有す
る。ＮＰＮトランジスタ２８は、抵抗器２４の第２端子
に結合するコレクタ，「ＶREF」で示される参照電圧を
受信するベ−ス，およびトランジスタ２７のエミッタに
結合するエミッタを有する。Ｎチャネル・トランジスタ
２９は、トランジスタ２１のエミッタに結合するドレイ
ン，「ＮBIAS」で示される入力電圧を受信するゲ−ト，
およびＶSSに結合するソ−スを有する。Ｎチャネル・ト
ランジスタ３１は、トランジスタ２５のエミッタに結合
するドレイン，電圧ＮBIASを受信するゲ−ト，およびＶ
SSに結合するソ−スを有する。Ｎチャネル・トランジス
タ３２は、トランジスタ２７のエミッタに結合するドレ
イン，電圧ＮBIASを受信するゲ−ト，およびＶSSに結合
するソ−スを有する。Ｎチャネル・トランジスタ３３
は、トランジスタ２６のエミッタに結合するドレイン，
電圧ＮBIASを受信するゲ−ト，およびＶSSに結合するソ
−スを有する。
に、従来のＥＣＬ論理ゲ−ト３０の部分概略図および部
分ブロック図である。ＥＣＬアドレス・バッファ２０は
ＥＣＬ論理ゲ−ト３０ならびにレベル変換器および出力
ドライバ４０を含む。ＥＣＬ論理ゲ−ト３０はＮＰＮト
ランジスタ２１，２５，２６，２７，２８およびＮチャ
ネル・トランジスタ２９，３１，３２，３３ならびに抵
抗器２２，２３，２４を含む。ＮＰＮトランジスタ２１
は、「ＶDD」で示される正の供給電力電圧端子に結合す
るコレクタ，「ＡIN」で示される入力信号を受信するベ
−ス，およびエミッタを有する。抵抗器２２は、トラン
ジスタ２１のベ−スに結合する第１端子および「ＶSS」
で示される負の供給電力電圧端子に結合する第２端子を
有する。抵抗器２３は、ＶDDに結合する第１端子および
第２端子を有する。抵抗器２４は、ＶDDに結合する第１
端子および第２端子を有する。ＮＰＮトランジスタ２５
は、ＶDDに結合するコレクタ，抵抗器２３の第２端子に
結合するベ−ス，および「ＶI」で示される信号を提供
するエミッタを有する。ＮＰＮトランジスタ２６は、Ｖ
DDに結合するコレクタ，抵抗器２４の第２端子に結合す
るベ−ス，および「反転ＶI」で示される信号を提供す
るエミッタを有する。ＮＰＮトランジスタ２７は、抵抗
器２３の第２端子に結合するコレクタ，トランジスタ２
１のエミッタに結合するベ−ス，およびエミッタを有す
る。ＮＰＮトランジスタ２８は、抵抗器２４の第２端子
に結合するコレクタ，「ＶREF」で示される参照電圧を
受信するベ−ス，およびトランジスタ２７のエミッタに
結合するエミッタを有する。Ｎチャネル・トランジスタ
２９は、トランジスタ２１のエミッタに結合するドレイ
ン，「ＮBIAS」で示される入力電圧を受信するゲ−ト，
およびＶSSに結合するソ−スを有する。Ｎチャネル・ト
ランジスタ３１は、トランジスタ２５のエミッタに結合
するドレイン，電圧ＮBIASを受信するゲ−ト，およびＶ
SSに結合するソ−スを有する。Ｎチャネル・トランジス
タ３２は、トランジスタ２７のエミッタに結合するドレ
イン，電圧ＮBIASを受信するゲ−ト，およびＶSSに結合
するソ−スを有する。Ｎチャネル・トランジスタ３３
は、トランジスタ２６のエミッタに結合するドレイン，
電圧ＮBIASを受信するゲ−ト，およびＶSSに結合するソ
−スを有する。
【０００８】レベル変換器および出力ドライバ４０は従
来の回路を表し、レベル変換器と出力ドライバの機能を
実行する。レベル変換器および出力ドライバ４０は、Ｅ
ＣＬ論理ゲ−ト３０から相補的に（ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ）信号ＶIと反転ＶIとを受信し、所望の出力ド
ライバのレベルに依存してＴＴＬまたはＣＭＯＳ論理レ
ベルで相補的に出力信号Ａおよび反転Ａを提供する回路
を含む。
来の回路を表し、レベル変換器と出力ドライバの機能を
実行する。レベル変換器および出力ドライバ４０は、Ｅ
ＣＬ論理ゲ−ト３０から相補的に（ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ）信号ＶIと反転ＶIとを受信し、所望の出力ド
ライバのレベルに依存してＴＴＬまたはＣＭＯＳ論理レ
ベルで相補的に出力信号Ａおよび反転Ａを提供する回路
を含む。
【０００９】通常の動作時にあっては、ＥＣＬ論理ゲ−
ト３０はトランジスタ２１のベ−スを介してＥＣＬ論理
レベル入力信号ＡINを受信する。ＡINは、約−０．８ボ
ルトであるＥＣＬ論理ハイ電圧と約−１．６であるＥＣ
Ｌ論理ロ−電圧との間で振れる。一般的な製品では、推
奨されるＶDDは約０ボルトに等しく、ＶSSは−５．２ボ
ルトに等しい。トランジスタ２１，２９はエミッタ・フ
ォロワ回路を形成し、トランジスタ２７のベ−スで受信
した電圧をＡIN以下の１つのダイオ−ド電圧降下（約
０．８ボルト）分だけ電圧を降下させる。したがって、
ノ−ドＮ１００での電圧は約−１．６ボルトと−２．４
ボルトとの間で振れる。ＶREFはノ−ドＮ１００におけ
る入力信号電圧スウィング（ｓｗｉｎｇ）の中央にセッ
トされる。ＥＣＬ論理レベルに対してＶREFは約−２．
０ボルトに等しい。トランジスタ２７のベ−スにおける
電圧がＶREFよりマイナスであれば、すなわちＡINがＥ
ＣＬ論理ロ−であるとき、トランジスタ２７のベ−ス・
エミッタ電圧は非常に低すぎるのでその状態を維持でき
ず、トランジスタ２７は実質的にオフ（すなわち非導通
状態）し、トランジスタ２８が導通する。トランジスタ
３２はＮBIASを受信し、一定の電流源として振る舞う。
トランジスタ３２を介して「Ｉ32」で示される電流は、
トランジスタ２８を通じて導かれ、トランジスタ２６の
ベ−スにおける電圧はＶDDからＩ32Ｒ24を引いたものに
等しくなる。ただしＲ24は抵抗器２４の抵抗である。ト
ランジスタ２５のベ−スにおける電圧はほぼＶDDに等し
くなる。トランジスタ２７のベ−スにおける電圧がＶ
REFよりマイナスでなければ、すなわちＡINがＥＣＬ論
理ハイであるとき、トランジスタ２７は導通し、トラン
ジスタ２８は非導通状態になる。電流Ｉ32はトランジス
タ２７を介して導かれ、トランジスタ２５のベ−スにお
ける電圧はＶDDからＩ32Ｒ23を引いたものに等しくな
る。ただしＲ23は抵抗器２３の抵抗である。トランジス
タ２６のベ−スにおける電圧はほぼＶDDに等しくなる。
ト３０はトランジスタ２１のベ−スを介してＥＣＬ論理
レベル入力信号ＡINを受信する。ＡINは、約−０．８ボ
ルトであるＥＣＬ論理ハイ電圧と約−１．６であるＥＣ
Ｌ論理ロ−電圧との間で振れる。一般的な製品では、推
奨されるＶDDは約０ボルトに等しく、ＶSSは−５．２ボ
ルトに等しい。トランジスタ２１，２９はエミッタ・フ
ォロワ回路を形成し、トランジスタ２７のベ−スで受信
した電圧をＡIN以下の１つのダイオ−ド電圧降下（約
０．８ボルト）分だけ電圧を降下させる。したがって、
ノ−ドＮ１００での電圧は約−１．６ボルトと−２．４
ボルトとの間で振れる。ＶREFはノ−ドＮ１００におけ
る入力信号電圧スウィング（ｓｗｉｎｇ）の中央にセッ
トされる。ＥＣＬ論理レベルに対してＶREFは約−２．
０ボルトに等しい。トランジスタ２７のベ−スにおける
電圧がＶREFよりマイナスであれば、すなわちＡINがＥ
ＣＬ論理ロ−であるとき、トランジスタ２７のベ−ス・
エミッタ電圧は非常に低すぎるのでその状態を維持でき
ず、トランジスタ２７は実質的にオフ（すなわち非導通
状態）し、トランジスタ２８が導通する。トランジスタ
３２はＮBIASを受信し、一定の電流源として振る舞う。
トランジスタ３２を介して「Ｉ32」で示される電流は、
トランジスタ２８を通じて導かれ、トランジスタ２６の
ベ−スにおける電圧はＶDDからＩ32Ｒ24を引いたものに
等しくなる。ただしＲ24は抵抗器２４の抵抗である。ト
ランジスタ２５のベ−スにおける電圧はほぼＶDDに等し
くなる。トランジスタ２７のベ−スにおける電圧がＶ
REFよりマイナスでなければ、すなわちＡINがＥＣＬ論
理ハイであるとき、トランジスタ２７は導通し、トラン
ジスタ２８は非導通状態になる。電流Ｉ32はトランジス
タ２７を介して導かれ、トランジスタ２５のベ−スにお
ける電圧はＶDDからＩ32Ｒ23を引いたものに等しくな
る。ただしＲ23は抵抗器２３の抵抗である。トランジス
タ２６のベ−スにおける電圧はほぼＶDDに等しくなる。
【００１０】トランジスタ２５と３１は別のエミッタ・
フォロワ回路を形成し、トランジスタ２５のエミッタに
おける信号ＶIはトランジスタ２５のベ−スにおける電
圧から１つのダイオ−ド電圧降下分を引いたものに等し
い。トランジスタ２６と３３もまた、エミッタ・フォロ
ワ回路を形成し、トランジスタ２６のエミッタにおける
電圧反転ＶIはトランジスタ２６のベ−スにおける電圧
から１つのダイオ−ド電圧降下分を引いたものに等し
い。信号ＶI，反転ＶIはレベル変換器および出力ドライ
バ４０によって受信され、相補的にＣＭＯＳまたはＴＴ
Ｌ論理レベルで出力信号Ａおよび反転Ａを提供する。
フォロワ回路を形成し、トランジスタ２５のエミッタに
おける信号ＶIはトランジスタ２５のベ−スにおける電
圧から１つのダイオ−ド電圧降下分を引いたものに等し
い。トランジスタ２６と３３もまた、エミッタ・フォロ
ワ回路を形成し、トランジスタ２６のエミッタにおける
電圧反転ＶIはトランジスタ２６のベ−スにおける電圧
から１つのダイオ−ド電圧降下分を引いたものに等し
い。信号ＶI，反転ＶIはレベル変換器および出力ドライ
バ４０によって受信され、相補的にＣＭＯＳまたはＴＴ
Ｌ論理レベルで出力信号Ａおよび反転Ａを提供する。
【００１１】いくつかの製品ではＡINは端子ではなく、
ＡINは抵抗器２２を介してＶSSに低く引かれている。Ａ
INがＶSSに低く引かれていれば、ノ−ドＮ１００もまた
トランジスタ２９を介してＶSSに低く引かれる。トラン
ジスタ２７のベ−スは大きな負の電圧に委ねられ、トラ
ンジスタ２７は逆バイアスされることとなる。この場合
の逆バイアスの総量は、ノ−ドＮ１０１における電圧に
よって決定される。たとえば、しばしば「バ−ン・イン
（ｂｕｒｎ ｉｎ）」と呼ばれる集積回路をテストする
間、ＶSSは−６．５ボルトに増加する。ＡINが端子でな
いとき、ノ−ドＮ１００における電圧は−６．５ボルト
に等しくなり、トランジスタ２７を逆バイアスすること
となる。ノ−ドＮ１０１における電圧はＶREFから１つ
のダイオ−ド電圧降下分を引いたものすなわち−２．８
ボルトになる。トランジスタ２７の逆バイアスの総量
は、約−６．５ボルトから−２．８ボルトを引いたもの
すなわち−３．７ボルトに等しくなり、これは許容でき
ない性能低下を引き起こし、トランジスタ２７の信頼性
を減少させることとなる。
ＡINは抵抗器２２を介してＶSSに低く引かれている。Ａ
INがＶSSに低く引かれていれば、ノ−ドＮ１００もまた
トランジスタ２９を介してＶSSに低く引かれる。トラン
ジスタ２７のベ−スは大きな負の電圧に委ねられ、トラ
ンジスタ２７は逆バイアスされることとなる。この場合
の逆バイアスの総量は、ノ−ドＮ１０１における電圧に
よって決定される。たとえば、しばしば「バ−ン・イン
（ｂｕｒｎ ｉｎ）」と呼ばれる集積回路をテストする
間、ＶSSは−６．５ボルトに増加する。ＡINが端子でな
いとき、ノ−ドＮ１００における電圧は−６．５ボルト
に等しくなり、トランジスタ２７を逆バイアスすること
となる。ノ−ドＮ１０１における電圧はＶREFから１つ
のダイオ−ド電圧降下分を引いたものすなわち−２．８
ボルトになる。トランジスタ２７の逆バイアスの総量
は、約−６．５ボルトから−２．８ボルトを引いたもの
すなわち−３．７ボルトに等しくなり、これは許容でき
ない性能低下を引き起こし、トランジスタ２７の信頼性
を減少させることとなる。
【００１２】図１の従来の回路において、トランジスタ
２７が拡散バイポ−ラ・トランジスタであれば、−３・
７ボルトの大きな逆バイアスに十分耐えることができ
る。これはトランジスタが逆バイアスされるとき、比較
的低濃度なド−ピングがベ−ス・エミッタ接合において
小さな電場を形成するためである。しかし、現在ポリシ
リコン・エミッタ・バイポ−ラ・トランジスタが多くの
製品で使用されているのは、拡散接合トランジスタとほ
ぼ同じβを与えるそれらがより小型であり、拡散接合ト
ランジスタよりも高電流を扱うことが可能であり、その
結果高速度でスイッチングできるためである。しかし、
ポリシリコン・トランジスタが不具合を起こしやすいの
は、トランジスタが逆バイアスされたときに、ベ−ス・
エミッタ接合における高濃度なド−ピング密度が、その
ベ−ス・エミッタ接合において大きな電場を形成するた
めである。
２７が拡散バイポ−ラ・トランジスタであれば、−３・
７ボルトの大きな逆バイアスに十分耐えることができ
る。これはトランジスタが逆バイアスされるとき、比較
的低濃度なド−ピングがベ−ス・エミッタ接合において
小さな電場を形成するためである。しかし、現在ポリシ
リコン・エミッタ・バイポ−ラ・トランジスタが多くの
製品で使用されているのは、拡散接合トランジスタとほ
ぼ同じβを与えるそれらがより小型であり、拡散接合ト
ランジスタよりも高電流を扱うことが可能であり、その
結果高速度でスイッチングできるためである。しかし、
ポリシリコン・トランジスタが不具合を起こしやすいの
は、トランジスタが逆バイアスされたときに、ベ−ス・
エミッタ接合における高濃度なド−ピング密度が、その
ベ−ス・エミッタ接合において大きな電場を形成するた
めである。
【００１３】図２は本発明によるＥＣＬアドレス・バッ
ファ５０と共に電圧保護クランプ６０を有するＥＣＬ論
理ゲ−ト７０の部分概略図および部分ブロック図であ
る。ＥＣＬアドレス・バッファ５０はＥＣＬ論理ゲ−ト
７０，電圧保護クランプ６０並びにレベル変換器および
出力ドライバ４０を含む。ＥＣＬ論理ゲ−ト７０はＮＰ
Ｎトランジスタ５１，５６，５７，５８，５９およびＮ
チャネル・トランジスタ６１，６２，６３，６４，６５
ならびに抵抗器５４，５５を含む。電圧保護クランプ６
０はＮＰＮトランジスタ５２および抵抗器５３を含む。
ＮＰＮトランジスタ５１は、ＶDDに結合するコレクタ，
ＥＣＬ論理制御入力信号ＡINを受信するベ−ス，および
エミッタを有する。ＮＰＮトランジスタ５２はＶDDに結
合するコレクタ，ベ−スおよび「Ｎ１０２」で示される
ノ−ドに結合するエミッタを有する。抵抗器５３はトラ
ンジスタ５２のエミッタに結合する第１端子およびノ−
ドＮ１０２でトランジスタ５１のエミッタに結合する第
２端子を有する。抵抗器５４は、ＶDDに結合する第１端
子および第２端子を有する。抵抗器５５は、ＶDDに結合
する第１端子および第２端子を有する。ＮＰＮトランジ
スタ５６は、ＶDDに結合するコレクタ，抵抗器５４の第
２端子に結合するベ−ス，および信号ＶIを提供するエ
ミッタを有する。ＮＰＮトランジスタ５７は、ＶDDに結
合するコレクタ，抵抗器５５の第２端子に結合するベ−
ス，および信号反転ＶIを提供するエミッタを有する。
ＮＰＮトランジスタ５８は、抵抗器５４の第２端子に結
合するコレクタ，ノ−ドＮ１０２でトランジスタ５１の
エミッタに結合するベ−ス，および「Ｎ１０３」で示さ
れるノ−ドに結合するエミッタを有する。ＮＰＮトラン
ジスタ５９は、抵抗器５５の第２端子に結合するコレク
タ，参照電圧ＶREFを受信するベ−ス，およびノ−ドＮ
１０３でトランジスタ５８のエミッタに結合するエミッ
タを有する。Ｎチャネル・トランジスタ６１は、トラン
ジスタ５１のベ−スに結合するドレイン，入力電圧Ｎ
BIASを受信するゲ−ト，およびＶSSに結合するソ−スを
有する。Ｎチャネル・トランジスタ６２は、ノ−ドＮ１
０２でトランジスタ５１のエミッタに結合するドレイ
ン，入力電圧ＮBIASを受信するゲ−ト，およびＶSSに結
合するソ−スを有する。Ｎチャネル・トランジスタ６３
は、トランジスタ５６のエミッタに結合するドレイン，
入力電圧ＮBIASを受信するゲ−ト，およびＶSSに結合す
るソ−スを有する。Ｎチャネル・トランジスタ６４は、
ノ−ドＮ１０３でトランジスタ５８のエミッタに結合す
るドレイン，入力電圧ＮBIASを受信するゲ−ト，および
ＶSSに結合するソ−スを有する。Ｎチャネル・トランジ
スタ６５は、トランジスタ５７のエミッタに結合するド
レイン，入力電圧ＮBIASを受信するゲ−ト，およびＶSS
に結合するソ−スを有する。
ファ５０と共に電圧保護クランプ６０を有するＥＣＬ論
理ゲ−ト７０の部分概略図および部分ブロック図であ
る。ＥＣＬアドレス・バッファ５０はＥＣＬ論理ゲ−ト
７０，電圧保護クランプ６０並びにレベル変換器および
出力ドライバ４０を含む。ＥＣＬ論理ゲ−ト７０はＮＰ
Ｎトランジスタ５１，５６，５７，５８，５９およびＮ
チャネル・トランジスタ６１，６２，６３，６４，６５
ならびに抵抗器５４，５５を含む。電圧保護クランプ６
０はＮＰＮトランジスタ５２および抵抗器５３を含む。
ＮＰＮトランジスタ５１は、ＶDDに結合するコレクタ，
ＥＣＬ論理制御入力信号ＡINを受信するベ−ス，および
エミッタを有する。ＮＰＮトランジスタ５２はＶDDに結
合するコレクタ，ベ−スおよび「Ｎ１０２」で示される
ノ−ドに結合するエミッタを有する。抵抗器５３はトラ
ンジスタ５２のエミッタに結合する第１端子およびノ−
ドＮ１０２でトランジスタ５１のエミッタに結合する第
２端子を有する。抵抗器５４は、ＶDDに結合する第１端
子および第２端子を有する。抵抗器５５は、ＶDDに結合
する第１端子および第２端子を有する。ＮＰＮトランジ
スタ５６は、ＶDDに結合するコレクタ，抵抗器５４の第
２端子に結合するベ−ス，および信号ＶIを提供するエ
ミッタを有する。ＮＰＮトランジスタ５７は、ＶDDに結
合するコレクタ，抵抗器５５の第２端子に結合するベ−
ス，および信号反転ＶIを提供するエミッタを有する。
ＮＰＮトランジスタ５８は、抵抗器５４の第２端子に結
合するコレクタ，ノ−ドＮ１０２でトランジスタ５１の
エミッタに結合するベ−ス，および「Ｎ１０３」で示さ
れるノ−ドに結合するエミッタを有する。ＮＰＮトラン
ジスタ５９は、抵抗器５５の第２端子に結合するコレク
タ，参照電圧ＶREFを受信するベ−ス，およびノ−ドＮ
１０３でトランジスタ５８のエミッタに結合するエミッ
タを有する。Ｎチャネル・トランジスタ６１は、トラン
ジスタ５１のベ−スに結合するドレイン，入力電圧Ｎ
BIASを受信するゲ−ト，およびＶSSに結合するソ−スを
有する。Ｎチャネル・トランジスタ６２は、ノ−ドＮ１
０２でトランジスタ５１のエミッタに結合するドレイ
ン，入力電圧ＮBIASを受信するゲ−ト，およびＶSSに結
合するソ−スを有する。Ｎチャネル・トランジスタ６３
は、トランジスタ５６のエミッタに結合するドレイン，
入力電圧ＮBIASを受信するゲ−ト，およびＶSSに結合す
るソ−スを有する。Ｎチャネル・トランジスタ６４は、
ノ−ドＮ１０３でトランジスタ５８のエミッタに結合す
るドレイン，入力電圧ＮBIASを受信するゲ−ト，および
ＶSSに結合するソ−スを有する。Ｎチャネル・トランジ
スタ６５は、トランジスタ５７のエミッタに結合するド
レイン，入力電圧ＮBIASを受信するゲ−ト，およびＶSS
に結合するソ−スを有する。
【００１４】図１と同様に、レベル変換器および出力ド
ライバ４０は従来の回路を表し、レベル変換器と出力ド
ライバの機能を実行する。レベル変換器および出力ドラ
イバ４０は、ＥＣＬ論理ゲ−ト７０から相補的に信号Ｖ
Iと反転ＶIとを受信し、所望の出力ドライバのレベルに
依存してＴＴＬまたはＣＭＯＳ論理レベルで相補的に出
力信号Ａおよび反転Ａを提供する回路を含む。
ライバ４０は従来の回路を表し、レベル変換器と出力ド
ライバの機能を実行する。レベル変換器および出力ドラ
イバ４０は、ＥＣＬ論理ゲ−ト７０から相補的に信号Ｖ
Iと反転ＶIとを受信し、所望の出力ドライバのレベルに
依存してＴＴＬまたはＣＭＯＳ論理レベルで相補的に出
力信号Ａおよび反転Ａを提供する回路を含む。
【００１５】ＥＣＬ論理ゲ−ト７０はトランジスタ５１
のベ−スを介してＥＣＬ論理レベル入力信号ＡINを受信
する。ＡINは、約−０．８ボルトであるＥＣＬ論理ハイ
電圧と約−１．６であるＥＣＬ論理ロ−電圧との間で振
れる。一般的な製品では、ＥＣＬ論理ゲ−ト７０は約−
５．２ボルト以下のＶSSと共に動作する。トランジスタ
５１，６２はエミッタ・フォロワ回路を形成し、トラン
ジスタ５８のベ−スで受信した電圧をＡIN以下の１つの
ダイオ−ド電圧降下（約０．８ボルト）分だけ落とす。
したがって、ノ−ドＮ１０２での電圧は、約−１．６ボ
ルトと−２．４ボルトとの間で振れる。ＶREFはノ−ド
Ｎ１０２における入力信号電圧スウィング（ｓｗｉｎ
ｇ）の中央にセットされる。ＥＣＬ論理レベルに対し
て、ＶREFは約−２．０ボルトに等しい。トランジスタ
５８のベ−スにおける電圧がＶREFよりマイナスであれ
ば、すなわちＡINがＥＣＬ論理ロ−であるとき、トラン
ジスタ５８のベ−ス・エミッタ電圧は非常に低すぎるの
でその状態を維持できず、トランジスタ５８は実質的に
オフ（すなわち非導通状態）し、トランジスタ５９が導
通する。トランジスタ６４はＮBIASを受信し、定電流源
として振る舞う。トランジスタ６４を介して「Ｉ64」で
示される電流は、トランジスタ５９を通じて導かれ、ト
ランジスタ５７のベ−スにおける電圧はＶDDからＩ64Ｒ
55を引いたものに等しくなる。ただしＲ55は抵抗器５５
の抵抗である。トランジスタ５６のベ−スにおける電圧
はほぼＶDDに等しくなる。トランジスタ５８のベ−スに
おける電圧がＶREFよりマイナスでなければ、すなわち
ＡINがＥＣＬ論理ハイであるとき、トランジスタ５８は
導通し、トランジスタ５９は非導通状態になる。電流Ｉ
64はトランジスタ５８を介して導かれ、トランジスタ５
６のベ−スにおける電圧はＶDDからＩ64Ｒ54を引いたも
のに等しくなる。ただしＲ54は抵抗器５４の抵抗であ
る。トランジスタ５７のベ−スにおける電圧はほぼＶDD
に等しくなる。
のベ−スを介してＥＣＬ論理レベル入力信号ＡINを受信
する。ＡINは、約−０．８ボルトであるＥＣＬ論理ハイ
電圧と約−１．６であるＥＣＬ論理ロ−電圧との間で振
れる。一般的な製品では、ＥＣＬ論理ゲ−ト７０は約−
５．２ボルト以下のＶSSと共に動作する。トランジスタ
５１，６２はエミッタ・フォロワ回路を形成し、トラン
ジスタ５８のベ−スで受信した電圧をＡIN以下の１つの
ダイオ−ド電圧降下（約０．８ボルト）分だけ落とす。
したがって、ノ−ドＮ１０２での電圧は、約−１．６ボ
ルトと−２．４ボルトとの間で振れる。ＶREFはノ−ド
Ｎ１０２における入力信号電圧スウィング（ｓｗｉｎ
ｇ）の中央にセットされる。ＥＣＬ論理レベルに対し
て、ＶREFは約−２．０ボルトに等しい。トランジスタ
５８のベ−スにおける電圧がＶREFよりマイナスであれ
ば、すなわちＡINがＥＣＬ論理ロ−であるとき、トラン
ジスタ５８のベ−ス・エミッタ電圧は非常に低すぎるの
でその状態を維持できず、トランジスタ５８は実質的に
オフ（すなわち非導通状態）し、トランジスタ５９が導
通する。トランジスタ６４はＮBIASを受信し、定電流源
として振る舞う。トランジスタ６４を介して「Ｉ64」で
示される電流は、トランジスタ５９を通じて導かれ、ト
ランジスタ５７のベ−スにおける電圧はＶDDからＩ64Ｒ
55を引いたものに等しくなる。ただしＲ55は抵抗器５５
の抵抗である。トランジスタ５６のベ−スにおける電圧
はほぼＶDDに等しくなる。トランジスタ５８のベ−スに
おける電圧がＶREFよりマイナスでなければ、すなわち
ＡINがＥＣＬ論理ハイであるとき、トランジスタ５８は
導通し、トランジスタ５９は非導通状態になる。電流Ｉ
64はトランジスタ５８を介して導かれ、トランジスタ５
６のベ−スにおける電圧はＶDDからＩ64Ｒ54を引いたも
のに等しくなる。ただしＲ54は抵抗器５４の抵抗であ
る。トランジスタ５７のベ−スにおける電圧はほぼＶDD
に等しくなる。
【００１６】ＡINが通常のＥＣＬレベル電圧であると
き、トランジスタ５２または抵抗５３を介して実質的に
電流が流れないように、トランジスタ５２には逆バイア
スがかかる。しかし、ＡINがＶSS程度の負の大きな電圧
であれば、すなわちＡINがフロ−ティング（ｆｌｏａｔ
ｉｎｇ）であれば、電圧保護クランプ６０はＮ１０２に
おいて電圧を制御することになる。電流Ｉ６４はトラン
ジスタ５９を介して導かれ、Ｎ１０３における電圧はＶ
REFから１つのダイオ−ド電圧降下分を引いたものすな
わち−２．８ボルトに等しくなる。トランジスタ５２お
よび抵抗器５３は、Ｎ１０２における電圧をＶSSより高
い値にプル・アップおよびクランプするようにはたら
き、その結果トランジスタ５８での逆バイアスの総量を
いっそう許容できるレベルに減少させる。好適実施例に
あっては、抵抗器５３の抵抗は大きな逆バイアスをトラ
ンジスタ５１および５８に等しく分配するように設定さ
れる。
き、トランジスタ５２または抵抗５３を介して実質的に
電流が流れないように、トランジスタ５２には逆バイア
スがかかる。しかし、ＡINがＶSS程度の負の大きな電圧
であれば、すなわちＡINがフロ−ティング（ｆｌｏａｔ
ｉｎｇ）であれば、電圧保護クランプ６０はＮ１０２に
おいて電圧を制御することになる。電流Ｉ６４はトラン
ジスタ５９を介して導かれ、Ｎ１０３における電圧はＶ
REFから１つのダイオ−ド電圧降下分を引いたものすな
わち−２．８ボルトに等しくなる。トランジスタ５２お
よび抵抗器５３は、Ｎ１０２における電圧をＶSSより高
い値にプル・アップおよびクランプするようにはたら
き、その結果トランジスタ５８での逆バイアスの総量を
いっそう許容できるレベルに減少させる。好適実施例に
あっては、抵抗器５３の抵抗は大きな逆バイアスをトラ
ンジスタ５１および５８に等しく分配するように設定さ
れる。
【００１７】例として、ＡINが端子でなく、ＶSSが−
６．５ボルトであるとすれば、Ｎ１０２はトランジスタ
６２によってＶSSの側に引かれる。トランジスタ５８は
非導通状態に、トランジスタ５９は導通状態になり、そ
の結果Ｎ１０３における電圧はＶREFから１つのダイオ
−ド電圧降下分を引いたものすなわち−２．８ボルトに
等しくなる。トランジスタ５２は、そのベ−スで−２．
８ボルトを受信する。トランジスタ５２のエミッタにお
ける電圧は、−２．８ボルトから１つのダイオ−ド電圧
降下分を引いたものすなわち−３．６ボルトに等しくな
る。ＡINが端子でなくＶSSが−６．５ボルトであると
き、図１の従来の回路におけるトランジスタ２７では−
３．７ボルトの大きな逆バイアスを有していた。−３．
７ボルトのＶBEが、トランジスタ５８でのみ電圧降下さ
せるのではなくトランジスタ５１，５８間に分配される
ように、抵抗器５３の抵抗は設定される。好適には大き
な逆バイアスがトランジスタ５１，５８間で等しく分配
される。そのためには、ノ−ドＮ１０２における電圧が
約−４．６５ボルトに等しくなり、その結果トランジス
タ５１，５８両者のＶBEが−１．８５ボルトに等しくな
るように、抵抗器５３はさらに１．０５ボルト電圧降下
させる必要がある。
６．５ボルトであるとすれば、Ｎ１０２はトランジスタ
６２によってＶSSの側に引かれる。トランジスタ５８は
非導通状態に、トランジスタ５９は導通状態になり、そ
の結果Ｎ１０３における電圧はＶREFから１つのダイオ
−ド電圧降下分を引いたものすなわち−２．８ボルトに
等しくなる。トランジスタ５２は、そのベ−スで−２．
８ボルトを受信する。トランジスタ５２のエミッタにお
ける電圧は、−２．８ボルトから１つのダイオ−ド電圧
降下分を引いたものすなわち−３．６ボルトに等しくな
る。ＡINが端子でなくＶSSが−６．５ボルトであると
き、図１の従来の回路におけるトランジスタ２７では−
３．７ボルトの大きな逆バイアスを有していた。−３．
７ボルトのＶBEが、トランジスタ５８でのみ電圧降下さ
せるのではなくトランジスタ５１，５８間に分配される
ように、抵抗器５３の抵抗は設定される。好適には大き
な逆バイアスがトランジスタ５１，５８間で等しく分配
される。そのためには、ノ−ドＮ１０２における電圧が
約−４．６５ボルトに等しくなり、その結果トランジス
タ５１，５８両者のＶBEが−１．８５ボルトに等しくな
るように、抵抗器５３はさらに１．０５ボルト電圧降下
させる必要がある。
【００１８】トランジスタ５６と６３は別のエミッタ・
フォロワ回路を形成し、電圧ＶIはトランジスタ５６の
ベ−スにおける電圧からＶBEを引いたものに等しい。ト
ランジスタ５７と６５もまた、エミッタ・フォロワ回路
を形成し、電圧反転ＶIはトランジスタ５７のベ−スに
おける電圧からＶBEを引いたものに等しい。信号ＶI，
反転ＶIはレベル変換器および出力ドライバ４０によっ
て受信され、相補的にＣＭＯＳまたはＴＴＬ論理レベル
で出力信号Ａおよび反転Ａを提供する。
フォロワ回路を形成し、電圧ＶIはトランジスタ５６の
ベ−スにおける電圧からＶBEを引いたものに等しい。ト
ランジスタ５７と６５もまた、エミッタ・フォロワ回路
を形成し、電圧反転ＶIはトランジスタ５７のベ−スに
おける電圧からＶBEを引いたものに等しい。信号ＶI，
反転ＶIはレベル変換器および出力ドライバ４０によっ
て受信され、相補的にＣＭＯＳまたはＴＴＬ論理レベル
で出力信号Ａおよび反転Ａを提供する。
【００１９】
【発明の効果】以上本発明は、好適実施例について述べ
られてきたが、本発明を様々な方法で改良し、上述した
実施例以外のものに定期要することが可能であることは
当業者にとって明らかであろう。例えば、付加的なエミ
ッタ・フォロワ段は、差動増幅段に加えることも可能で
ある。また、特定の製品ではレベル変換器または出力ド
ライバなしに、ＥＣＬ論理ゲ−ト５０を用いることも可
能である。トランジスタ６１の代わりに抵抗器を用いる
ことも可能であり、抵抗器５４，５５をＣＭＯＳ電流ミ
ラ−で置き換えることも可能である。さらに、ＶSSをグ
ランドに結合してＶDDを正の電圧にすることも可能であ
る。したがって、上述したような本発明の全ての改良
は、請求の範囲内に含まれることを意図する。
られてきたが、本発明を様々な方法で改良し、上述した
実施例以外のものに定期要することが可能であることは
当業者にとって明らかであろう。例えば、付加的なエミ
ッタ・フォロワ段は、差動増幅段に加えることも可能で
ある。また、特定の製品ではレベル変換器または出力ド
ライバなしに、ＥＣＬ論理ゲ−ト５０を用いることも可
能である。トランジスタ６１の代わりに抵抗器を用いる
ことも可能であり、抵抗器５４，５５をＣＭＯＳ電流ミ
ラ−で置き換えることも可能である。さらに、ＶSSをグ
ランドに結合してＶDDを正の電圧にすることも可能であ
る。したがって、上述したような本発明の全ての改良
は、請求の範囲内に含まれることを意図する。
【図１】ＥＣＬアドレス・バッファと共に、従来のＥＣ
Ｌ論理ゲ−トの部分概略図および部分ブロック図であ
る。
Ｌ論理ゲ−トの部分概略図および部分ブロック図であ
る。
【図２】本発明によるＥＣＬアドレス・バッファと共に
電圧保護クランプを有するＥＣＬ論理ゲ−トの部分概略
図および部分ブロック図である。
電圧保護クランプを有するＥＣＬ論理ゲ−トの部分概略
図および部分ブロック図である。
２０ ＥＣＬアドレス・バッファ ２１，２５，２６，２７，２８ ＮＰＮトランジスタ ２９，３１，３２，３３ Ｎチャネル・トランジスタ ２２，２３，２４ 抵抗器 ３０ ＥＣＬ論理ゲ−ト ４０ レベル変換器および出力ドライバ ５０ ＥＣＬアドレス・バッファ ５１，５６，５７，５８，５９ ＮＰＮトランジスタ ５４，５５ 抵抗器 ６０ 電圧保護クランプ ６１，６２，６３，６４，６５ Ｎチャネル・トランジ
スタ ７０ ＥＣＬ論理ゲ−ト
スタ ７０ ＥＣＬ論理ゲ−ト
Claims (3)
- 【請求項１】 入力信号を受信するベ−ス，および第１
信号を提供するエミッタを有する第１エミッタ・フォロ
ワ・バイポ−ラ・トランジスタを含む入力段；それぞれ
前記第１信号および参照電圧を受信するベ−スを有し、
互いに結合されたエミッタを有する第２，第３バイポ−
ラ・トランジスタ（５８，５９）を含む差動増幅段であ
って、前記第２，第３トランジスタ（５８，５９）のコ
レクタはそれぞれ第２，第３信号を提供する差動増幅
段；および前記第２，第３バイポ−ラ・トランジスタ
（５８，５９）の前記エミッタと前記第１エミッタ・フ
ォロワ・トランジスタ（５１）との間に結合され、前記
入力信号が前記第１エミッタ・フォロワ・バイポ−ラ・
トランジスタ（５１）および前記第２バイポ−ラ・トラ
ンジスタ（５６）を逆バイアスするとき、前記第１エミ
ッタ・フォロワ・バイポ−ラ・トランジスタ（５１）の
前記エミッタにおいて提供される電圧は、実質的に前記
入力信号と前記第２，第３バイポ−ラ・トランジスタ
（５８，５９）の前記エミッタにおける電圧との間の電
位差の半分である手段（６０）；から構成されることを
特徴とする電圧保護機能を有するＥＣＬ論理ゲ−ト（７
０）。 - 【請求項２】 第１電力供給電圧端子に結合する第１電
極と、制御信号を受信する制御電極と、第２電極とを有
する第１トランジスタ（５１）；前記第１電力供給電圧
端子に結合する第１電極と、制御電極と、第２電極とを
有する第２トランジスタ（５２）；前記第２トランジス
タ（５２）の前記第２電極に結合する第１端子と、前記
第１トランジスタ（５１）の前記第２電極に結合する第
２端子とを有する第１抵抗器（５３）；前記第１トラン
ジスタ（５１）の前記制御電極に結合する第１電極と、
制御電圧を受信する制御電極と、第２電力供給電圧に結
合する第２電極とを有する第３トランジスタ（６１）；
前記第１トランジスタの前記第２電極に結合する第１電
極と、前記制御電圧を受信する制御電極と、前記第２電
力供給電圧端子に結合する第２電極とを有する第４トラ
ンジスタ（６２）；前記第１電力供給電圧端子に結合す
る第１端子および第２端子を有する第２抵抗器（５
４）；前記第１電力供給電圧端子に結合する第１端子お
よび第２端子を有する第３抵抗器（５５）；前記第２抵
抗器（５４）の前記第２端子に結合するコレクタと、前
記第１抵抗器（５３）の前記第２端子に結合するべ−ス
と、前記第２トランジスタ（５２）の前記制御電極に結
合するエミッタとを有する第５バイポ−ラ・トランジス
タ（５８）；前記第３抵抗器（５５）の前記第２端子に
結合するコレクタと、参照電圧を受信するべ−スと、前
記第５トランジスタ（５８）の前記エミッタに結合する
エミッタとを有する第６バイポ−ラ・トランジスタ（５
９）；および前記第５トランジスタ（５８）の前記エミ
ッタに結合する第１電極と、前記制御電圧を受信する制
御電極と、前記第２電力供給電圧端子に結合する第２電
極とを有する第７トランジスタ（６４）；から構成され
ることを特徴とする電圧保護機能を有するＥＣＬ論理ゲ
−ト（７０）。 - 【請求項３】 入力信号を受信するベ−スおよび第１信
号を提供するエミッタを有する第１エミッタ・フォロワ
・バイポ−ラ・トランジスタ（５１）を含む入力段；そ
れぞれ前記第１信号および参照電圧を受信するベ−スを
有し、互いに結合されるエミッタを有する第２，第３ト
ランジスタ（５８，５９）を含む差動増幅段であって、
前記第２，第３トランジスタ（５８，５９）のコレクタ
はそれぞれ第２，第３信号を提供する差動増幅段；前記
差動増幅段の結合されたエミッタに結合するベ−スと、
正の電力供給電圧端子に結合するコレクタと、エミッタ
とを有するＮＰＮトランジスタ（５２）および前記ＮＰ
Ｎトランジスタ（５２）の前記エミッタに結合する第１
端子と、前記第１エミッタ・フォロワ・トランジスタ
（５１）のエミッタに結合する第２端子とを有する抵抗
器（５３）を含み、前記入力信号が前記第１エミッタ・
フォロワ・バイポ−ラ・トランジスタ（５１）および前
記第２バイポ−ラ・トランジスタ（５８）を逆バイアス
するとき、前記第１エミッタ・フォロワ・バイポ−ラ・
トランジスタ（５１）の前記エミッタにおいて提供され
る電圧は実質的に前記入力信号と前記第２，第３トラン
ジスタ（５８，５９）の前記エミッタにおける電圧との
間の電位差の半分である電圧保護クランプ（６０）；前
記第２トランジスタ（５８）の前記コレクタに結合する
ベ−スを有し、前記第２信号を受信し、第４信号を提供
するエミッタを有する第２エミッタ・フォロワ・バイポ
−ラ・トランジスタ（５６）を含む第１出力段；および
前記第３トランジスタ（５９）の前記コレクタに結合す
るベ−スを有し、前記第３信号を受信し、第５信号を提
供するエミッタを有する第３エミッタ・フォロワ・バイ
ポ−ラ・トランジスタ（５７）を含む第２出力段；から
構成されることを特徴とする電圧保護機能を有するＥＣ
Ｌ論理ゲ−ト（７０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US863623 | 1986-05-14 | ||
| US07/863,623 US5256917A (en) | 1992-04-03 | 1992-04-03 | ECL logic gate with voltage protection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629833A true JPH0629833A (ja) | 1994-02-04 |
Family
ID=25341428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095183A Pending JPH0629833A (ja) | 1992-04-03 | 1993-03-31 | 電圧保護機能を有するｅｃｌ論理ゲ−ト |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5256917A (ja) |
| JP (1) | JPH0629833A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2733101A1 (fr) * | 1995-04-12 | 1996-10-18 | Philips Electronics Nv | Circuit logique de type a emetteurs couples, fonctionnant sous une faible tension d'alimentation |
| US5844426A (en) * | 1996-06-13 | 1998-12-01 | Texas Intruments Incorporated | Read Channel device |
| US6801080B1 (en) | 2003-04-07 | 2004-10-05 | Pericom Semiconductor Corp. | CMOS differential input buffer with source-follower input clamps |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2599911B1 (fr) * | 1986-06-06 | 1988-08-12 | Radiotechnique Compelec | Circuit convertisseur de niveaux logiques a trois etats |
| JPH071865B2 (ja) * | 1988-08-06 | 1995-01-11 | 日本電気株式会社 | エミッタ結合論理回路 |
| JP2540971B2 (ja) * | 1990-03-13 | 1996-10-09 | 日本電気株式会社 | レベル変換回路 |
-
1992
- 1992-04-03 US US07/863,623 patent/US5256917A/en not_active Expired - Fee Related
-
1993
- 1993-03-31 JP JP5095183A patent/JPH0629833A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5256917A (en) | 1993-10-26 |
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