JPH0629953A - エラー検出回路 - Google Patents
エラー検出回路Info
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- JPH0629953A JPH0629953A JP4183271A JP18327192A JPH0629953A JP H0629953 A JPH0629953 A JP H0629953A JP 4183271 A JP4183271 A JP 4183271A JP 18327192 A JP18327192 A JP 18327192A JP H0629953 A JPH0629953 A JP H0629953A
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- 238000001514 detection method Methods 0.000 title claims abstract description 13
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】符号化時と復号化時にＣＲＣＣチェッカーを適
当な特定データでプリセットすることにより、データ＋
ＣＲＣＣが左右にシフトし、全く異なったデータになっ
たときでも正確にエラー検出を行うことができる。 【構成】ＣＲＣＣによりエラー検出を行う回路におい
て、データがビットシフトを起こしてもエラー検出を可
能とするために、符号化時にはＣＲＣＣレジスタに原始
多項式をシフトレジスタで表現した出力である最大周期
系列符号データをプリセットしてＣＲＣＣビットを発生
し、復号化時には符号化時と同様のデータをプリセット
してＣＲＣＣチェックを行うことを特徴とする。
当な特定データでプリセットすることにより、データ＋
ＣＲＣＣが左右にシフトし、全く異なったデータになっ
たときでも正確にエラー検出を行うことができる。 【構成】ＣＲＣＣによりエラー検出を行う回路におい
て、データがビットシフトを起こしてもエラー検出を可
能とするために、符号化時にはＣＲＣＣレジスタに原始
多項式をシフトレジスタで表現した出力である最大周期
系列符号データをプリセットしてＣＲＣＣビットを発生
し、復号化時には符号化時と同様のデータをプリセット
してＣＲＣＣチェックを行うことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＲＣＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）方
式のエラー検出を行う際に、受信データがヒットシフト
を起こしても正確にエラー検出を行うことができるエラ
ー検出回路に関する。
ｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）方
式のエラー検出を行う際に、受信データがヒットシフト
を起こしても正確にエラー検出を行うことができるエラ
ー検出回路に関する。
【０００２】
【従来の技術】現在、ディジタルオーディオ信号を記録
することができる装置としては、ＣＤ（コンパクトディ
スク）、ＤＡＴ（ディジタルオーディオテープ）などが
ある。従来のデータ信号のエラー検出符号としては、
（１）式に示す生成多項式がＣＲＣＣ符号として使用さ
れている。
することができる装置としては、ＣＤ（コンパクトディ
スク）、ＤＡＴ（ディジタルオーディオテープ）などが
ある。従来のデータ信号のエラー検出符号としては、
（１）式に示す生成多項式がＣＲＣＣ符号として使用さ
れている。
【０００３】 Ｐ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ …（１） このＣＲＣＣ符号はデータを１６ビット、ＣＲＣＣを１
６ビットとした場合に、データ、ＣＲＣＣをそれぞれ多
項式Ａ（Ｘ）、Ｐ（Ｘ）で表すと、 Ａ（Ｘ）＝Ａ15Ｘ15＋Ａ14Ｘ14＋Ａ13Ｘ13＋…Ａ1 Ｘ＋Ａ0 …（２） Ｐ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ …（３） （２），（３）式となり、Ｘ16・Ａ（Ｘ）をＰ（Ｘ）で
割った商がＢ（Ｘ）、剰余がＣ（Ｘ）とすると、Ｂ
（Ｘ），Ｃ（Ｘ）は（４），（５）となり、 Ｂ（Ｘ）＝Ｂ15Ｘ15＋Ｂ14Ｘ14＋Ｂ13Ｘ13＋…Ｂ1 Ｘ＋Ｂ0 …（４） Ｃ（Ｘ）＝Ｃ15Ｘ15＋Ｃ14Ｘ14＋Ｃ13Ｘ13＋…Ｃ1 Ｘ＋Ｃ0 …（５） 従って、 Ｘ16・Ａ（Ｘ）＋Ｃ（Ｘ）＝Ｐ（Ｘ）・Ｂ（Ｘ） と、Ａ（Ｘ）を１６次アップし、Ｃ（Ｘ）を加算した値
は、Ｐ（Ｘ）で割り切れるものになる。このとき、Ｃ
（Ｘ）をＡ（Ｘ）に対するＣＲＣＣチェックビットとい
う。
６ビットとした場合に、データ、ＣＲＣＣをそれぞれ多
項式Ａ（Ｘ）、Ｐ（Ｘ）で表すと、 Ａ（Ｘ）＝Ａ15Ｘ15＋Ａ14Ｘ14＋Ａ13Ｘ13＋…Ａ1 Ｘ＋Ａ0 …（２） Ｐ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ …（３） （２），（３）式となり、Ｘ16・Ａ（Ｘ）をＰ（Ｘ）で
割った商がＢ（Ｘ）、剰余がＣ（Ｘ）とすると、Ｂ
（Ｘ），Ｃ（Ｘ）は（４），（５）となり、 Ｂ（Ｘ）＝Ｂ15Ｘ15＋Ｂ14Ｘ14＋Ｂ13Ｘ13＋…Ｂ1 Ｘ＋Ｂ0 …（４） Ｃ（Ｘ）＝Ｃ15Ｘ15＋Ｃ14Ｘ14＋Ｃ13Ｘ13＋…Ｃ1 Ｘ＋Ｃ0 …（５） 従って、 Ｘ16・Ａ（Ｘ）＋Ｃ（Ｘ）＝Ｐ（Ｘ）・Ｂ（Ｘ） と、Ａ（Ｘ）を１６次アップし、Ｃ（Ｘ）を加算した値
は、Ｐ（Ｘ）で割り切れるものになる。このとき、Ｃ
（Ｘ）をＡ（Ｘ）に対するＣＲＣＣチェックビットとい
う。
【０００４】今図３，図４に、Ｘ16・Ａ（Ｘ）をＰ
（Ｘ）で割り、剰余Ｃ（Ｘ）を求める回路のブロック図
を示す。図３に示すように符号化する場合には、シフト
レジスタの初期状態をオール０とし、図示したようにデ
ータＡ15，Ａ14，Ａ13，…Ａ1 ，Ａ0 を入力すると、Ｃ
15，Ｃ14，Ｃ13，…Ｃ1 ，Ｃ0 を得ることができる。デ
ータ送信の際は、このデータとＣＲＣＣの３２ビットを
送信する。次に図４に示すように復号化する場合には、
シフトレジスタの初期状態をオール０とし、図示したよ
うに再生したＡ15，Ａ14，Ａ13，…Ａ1 ，Ａ0 を入力
し、更に続けて再生したＣ15，Ｃ14，Ｃ13，…Ｃ1 ，Ｃ
0 を、同じ位置から入力する。全データ入力後に、レジ
スタがオール０ならエラー無し、それ以外ならエラー有
りとなり誤り検出を行うことができる。
（Ｘ）で割り、剰余Ｃ（Ｘ）を求める回路のブロック図
を示す。図３に示すように符号化する場合には、シフト
レジスタの初期状態をオール０とし、図示したようにデ
ータＡ15，Ａ14，Ａ13，…Ａ1 ，Ａ0 を入力すると、Ｃ
15，Ｃ14，Ｃ13，…Ｃ1 ，Ｃ0 を得ることができる。デ
ータ送信の際は、このデータとＣＲＣＣの３２ビットを
送信する。次に図４に示すように復号化する場合には、
シフトレジスタの初期状態をオール０とし、図示したよ
うに再生したＡ15，Ａ14，Ａ13，…Ａ1 ，Ａ0 を入力
し、更に続けて再生したＣ15，Ｃ14，Ｃ13，…Ｃ1 ，Ｃ
0 を、同じ位置から入力する。全データ入力後に、レジ
スタがオール０ならエラー無し、それ以外ならエラー有
りとなり誤り検出を行うことができる。
【０００５】
【発明が解決しようとする課題】このような従来のエラ
ー検出回路は、データ＋ＣＲＣＣが左右にシフトしたと
き、全く異なったデータであるにもかかわらずノーエラ
ーと判定されてしまう現象が発生する。
ー検出回路は、データ＋ＣＲＣＣが左右にシフトしたと
き、全く異なったデータであるにもかかわらずノーエラ
ーと判定されてしまう現象が発生する。
【０００６】例えば、データ１６ビットを「１０１００
１１１０００１０１１０」とすると、ＣＲＣＣ１６ビッ
トは、「１１１１０１１００００１１１１０」となり、
併せると、「１０１００１１１０００１０１１０−１１
１１０１１００００１１１１０」で正しい送信データと
なる。これに対し、データを１ビット右にシフトさせる
と、「０１０１００１１１０００１０１１−０１１１１
０１１００００１１１１」のようなシフト受信データと
なる。これらのデータは再生時、どちらもノーエラーと
判定されてしまう欠点がある。この原因としては、シフ
トデータは最初の１ビットが「０」であるため、正しい
データが１ビットめから入力したときと、シフトデータ
が１ビットめを経て２ビットめから入力したときで、Ｃ
ＲＣＣチェッカーが全く同じ動作をする。さらに、正し
いデータは最終ビットが「０」であるために、正しいデ
ータは最終ビットの１ビット手前でＣＲＣＣチェッカー
がオール「０」になることになり、このときシフトデー
タにおいては最終データでＣＲＣＣチェッカーがオール
「０」になり、両方ともノーエラーと判定されてしまう
ことになる。
１１１０００１０１１０」とすると、ＣＲＣＣ１６ビッ
トは、「１１１１０１１００００１１１１０」となり、
併せると、「１０１００１１１０００１０１１０−１１
１１０１１００００１１１１０」で正しい送信データと
なる。これに対し、データを１ビット右にシフトさせる
と、「０１０１００１１１０００１０１１−０１１１１
０１１００００１１１１」のようなシフト受信データと
なる。これらのデータは再生時、どちらもノーエラーと
判定されてしまう欠点がある。この原因としては、シフ
トデータは最初の１ビットが「０」であるため、正しい
データが１ビットめから入力したときと、シフトデータ
が１ビットめを経て２ビットめから入力したときで、Ｃ
ＲＣＣチェッカーが全く同じ動作をする。さらに、正し
いデータは最終ビットが「０」であるために、正しいデ
ータは最終ビットの１ビット手前でＣＲＣＣチェッカー
がオール「０」になることになり、このときシフトデー
タにおいては最終データでＣＲＣＣチェッカーがオール
「０」になり、両方ともノーエラーと判定されてしまう
ことになる。
【０００７】
【課題を解決するための手段】本発明のエラー検出回路
は、ＣＲＣＣ（Ｃｙｃｌｉｃ ＲｅｄｕｎｄａｎｃｙＣ
ｈｅｃｋ Ｃｏｄｅ）によりエラー検出を行う回路にお
いて、符号化時にＣＲＣＣレジスタに、原始多項式をシ
フトレジスタで表現した出力である最大周期系列符号デ
ータをプリセットしてＣＲＣＣビットを発生し、復号化
時に前記原始多項式のデータをプリセットしてＣＲＣＣ
チェックを行いデータがビットシフトを起こしてもエラ
ー検出を可能とする。
は、ＣＲＣＣ（Ｃｙｃｌｉｃ ＲｅｄｕｎｄａｎｃｙＣ
ｈｅｃｋ Ｃｏｄｅ）によりエラー検出を行う回路にお
いて、符号化時にＣＲＣＣレジスタに、原始多項式をシ
フトレジスタで表現した出力である最大周期系列符号デ
ータをプリセットしてＣＲＣＣビットを発生し、復号化
時に前記原始多項式のデータをプリセットしてＣＲＣＣ
チェックを行いデータがビットシフトを起こしてもエラ
ー検出を可能とする。
【０００８】
【作用】この発明は、符号化時、復号化時にＣＲＣＣチ
ェッカーに対して、原始多項式をシフトレジスタで表現
した出力である最大周期系列符号データをプリセットす
ることにより、データ＋ＣＲＣＣが左右にシフトし、全
く異なったデータになったときでも正確にエラー検出を
行うという作用を持つ。
ェッカーに対して、原始多項式をシフトレジスタで表現
した出力である最大周期系列符号データをプリセットす
ることにより、データ＋ＣＲＣＣが左右にシフトし、全
く異なったデータになったときでも正確にエラー検出を
行うという作用を持つ。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。今、本実施例の生成多項式を、Ｐ（Ｘ）＝Ｘ16＋Ｘ
12＋Ｘ5 ＋１とし、データ１６ビット、ＣＲＣＣ１６ビ
ットとする。図１，図２の実施例は符号化時と復号化時
のＣＲＣＣチェッカーを示す。符号化時、復号化時にプ
リセットするデータは、原始多項式をｆ（Ｘ）＝Ｘ4＋
Ｘ＋１とすると、「１１１１０００１００１１０１０
０」となり、データを「１０１００１１１０００１０１
１０」としたとき、３２ビットの送信信号は、「１０１
００１１１０００１０１１０−１１０１０１０１１１１
１００１０」となる。復号化時はＣＲＣＣチェッカーに
符号化時と同様に、「１１１１０００１００１１０１０
０」をプリセットしてデータ＋ＣＲＣＣの３２ビットを
入力する。もし複合信号にエラーが無く、「１０１００
１１１０００１０１１０−１１０１０１０１１１１１０
０１０」が受信されれば最終的にＣＲＣＣチェッカーは
オール“０”となり、ノーエラーであることが判定でき
る。また、受信データが１ビットシフトしたとき、デー
タは、「０１０１００１１１０００１０１１−０１１０
１０１０１１１１１００１」となるが、このとき最終的
にＣＲＣＣチェッカーはオール“０”にならず、エラー
検出ができる。
る。今、本実施例の生成多項式を、Ｐ（Ｘ）＝Ｘ16＋Ｘ
12＋Ｘ5 ＋１とし、データ１６ビット、ＣＲＣＣ１６ビ
ットとする。図１，図２の実施例は符号化時と復号化時
のＣＲＣＣチェッカーを示す。符号化時、復号化時にプ
リセットするデータは、原始多項式をｆ（Ｘ）＝Ｘ4＋
Ｘ＋１とすると、「１１１１０００１００１１０１０
０」となり、データを「１０１００１１１０００１０１
１０」としたとき、３２ビットの送信信号は、「１０１
００１１１０００１０１１０−１１０１０１０１１１１
１００１０」となる。復号化時はＣＲＣＣチェッカーに
符号化時と同様に、「１１１１０００１００１１０１０
０」をプリセットしてデータ＋ＣＲＣＣの３２ビットを
入力する。もし複合信号にエラーが無く、「１０１００
１１１０００１０１１０−１１０１０１０１１１１１０
０１０」が受信されれば最終的にＣＲＣＣチェッカーは
オール“０”となり、ノーエラーであることが判定でき
る。また、受信データが１ビットシフトしたとき、デー
タは、「０１０１００１１１０００１０１１−０１１０
１０１０１１１１１００１」となるが、このとき最終的
にＣＲＣＣチェッカーはオール“０”にならず、エラー
検出ができる。
【００１０】
【発明の効果】以上説明したように、この発明は、符号
化時および復号化時にＣＲＣＣチェッカーに対して、原
始多項式をシフトレジスタで表現した出力である最大周
期系列符号データをプリセットすることにより、データ
＋ＣＲＣＣが左右にシフトし、全く異なったデータにな
ったときでも正確にエラー検出を行うことができるとい
う優れた効果を有する。
化時および復号化時にＣＲＣＣチェッカーに対して、原
始多項式をシフトレジスタで表現した出力である最大周
期系列符号データをプリセットすることにより、データ
＋ＣＲＣＣが左右にシフトし、全く異なったデータにな
ったときでも正確にエラー検出を行うことができるとい
う優れた効果を有する。
【図１】本発明の一実施例における符号化時のＣＲＣＣ
チェッカーのブロック図である。
チェッカーのブロック図である。
【図２】本発明の一実施例における復号化時のＣＲＣＣ
チェッカーのブロック図である。
チェッカーのブロック図である。
【図３】従来例における符号化時のＣＲＣＣチェッカー
のブロック図である。
のブロック図である。
【図４】従来例における復号化時のＣＲＣＣチェッカー
のブロック図である。
のブロック図である。
Ａ０〜Ａ１５ データ Ｃ０〜Ｃ１５ ＣＲＣＣチェックビット
Claims (1)
- 【請求項１】 ＣＲＣＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄ
ａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）によりエラー検出を
行う回路において、符号化時にＣＲＣＣレジスタに、原
始多項式をシフトレジスタで表現した出力である最大周
期系列符号データをプリセットしてＣＲＣＣビットを発
生し、復号化時に前記原始多項式のデータをプリセット
してＣＲＣＣチェックを行いデータがビットシフトを起
こしてもエラー検出を可能とすることを特徴とするエラ
ー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183271A JP2900710B2 (ja) | 1992-07-10 | 1992-07-10 | エラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183271A JP2900710B2 (ja) | 1992-07-10 | 1992-07-10 | エラー検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629953A true JPH0629953A (ja) | 1994-02-04 |
| JP2900710B2 JP2900710B2 (ja) | 1999-06-02 |
Family
ID=16132739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183271A Expired - Fee Related JP2900710B2 (ja) | 1992-07-10 | 1992-07-10 | エラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900710B2 (ja) |
-
1992
- 1992-07-10 JP JP4183271A patent/JP2900710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900710B2 (ja) | 1999-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990216 |
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