JPH0629966A

JPH0629966A - 並列形フレーム同期回路

Info

Publication number: JPH0629966A
Application number: JP4180130A
Authority: JP
Inventors: Hiroyuki Matsuo; 浩之松尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-07-07
Filing date: 1992-07-07
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】シリアルデータから並列変換された並列パタ
ーン中のオール”０”またはオール”１”となる信号系
を入力断状態に陥った場合にも同期パターンとしては検
出しないように、換言すれば上述のような並列パターン
中のオール”０”またはオール”１”となる信号系が断
状態に陥った場合には非同期状態であると認識し得るよ
うに構成した並列形フレーム同期回路の提供を目的とす
る。【構成】並列数Ｎの入力信号に対し、その基になって
いるシリアルデータ上でフレーム同期パターンのビット
数に相当する並列信号を同時監視することにより得られ
るフレーム同期パターンを検出すると共に、入力信号中
に”１”または”０”が連続する信号系が存在する場合
にそれを選択出力する監視系選択回路(31)と、選択出力
された信号系が断状態に陥った場合には非同期状態であ
ることを示す信号(DWN) を出力する断検出回路(32)とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列形フレーム同期回路
に関し、より詳しくは、入力されるＮ並列信号のフレー
ム同期をとるための回路に関する。

【０００２】

【従来の技術】入力されるＮ並列信号の同期をとる回路
としては、図１のブロック図に示されているような構成
の回路が本願発明者により既に提案されている（特願平
3-270808号) 。

【０００３】図１において、参照符号１はシフトレジス
タであり、Ｎ並列の信号それぞれの入力データID１〜ID
Ｎが入力される。シフトレジスタ１は入力される各入力
データID１〜IDＮの所定ビット数を順次シフトしつつ保
持し、それぞれをフレーム同期パターン検出部21〜2N及
びチャネル切替え回路10に与えている。

【０００４】各フレーム同期パターン検出部21〜2Nはそ
れぞれ、シフトレジスタ１に保持されている所定ビット
数中にフレーム同期パターンが含まれているか否かを監
視しており、フレーム同期パターンを検出していない場
合には信号”０”を、検出している場合には信号”１”
を出力する。これらの各フレーム同期パターン検出部21
〜2Nの出力PTN-1 〜PTN-8 はエンコーダ15及びＮ入力の
ORゲート５に与えられている。

【０００５】エンコーダ15は各フレーム同期パターン検
出部21〜2Nの出力信号PTN-1 〜PTN-N をエンコードして
Ｋビットの２進化符号に変換する。このエンコーダ15に
より得られた２進化符号はＫビット並列信号としてパタ
ーン監視部４へ与えられ、パターン監視部４では後述す
るクロックCKA に同期して取り込んでいる。なお、この
クロックCKA は基本的にはフレームパルスFPに同期して
いる。

【０００６】ORゲート５は各フレーム同期パターン検出
部21〜2Nの出力信号PTN-1 〜PTN-NのOR信号をとること
により、任意の時点のフレーム同期パターンを検出して
おり、その結果を同期検出部６及び保護回路９に与えて
いる。この同期検出部６にはフレームカウンタ７からフ
レームパルスFPが与えられており、ORゲート５の出力を
監視することによりフレームパルスFPとの位相不一致に
よるカウンタ動作停止等の制御を行う。

【０００７】パターン監視部４は前述のようにクロック
CKA に同期してエンコーダ15によるエンコード結果であ
るＫビットの２進化符号をラッチし、また上述のように
ORゲート５が任意の時点で検出しているフレーム同期パ
ターンを入力している。そして、パターン監視部４は両
者を比較して並列同期パターンを監視し、不一致の場合
はエラー信号ESを保護回路９に与えている。保護回路９
では並列同期パターンの監視の結果、同期が外れた場合
には同期外れ信号OOF を外部へ出力すると共に、同期検
出部６及びパターン監視部４へも出力している。

【０００８】チャネル切替え回路10はこのパターン監視
部４の監視結果に従ってシフトレジスタ１へのＮ並列の
入力データID１〜IDＮを並び替えて出力する。

【０００９】図２は上述のパターン監視部４の具体的な
構成を示す回路図である。

【００１０】このパターン監視部４はエンコーダ15のＫ
ビットの出力（本実施例では入力データは８並列である
ので、Ｋ＝３）BC01, BC02, BC04と、後述する二つのク
ロックCKA, CKBとを入力とし、３ビットのパターン監視
結果信号XOOP1, XOOP2, XOOP3 と、３ビットの並列同期
パターン２進化状態信号XPBC01, XPBC02, XPBC04とを出
力する。

【００１１】具体的には、エンコーダ15の３ビット出力
BC01, BC02, BC04はそれぞれD-フリップフロップ191, 1
92, 193 のＤ端子に入力され、クロックCKA が各D-フリ
ップフロップ191, 192, 193 のクロック(CK)端子に入力
されている。また、各D-フリップフロップ191, 192, 19
3 のＱ端子出力がEXORゲート197, 198, 199 それぞれの
一方の入力端子及びD-フリップフロップ194, 195, 196
それぞれのＤ端子に入力されている。そして、D-フリッ
プフロップ194, 195, 196 のＱ端子出力がEXORゲート19
7, 198, 199 それぞれの他方の入力端子に入力されてお
り、これらのEXORゲート197, 198, 199 それぞれの出力
がパターン監視結果信号XOOP1, XOOP2,XOOP3 になって
いる。また各D-フリップフロップ194, 195, 196 の#Q端
子出力が各並列同期パターン２進化状態信号XPBC01, XP
BC02, XPBC04になっている。なおここで、「＃」は反転
信号を意味している。

【００１２】図３は本実施例のような入力データの並列
数Ｎが８である場合の同期パターンの検出状態とフレー
ム同期パターン検出結果信号との関係を示している。本
実施例では入力データの並列数Ｎが８であるため、各フ
レーム同期パターン検出部21〜2Nで検出される信号PTN-
1 〜PTN-8 の状態は一つのみが”１”で他が”０”の状
態”１”〜”８”での８通りと、フレーム同期パターン
が検出されないオール”０”の状態”９”との合計９通
りになる。

【００１３】図４は上述の信号PTN-1 〜PTN-8 をエンコ
ーダ15でエンコードして２進化符号に変換した場合の結
果を示している。なお、本実施例では入力データの並列
数Ｎが８であるのでBCO1, BCO2及びBCO4の3(＝K)ビット
でエンコードしている。

【００１４】次に、上述のような構成の従来の並列形フ
レーム同期回路の動作について、図５のタイムチャート
を参照して説明する。なお、図５のタイムチャートは前
方５段，後方２段、即ち５フレーム連続して同期検出が
行われない場合に同期外れと判定し、２フレーム連続し
て同期検出された場合に同期がとれていると判定する方
式を採っている。

【００１５】図５(a) は基本クロックであり、本装置全
体はこの基本クロックに同期して動作する。

【００１６】また、図５(d) に示されているクロックCK
A はフレームパルスFPがハンティング状態でない場合に
発生する。そして、フレーム同期パターン検出部21〜2N
により検出されてエンコーダ15によりエンコードされて
いる並列同期パターンがこのクロックCKA に同期してパ
ターン監視部４にラッチされる。

【００１７】図５(f) に示されているクロックCKB は同
期はずれの期間においてフレームパルスFPのハンティン
グ状態が終了した次のフレームからフレームパルスFPに
同期して発生し、同期がとれた後は発生されない。そし
て、このクロックCKB に同期してフレーム同期パターン
検出部21〜2Nにより検出されている並列同期パターンが
エンコーダ15によりエンコードされてラッチされる。

【００１８】いま、並列パターン”８(000) ”が認識さ
れているとすると、図５(f) に示されているクロックCK
B によるパターン監視部４の各フリップフロップ194, 1
95,196 の#Q端子出力である各並列同期パターン２進化
状態信号XPBC01, XPBC02, XPBC04は図５(g) に示されて
いるように”０００”になっている。

【００１９】ところで、図５(b) に示されているフレー
ムパターン検出結果は、図５(c) に示されているフレー
ムパルスFPに同期してパターン検出があれば（破線で示
されている部分にパルスが出現すれば）同期検出にな
る。しかし、図５の第１フレームF1ではフレームパルス
FPと同期していないタイミングで並列パターン”１”が
検出され、第２フレームF2では同じく”８”が検出され
ているとする。そして、第３フレームF3では全くパター
ン検出は行われていない。ここで、図５の第１フレーム
がフレーム同期が検出されなくなってから第３番目のフ
レームであるとすると、第１フレームF1は前方３段目に
相当する。

【００２０】図５(h) に示されているエラー信号ESはパ
ターン監視部４から保護回路９への入力信号である。こ
のエラー信号ESは、図５(b) に示されているフレームパ
ターン検出結果である３ビットの信号XOOP1, XOOP2, XO
OP3 と、同期検出部６の出力とのNAND信号であり、図５
(g) に示されているクロックCKB によるパターン認識と
が一致していればローレベルになる。そして、このエラ
ー信号ESは図５(c) に示されているフレームパルスFPと
同期している図５(i) に示されている保護回路読込エッ
ジのタイミングで保護回路９に読込まれるが、その際に
エラー信号ESがハイレベルであればエラー状態、即ち同
期がとれていないことを意味している。しかし、前述の
ように５フレーム連続して同期検出が行われない場合に
同期外れと判定するので、図５の第３フレームF3でその
５フレーム目、即ち前方５段目になって図５(j) に示さ
れている保護回路９の出力信号である同期外れ信号OOF
がアクティブ (ハイレベル) になる。

【００２１】このようにして同期外れ信号OOF がアクテ
ィブになると同時に同期検出部６からフレームカウンタ
７へ与えられている図５(k) に示されているようなフレ
ームカウンタ禁止信号がアクティブ (ハイレベル) にな
ってフレームカウンタ７を停止する。これにより図５
(c) に示されているように、フレームパルスFPは前方５
段目に相当する図５の第３フレームF3からハンティング
状態に入る。

【００２２】フレームパルスFPがハンティング状態に入
ると、図５(d) に示されているクロックCKA によるパタ
ーン監視部４の認識結果が出力されるが、この際、フレ
ーム同期パターンが検出されていれば、それが図５(e)
に示されているように出力される。図５の例では、第４
フレームF4において並列パターン”７(111) ”が同期検
出されており、これがクロックCKA による監視結果とし
て出力される。この図５の第４フレームが後方１段目に
相当する。

【００２３】第４フレームF4においてフレーム同期パタ
ーンが検出されたことにより、図５(k) に示されている
フレームカウンタ禁止信号は解除されて図５(c) に示さ
れているようにフレームパルスFPが再度発生されるよう
になる。

【００２４】そして、次の図５の第５フレームF5におい
ても第４フレームF4と同様に並列パターン”７”が同期
検出されれば、図５(f) に示されているようにクロック
CKBによる監視結果もパターン”７(111) ”となってク
ロックCKA によるパターン認識と一致するので、図５
(h) に示されているエラー信号ESはローレベルになって
エラー発生状態でないことを示す。この図５の第５フレ
ームF5は後方２段目に相当するので、保護回路９は図５
(j) に示されている同期外れ信号OOF をノンアクティブ
（ローレベル）に転じさせて同期がとれていることを示
す。

【００２５】

【発明が解決しようとする課題】ところで、たとえば図
６に示されているようなシリアルデータが入力される場
合、このシリアルデータを１ビットずつずらした８通り
のタイミングT1〜T8で８並列変換すると、図７に示され
ているような８通りの並列パターン１〜８が得られる。

【００２６】この図７に示されているような並列パター
ンの同期パターンを検出した場合、図７の各並列パター
ンの右側に○を付して示したように、オール”０”また
はオール”１”となる信号系が存在する場合があり得
る。このため、このようなオール”０”またはオール”
１”となる信号系が入力断状態に陥った場合にもフレー
ム同期パターンとして検出される可能性がある。

【００２７】本発明はこのような事情に鑑みてなされた
ものであり、シリアルデータから並列変換された並列パ
ターン中のオール”０”またはオール”１”となる信号
系を入力断状態に陥った場合にも同期パターンとしては
検出しないように、換言すれば上述のような並列パター
ン中のオール”０”またはオール”１”となる信号系が
断状態に陥った場合には非同期状態であると認識し得る
ように構成した並列形フレーム同期回路の提供を目的と
する

【００２８】

【課題を解決するための手段】本発明の並列形フレーム
同期回路は端的には、並列数Ｎの入力信号に対し、その
基になっているシリアルデータ上でフレーム同期パター
ンのビット数に相当する並列信号を同時監視することに
より得られるフレーム同期パターンを検出する並列形フ
レーム同期回路であり、更に入力信号中に”１”また
は”０”が連続する信号系が存在する場合にそれを選択
出力する回路と、選択出力された信号系が断状態に陥っ
た場合には非同期状態であることを示す信号を出力する
回路とを備えている。

【００２９】以下、具体的に説明する。図８は本発明の
並列形フレーム同期回路の原理的構成を示すブロック図
であり、基本的には前述の図１に示されている従来例の
構成に本発明の特徴たる監視系選択回路31, 断検出回路
32及びORゲート33が付加された構成になっている。従っ
て、以下の説明では従来例と同一構成の部分については
その説明は省略する。

【００３０】各フレーム同期パターン検出部21〜2Nに
は、Ｎ並列の入力データID１〜IDＮの各信号系それぞれ
についてシフトレジスタ１のレジスタ段数分相当のデー
タが送られ、監視系選択回路31にはシフトレジスタ１中
の１段分のデータが順次与えられる。

【００３１】またこの監視系選択回路31にはパターン監
視部４によるパタン監視結果も与えられている。即ち、
シフトレジスタ１に入力されるＮ並列の入力データID１
〜IDＮの内から前述のような”１”または”０”が連続
する信号系がパターン監視部４により検出された場合に
それがいずれの信号系であるかを示す信号が監視系選択
回路31に与えられる。

【００３２】監視系選択回路31はシフトレジスタ１から
入力されるＮ並列の信号の内からパターン監視部４から
与えられる信号により指定される信号を監視対象とすべ
き信号として選択して断検出回路32へ出力する。

【００３３】断検出回路32はこの監視系選択回路31が選
択出力する信号系の断検出を行い、断状態に陥っている
ことを検出した場合には所定の信号をORゲート33へ出力
する。

【００３４】図１に示されている従来例では保護回路９
の出力信号はそのまま直接同期外れ信号OOF として出力
されいたが、本発明ではこの保護回路９の出力信号と断
検出回路32の出力信号とがORゲート33により論理和をと
られた上で同期外れ信号OOFとしてされる。

【００３５】

【作用】このような構成の本発明の並列形フレーム同期
回路では、シフトレジスタ１に入力されているＮ並列の
入力データID１〜IDＮの内に、オール”０”またはオー
ル”１”となる信号系が存在する場合に、その信号系が
パターン監視部４により検出される。そして、その信号
系がシフトレジスタ１から監視系選択回路31を介して断
検出回路32へ選択出力される。断検出回路32では、オー
ル”０”またはオール”１”となる信号系が入力断状態
に陥った場合にはそれを検出して所定の信号を出力し、
その信号がORゲート33を介して同期外れ信号OOF として
出力される。

【００３６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図９は本発明の並列形フレーム同期回路
の要部の具体的構成を示す回路図であり、監視系選択回
路31及び断検出回路32の構成が示されている。なお、本
実施例ではシフトレジスタ１に入力されるＮ並列の入力
データID１〜IDＮは８並列であって入力データID１〜ID
８とする。

【００３７】監視系選択回路31はデコーダ311 及びセレ
クタ312 で構成されている。デコーダ311 はパターン監
視部４から与えられる本実施例では３ビットの並列同期
パターン２進化状態信号XPBC01, XPBC02, XPBC04を入力
する。この３ビットの並列同期パターン２進化状態信号
XPBC01, XPBC02, XPBC04により、シフトレジスタ１に入
力される８並列の入力データID１〜ID８の内のオール”
０”またはオール”１”となる信号系が指定される。

【００３８】従って、デコーダ311 はこの並列同期パタ
ーン２進化状態信号XPBC01, XPBC02, XPBC04をデコード
してその結果を８ビットの信号としてセレクタ312 に与
えると、セレクタ312 はシフトレジスタ１から与えられ
ている８並列の入力データID１〜ID８の内から並列同期
パターン２進化状態信号XPBC01, XPBC02, XPBC04により
指定されている信号をオール”１”となる信号系を信号
DNH として、オール”０”となる信号系を信号DNL とし
てそれぞれ選択出力する。

【００３９】断検出回路32は３個のD-フリップフロップ
321, 322, 324 と、両D-フリップフロップ321, 322の出
力端子Ｑからの出力信号 (以下、Ｑ出力という）を入力
とする２入力のORゲート323 とで構成されている。

【００４０】両D-フリップフロップ321, 322のD-フリッ
プフロップ321 のD-入力端子には電源電位 (”１”)
が、同じくクロック端子には断検出監視クロックTim が
それぞれ入力されている。また、D-フリップフロップ32
1 の不論理のリセット端子Ｒには信号DNH が、D-フリッ
プフロップ322 の負論理のリセット端子Ｒには信号DNL
がそれぞれ入力されている。

【００４１】両D-フリップフロップ321, 322のＱ出力は
ORゲート323 に入力されており、このORゲート323 の出
力信号はD-フリップフロップ324 のD-入力端子に入力さ
れている。D-フリップフロップ324 は保護用に設けられ
ており、そのクロック端子には両D-フリップフロップ32
1, 322と同様に断検出監視クロックTim が入力されてい
る。

【００４２】このような本発明の並列形フレーム同期回
路の動作について以下に説明するが、基本的な動作は前
述の図１に示されている従来の並列形フレーム同期回路
と同様であるので省略する。以下では図９に示されてい
る本発明の特徴たる監視系選択回路31及び断検出回路32
の動作について説明する。

【００４３】図10は監視系選択回路31及び断検出回路32
の動作状態を示すタイミングチャートである。ここで
は、図10(c) に示されているORゲート323 の出力信号は
最初は”０”であるものとする。

【００４４】図10(a) に示されている断検出監視クロッ
クTim の立上がりに同期して両D-フリップフロップ321,
322それぞれのD-入力端子に入力されている電源電圧、
即ちレベル”１”を取り込むので、それぞれのＱ出力
は”１”になり、図１０(c) に示されているORゲート32
3 の出力信号も”１”になる。また断検出監視クロック
Tim の立上がりに同期して同時に、D-フリップフロップ
324 はORゲート323 のレベル”０”の出力信号を取り込
むので、そのＱ出力は”０”になり、図10(d) に示され
ている出力信号DWN は”０”になる。

【００４５】この後、図10(b) に示されているように信
号DNH, DNHの双方が共に断状態でなければ両D-フリップ
フロップ321, 322は共にリセットされるので、両D-フリ
ップフロップ321, 322のＱ出力は”０”になってORゲー
ト323 の出力信号も”０”になる。通常はこのような動
作が断検出監視クロックTim の１周期毎に反復され、D-
フリップフロップ324 の出力信号DWN は”０”を維持す
る。このD-フリップフロップ324 の出力信号DWN は前述
の如くORゲート33に入力されているので、保護回路９か
ら同期外れ信号OOF が出力されなければORゲート33から
も同期外れ信号OOFが出力されることはない。

【００４６】ところで、信号DNH またはDNL のいずれか
が断状態になると、断検出監視クロックTim の１周期の
間に信号の変化点が全く現れなくなるので、いずれかの
D-フリップフロップ321, 322がリセットされてなくて次
の断検出監視クロックTim の立上がりにORゲート323 の
出力信号が”１”になるとその状態が継続される。そし
て、更に次の断検出監視クロックTim の立上がりに同期
してD-フリップフロップ324 の出力信号が”１”にな
り、これが信号DWN としてORゲート33に入力されるの
で、同期外れ信号OOF が”１”になる。

【００４７】なお、上述の実施例ではＮ並列入力データ
として８並列を例としているがこれに限るものではな
い。

【００４８】

【発明の効果】以上に詳述したように本発明の並列形フ
レーム同期回路では、シリアルデータから得られたＮ並
列の信号中のオール”０”またはオール”１”となる信
号系を入力断状態に陥った場合にも同期パターンとして
は検出しないように、換言すれば上述のような並列パタ
ーン中のオール”０”またはオール”１”となる信号系
が断状態に陥った場合には非同期状態であると認識し得
るので、監視すべき信号系を選択することが出来、回路
規模を縮小することが可能になり、従って装置内の消費
電力の削減及び製造コストの低減が実現される。

【図面の簡単な説明】

【図１】従来の並列形フレーム同期回路の構成を示すブ
ロック図である。

【図２】従来の並列形フレーム同期回路のパターン監視
部の具体的な構成を示す回路図である。

【図３】従来の並列形フレーム同期回路において入力デ
ータの並列数Ｎが８である場合の同期パターンとフレー
ム同期パターン検出結果信号との関係を示す模式図であ
る。

【図４】図３の信号PTN-1 〜PTN-8 をエンコーダでエン
コードして２進化符号に変換した場合の結果を示す模式
図である。

【図５】従来の並列形フレーム同期回路の動作を示すタ
イムチャートである。

【図６】並列形フレーム同期回路に入力されるシリアル
データの一例を示す模式図である。

【図７】図６に示されているシリアルデータから得られ
る８並列の信号パターンを示す模式図である。

【図８】本発明の並列形フレーム同期回路の原理的構成
を示すブロック図である。

【図９】本発明の並列形フレーム同期回路の要部の具体
的構成を示す回路図である。

【図１０】本発明の並列形フレーム同期回路の要部の動
作状態を示すタイミングチャートである。

【符号の説明】

ID１〜IDＮＮ並列の入力信号 PTN-1 〜PTN-N 各入力の検出結果を表すＮビットの
信号４パターン監視部（並列同期パターン認識部）６同期検出部 21〜2N フレーム同期パターン検出部 31 監視系選択回路 32 断検出回路

Claims

【特許請求の範囲】

【請求項１】Ｎ並列の入力信号（ID１〜IDＮ）それぞ
れについてフレーム同期パターンを検出するフレーム同
期パターン検出部（21〜2N）と、フレーム同期がとれている状態において前記フレーム同
期パターン検出部（21〜2N）により検出された各入力の
検出結果を表すＮビットの信号(PTN-1〜PTN-N)を保持す
る並列同期パターン認識部(4) と、フレーム同期がとれている状態において前記フレーム同
期パターン検出部（21〜2N）により検出された各入力の
検出結果を表すＮビットの信号(PTN-1〜PTN-N)と、各フ
レーム周期における前記フレーム同期パターン検出部
（21〜2N）のＮビットの出力信号(PTN-1〜PTN-N)とを比
較することによりフレーム同期を検出する同期検出部
(6) とを備えた並列形フレーム同期回路において、前記並列同期パターン認識部(4) が、前記Ｎ並列の入力
信号（ID１〜IDＮ）の内に”１”または”０”が連続す
る入力信号の系を認識した場合にその信号系を監視対象
として選択出力する監視系選択回路(31)と、該監視系選択回路(31)により選択出力される信号系の断
検出を行い、断状態である場合に非同期状態であること
を示す信号を出力する断検出回路(32)とを備えたことを
特徴とする並列形フレーム同期回路。