JPH09298532A - 信号受信回路 - Google Patents

Abstract

(57)【要約】 【課題】入力信号のデータブロック長が、変化した場合
でも検出可能で、インターリーブ同期語を検出せずとも
同期語の確実な検出可能とする信号受信回路を提供す
る。 【課題を解決するための手段】先頭部分に同期語が挿入
されたブロックを単位とする直列データ系列の復調デジ
タル信号から同期検出信号を得て同期制御信号となす機
能を有する信号受信回路であり、前後のブロックに含ま
れる同期語間の正規間隔だけ遅延した正規検出信号と前
記正規間隔より所定量小さく遅延した短規検出信号と前
記正規間隔より所定量大きく遅延した長規検出信号とを
得る遅延手段３と、前記正規、短規、長規検出信号のう
ちいずれかの検出信号と、前記同期検出信号とが同時発
生した場合に、該当した前記検出信号に基づいて前記同
期制御信号を得る手段５とを有し、前記ブロックのデー
タ長が所定幅で変動しても前記同期制御信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号受信回路に関
し、特にデジタルコーディングされた復調信号から同期
語を検出する信号受信回路に関する。

【０００２】

【従来の技術及びその課題】デジタルコーディングされ
た信号の復調後の受信信号は、所定のデータブロック長
を有する直列データ系列からなり、各データブロックの
先頭部分に同期語と訳されるユニークワード（ＵＷ：Un
ique Word）が挿入されている。

【０００３】受信側においては、この同期語を確実に検
出しなければ適切な信号処理が行えないため同期語検出
の信頼性を向上することは極めて重要な課題となってい
る。

【０００４】従来は、同期語の検出精度を向上させるた
め、ある時点のデータブロックに含まれる同期語と１デ
ータ長前のデータブロックに含まれる同期語とが所定の
時間間隔で検出された場合のみを正しい同期語として使
用していた。このため、１データ長の遅延時間を備えた
遅延回路とＡＮＤ回路とを使用して上記機能を実現して
いた。

【０００５】しかしながら、このような構成では、ノイ
ズ等のような影響を受けて復調したデジタルデータ信号
列のデータブロック長が変化する事故が発生した場合、
同期語の正しい検出ができないという欠点があった。

【０００６】特開昭６１ー１８６０４０号公報には、従
来の受信回路の一例が開示されている。この信号受信回
路は、図６にそのブロック図を示すように、第１検出期
間を決定する第１アパチャ信号Ｃ１を発生する第１アパ
チャ信号発生手段１１と、入力信号Ａを光／電気変換す
るＯ／Ｅ変換器１２と、変換回路１２からの電気信号の
中から同期語を検出する同期語検出手段１３と、所定長
さのアパチャ信号を複数発生する第２アパチャ信号発生
手段１４と、同期語検出手段１３の出力に基づき第２ア
パチャ信号発生手段１４のアパチャ信号発生を所定期間
停止するインヒビット手段１８とから構成されている。

【０００７】かかる構成によれば、入力信号Ａから同期
語を検出しても直接検出期間とせず、別途第１アパチャ
信号発生手段１１、第２アパチャ信号発生手段１４によ
って複数のアパチャ信号を発生させて検出期間としてい
る。したがって、アパチャ信号の発生を所定期間停止す
るインヒビット手段１８や多数のアンド回路１９、２
１、２２、２３等が必要不可欠であるばかりでなく、入
力信号自体のデータブロック長が変化するという事故に
対しては対処不可能である。

【０００８】また、第２の従来技術として特開昭６２ー
４５２４２号公報に開示されており、その構成を示す図
７を参照すると、第１の遅延回路３４とＡＮＤゲート３
５とから成る回路が、一ブロック内に含まれる第１、第
２同期語のいずれも検出されたとき出力信号を出力する
働きを有し、次段の第２遅延回路３６とＡＮＤゲート３
７とから成る回路は、同期語対が丁度一ブロック長の経
過後に再び検出された時にだけ出力する働きを有してい
るため、入力信号２１のデータブロック長が何らかの原
因で変化した場合には、直列／並列変換器３８に同期信
号をアンド回路３７から送出できないという欠点があ
る。

【０００９】更に、第３の従来技術を特開平１ー３１１
７３９号公報を参照して説明すると、この回路は、同期
語の検出タイミングにより誤り訂正の復号を行った後
に、この信号中にインターリーブ配置されている同期語
を同期語検出と同様に、再度検出する。したがって、同
期引き込み時間の短縮を図ることができるが、一データ
長の中にインターリーブ同期語配置領域が制御情報又は
送信信号の領域中に挿入されていることが必要不可欠と
なる点が難点である。

【００１０】そこで、本発明の目的は、入力信号のデー
タブロック長が変化した場合でも、またはインターリー
ブ同期語を検出せずとも同期語の確実な検出を可能とす
るとともに、構成を簡素化した信号受信回路を提供する
ことにある。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による信号受信回路は、先頭部分に同期語が
挿入されたブロックを単位とする直列データ系列の復調
デジタル信号から同期検出信号を得て同期制御信号とな
す機能を有する信号受信回路において、前記ブロックの
データ長が所定幅で変動しても前記同期制御信号を得る
手段を備えて構成される。ここで、前記手段は、前後の
ブロックに含まれる同期語間の正規間隔だけ遅延した正
規検出信号と前記正規間隔より所定量小さく遅延した短
規検出信号と前記正規間隔より所定量大きく遅延した長
規検出信号とを得る遅延手段と、前記正規、短規、長規
検出信号のうちいずれかの検出信号と、前記同期検出信
号とが同時発生した場合に、該当した前記検出信号に基
づいて前記同期制御信号を得る手段とを備える。

【００１２】また、本発明の他の態様による信号受信回
路は、受信した直列データ系列のデジタル信号を復調す
る復調器と、復調されたデジタル信号から同期語の存在
する位置を同期語検出信号として出力する同期語検出器
と、今回の同期語検出信号と前回の同期語検出信号との
論理１のパルスの時間間隔だけの遅延量を有する正規検
出信号と、この正規検出信号よりも１クロック分だけ論
理１のパルス間隔の小さい短規検出信号と、前記正規検
出信号よりも１クロック分だけ論理１のパルス間隔の大
きい長規検出信号とを出力する遅延回路と、前記正規検
出信号、短期検出信号、長期検出信号を３入力とするＯ
Ｒ回路と、前記同期語検出信号と前記ＯＲ回路の出漁と
を２入力とするＡＮＤ回路と、直列データを並列データ
に変換するＳ／Ｐ回路とを備え、前記ＡＮＤ回路の出力
信号により前記Ｓ／Ｐ変換器を同期制御するように構成
される。そして、前記ＡＮＤ回路の出力信号により前記
遅延回路をリセットするリセット信号を発生するリセッ
ト信号発生回路を有する。

【００１３】

【発明の実施の形態】本発明の一実施の形態を示す図１
のブロック図を参照すると、本発明の信号受信回路は、
受信した直列データ系列のデジタル信号を復調する復調
器１と、復調されたデジタル信号Ｓ１０から同期語の存
在する位置を論理１とした時系列パルスで出力する同期
語検出信号Ｓ１１を出力する同期語検出器２と、今回の
同期語検出信号Ｓ１１と前回の同期語検出信号Ｓ１１と
の論理１のパルスの時間間隔だけの遅延量を有する正規
検出信号Ｓ１３と、正規検出信号Ｓ１３よりも１クロッ
ク分だけ論理１のパルス間隔の小さい短規検出信号Ｓ１
２と、正規検出信号Ｓ１３よりも１クロック分だけ論理
１のパルス間隔の大きい長規検出信号１４とを出力する
遅延回路３と、検出信号Ｓ１２、Ｓ１３、Ｓ１４を３入
力とするＯＲ回路４と、同期語検出信号Ｓ１１とＯＲ回
路４とを２入力とするＡＮＤ回路５と、直列データを並
列データに変換するＳ／Ｐ回路６とを備え，ＡＮＤ回路
５の出力信号（同期制御信号）Ｓ１６によって直列／並
列（Ｓ／Ｐ）変換器６が同期制御される。

【００１４】ここで、本実施形態は、出力信号Ｓ１６に
よってリセット信号を生成して、遅延回路３の構成素
子、例えばフリップフロップ回路や単安定マルチバイブ
レータ等をリセットするリセット信号発生回路Ｓ１７を
設けることが好ましいが、リセットしない構成素子の場
合でも遅延回路３の遅延スタート時点を検出信号Ｓ１
２、Ｓ１３、Ｓ１４とも共通にする制御が必要である。

【００１５】かかる構成においては、直列データ系列を
なす各ブロック毎のデータ長が正規の場合に限らず、何
らかの原因で１クロック分小さくなった場合と１クロッ
ク分大きくなった場合とのデータ長でも、出力信号１６
が得られるため、Ｓ／Ｐ変換器６を同期させることがで
きる。

【００１６】本実施の形態において、復調されたデジタ
ル信号１０のフォーマットを示す図２を参照すると、こ
のデジタル信号は、ブロックを単位として多数直列に配
列された直列データ系列から成り、例えば第ｎのブロッ
クは所定のブロック長Ｌ１を有し、先頭部に同期語Ｓ１
が挿入され、引き続いて第１の情報Ｓ２が挿入されてい
る。

【００１７】同期語Ｓ１は、通常、複数ビットからな
り、このビット配列は第１の情報Ｓ２内では極めてまれ
にしか発生しないようなユニークなものであり、第１の
情報Ｓ２内には制御信号やデータ信号等の他に、適宜パ
リティビット等も含まれていて良い。第（ｎ＋１）のブ
ロックは、前記ブロック長Ｌ１と共通したブロック長Ｌ
２を備え、同様に同期語Ｓ３、第２の情報Ｓ４が挿入さ
れている。

【００１８】このようなブロックのブロック長Ｌ１、Ｌ
２は、正常状態で復調された場合には固定的であるが、
送信系から受信系の復調器１に至るまでに、ノイズ等の
何らかの原因によりブロック長が１クロック分大きくな
ったり、逆に小さくなったりするような事故が発生する
ことが判明した。

【００１９】このような場合の動作状態を図３を参照し
て説明すると、同期語検出信号Ｓ１１の前回の時点ｔ１
の検出パルスＰ１に対して、正常状態、即ち正規のブロ
ック長だけ雑間した現時点ｔ２の検出パルスＰ２が検出
された場合に対して、遅延回路３においては、１クロッ
ク分だけ小さい短規検出信号Ｓ１２と正規検出信号Ｓ１
３と、１クロック分だけ大きい長規検出信号Ｓ１４との
３信号を出力する機能が備えられている。

【００２０】さて、遅延回路３が、リセット信号Ｓ１７
によりリセットされて同時にスタートした場合、正規検
出信号Ｓ１３と検出パルスＰ２とが同時発生するため、
ＯＲ回路４の出力信号Ｓ１５のうち同時発生部分のパル
スのみがＡＮＤ回路５の出力信号Ｓ１６となる。この出
力信号Ｓ１６によってＳ／Ｐ変換器６が同期して正常状
態の出力が得られる。

【００２１】また、出力信号Ｓ１６に基づいてリセット
信号発生回路７で得られるリセット信号Ｓ１７は遅延回
路３に付加されて、遅延させるためのスタート時点が揃
えられる。この場合には、長規検出信号Ｓ１４はもはや
論理１のパルスを発生させる必要がないためリセット信
号Ｓ１７で初期状態に戻されて良い。

【００２２】次に、復調デジタル信号のブロック長が１
クロック分だけ小さい場合んぽ動作図４のタイミングチ
ャートを参照して説明する。短規検出信号Ｓ１２と同期
語検出信号Ｓ１１とのパルスが同時発生するため、この
時点で出力信号Ｓ１６が得られ、Ｓ／Ｐ変換器６を同期
する。正規検出信号Ｓ１３、長規検出信号Ｓ１４は、も
はや論理１のパルスを発生させる必要がないためリセッ
トされる。

【００２３】逆にブロック長が１クロック分だけ大きい
場合を示す図５のタイミングチャートを参照すると、同
期語検出信号Ｓ１１のパルスは、長規検出信号Ｓ１４と
同時発生となるため検出信号Ｓ１４と同様の出力信号１
６が得られ、同期信号として使用される。この場合も、
出力信号Ｓ１６から得られたリセット信号に基づいて遅
延回路３がリセットされる。

【００２４】この他に、２クロック分以上の大きいブロ
ック長となった場合、あるいは２クロック分以下の小さ
いブロック長となった場合には、もはや情報の部分も信
頼できないものとして出力信号Ｓ１６は得られず、当然
出力信号Ｓ１６で同期されない。

【００２５】本実施の形態によれば、１クロック分だけ
の大小にかかわらず、２分１の１クロック分等の中途半
端なブロック長の変動に対しても、検出信号Ｓ１６を得
ることができる。

【００２６】本実施の形態では、１クロック分小さいか
大きい場合にも、出力信号Ｓ１６を得るようにしたが、
この他に遅延回路３の出力信号数を増加することによ
り、適宜データのクロック長の変化量を大きく設定する
ことができる。また、１ブロックのブロック長を検出す
る場合を示したが、この他に２ブロック間のブロック長
等も、検出することもできる。

【００２７】復調器１からのデジタル信号Ｓ１０は、１
列だけの直列データ系列について示したが、この他に複
数列の直列データ系列についても本実施の形態と各々共
通した回路構成で実現できる。

【００２８】

【発明の効果】以上説明したように、本発明の受信回路
によれば、例えば、ノイズ等の影響を受けて復調したデ
ジタルデータ信号列のデータブッロック長が変化する事
故が発生しても、同期語検出信号を正しく得ることがで
き、同期語検出の信頼性を向上することができ、上述し
た目的が全て達成される。

【図面の簡単な説明】

【図１】本発明による受信回路の一実施の形態を示すブ
ロック図である。

【図２】復調されたデジタル信号のフォーマットを示す
説明図である。

【図３】本発明の実施形態において、直列データ系列の
データブロック長が正規の場合の動作を示すタイミング
チャートである。

【図４】本発明の実施形態において、直列データ系列の
データブロック長が１クロック分小さくなった場合の動
作を示すタイミングチャートである。

【図５】本発明の一実施の形態においてデータブロック
長が１クロック分大きくなっった場合の動作を示すタイ
ミングチャートである。

【図６】従来の受信回路の一例を示す構成ブロック図で
ある。

【図７】従来の受信回路の他例を示す構成ブロック図で
ある。

【符号の説明】

１ 復調器 ２ 同期語検出器 ３、３４、３６ 遅延回路 ４ オア（ＯＲ）回路 ５、１９、２１、２２、２３ アンド（ＡＮＤ）回路 ６、３８ 直列／並列（Ｓ／Ｐ）変
換器 ７ リセット信号発生回路 １１ 第１アパチャ信号発生手
段 １２ 光／電気（Ｏ／Ｅ）変換
器 １３ 同期語検出手段 １４ 第２アパチャ信号発生手
段 １８ インヒビット信号発生回
路 ３２ 同期語検出回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】先頭部分に同期語が挿入されたブロックを
   単位とする直列データ系列の復調デジタル信号から同期
   検出信号を得て同期制御信号となす機能を有する信号受
   信回路において、 前記ブロックのデータ長が所定幅で変動しても前記同期
   制御信号を得る手段を備えて成ることを特徴とする信号
   受信回路。
2. 【請求項２】前記手段は、前後のブロックに含まれる同
   期語間の正規間隔だけ遅延した正規検出信号と前記正規
   間隔より所定量小さく遅延した短規検出信号と前記正規
   間隔より所定量大きく遅延した長規検出信号とを得る遅
   延手段と、前記正規、短規、長規検出信号のうちいずれ
   かの検出信号と、前記同期検出信号とが同時発生した場
   合に、該当した前記検出信号に基づいて前記同期制御信
   号を得る手段とを備えた請求項１に記載の信号受信回
   路。
3. 【請求項３】受信した直列データ系列のデジタル信号を
   復調する復調器と、 復調されたデジタル信号から同期語の存在する位置を同
   期語検出信号として出力する同期語検出器と、 今回の同期語検出信号と前回の同期語検出信号との論理
   １のパルスの時間間隔だけの遅延量を有する正規検出信
   号と、この正規検出信号よりも１クロック分だけ論理１
   のパルス間隔の小さい短規検出信号と、前記正規検出信
   号よりも１クロック分だけ論理１のパルス間隔の大きい
   長規検出信号とを出力する遅延回路と、 前記正規検出信号、短期検出信号、長期検出信号を３入
   力とするＯＲ回路と、 前記同期語検出信号と前記ＯＲ回路の出漁とを２入力と
   するＡＮＤ回路と、 直列データを並列データに変換するＳ／Ｐ回路とを備
   え、前記ＡＮＤ回路の出力信号により前記Ｓ／Ｐ変換器
   を同期制御することを特徴とする信号受信回路。
4. 【請求項４】前記ＡＮＤ回路の出力信号により前記遅延
   回路をリセットするリセット信号を発生するリセット信
   号発生回路を有する請求項３に記載の信号受信回路。