JPH06301600A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】ストアバッファ１に保持されたアドレスとリー
ドアドレスとの比較回路４と、キャッシュメモリ２に保
持されたアドレスとリードアドレスとの比較回路５と、
比較回路４，５の比較結果とストアデータの有効バイト
情報１３から、セレクタ７のセレクト信号を生成するデ
ータセレクト制御回路６と、ストアバッファ１，キャッ
シュメモリ２，主記憶３のいずれかのデータを選択する
セレクタ７を設ける。 【効果】リード要求のあったデータをストアバッファが
保持している場合、そのデータを直接読みだすことがで
き、演算装置から要求されたリードデータの転送時間を
短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機用半導体集積回路
装置に係り、特に、ストアバッファを備える記憶装置に
関する。

【０００２】

【従来の技術】演算装置と、キャッシュメモリあるいは
主記憶との間にストアバッファを設け、ストア命令の実
行を高速化する技術が知られている。ストアバッファを
有する記憶装置では、ストア命令を実行すると、演算装
置の待ち時間なしにストアデータがストアバッファに書
き込まれ、その後、ストアバッファからキャッシュメモ
リあるいは主記憶に書き込まれる。ストアバッファから
キャッシュメモリあるいは主記憶への書き込み前に、ス
トアバッファ中のエントリと同じアドレスに対してリー
ド命令を実行すると、ストアバッファに書き込んだデー
タが最新のデータなので、ストアバッファのデータを演
算装置にリードする必要がある。

【０００３】従来は、ストアバッファに書き込んだデー
タを、一旦、キャッシュメモリあるいは主記憶に書き込
んだ後に、キャッシュメモリあるいは主記憶からデータ
を演算装置に転送していた。このような記憶装置は特開
平3−257555 号公報において開示されている。

【０００４】

【発明が解決しようとする課題】上記従来例では、リー
ド命令の実行時にストアバッファのデータを、一旦、キ
ャッシュメモリあるいは主記憶に書き込むため、リード
命令の実行時間が大きい。また、演算装置はリードデー
タが転送されるまで処理を停止しているため、性能低下
の原因となるという欠点があった。本発明は、この欠点
を解決するためのものであり、演算装置から要求された
リードデータの転送時間を短縮することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、キャッシュメ
モリ、あるいは主記憶に対して、演算装置からリード要
求のあったデータをストアバッファが保持している場合
に、ストアバッファのデータを、一旦、キャッシュメモ
リあるいは主記憶に書き込むこと無しに、ストアバッフ
ァから直接データを読みだすことにした。さらに、複数
バイトのストアデータのうち、有効なデータをストアバ
ッファから読みだし、有効でないデータはキャッシュメ
モリあるいは主記憶から読みだすことにした。さらに、
リード要求のあったデータをストアバッファが複数組保
持している場合に、最新のデータを読みだすことにし
た。

【０００６】

【作用】キャッシュメモリ、あるいは主記憶に対して、
演算装置からリード要求のあったデータをストアバッフ
ァが保持している場合に、ストアバッファのデータを直
接読みだすことが可能になるため、ストアバッファから
キャッシュメモリ、あるいは主記憶に書き込む時間が省
略され、リードデータの転送時間を短縮することができ
る。

【０００７】

【実施例】図１は、本発明の記憶装置の構成を示す図で
あり、キャッシュメモリと主記憶を持つ記憶装置の例で
ある。図１において、１はストアバッファであり、アド
レスバッファ１１，バリッドビット１２，ストアデータ
の有効バイト情報１３，データバッファ１４からなる。
ストア命令が実行されると、ストアアドレスはアドレス
バッファに、ストアデータはデータバッファに書き込ま
れる。このときストアバッファ内のエントリが有効であ
ることを示すバリッドビットは１となり、ストアデータ
の有効なバイト位置を示す情報が有効バイト情報に書き
込まれる。ストアバッファ中のストアデータがキャッシ
ュメモリあるいは主記憶に書き込まれると、バリッドビ
ットは０となり、エントリを無効化する。

【０００８】２はキャッシュメモリであり、アドレスア
レイ１４とデータアレイ１５から構成される。３は主記
憶である。比較回路４は、ストアバッファのアドレスバ
ッファに保持されたアドレスとリードアドレスとの比較
を行い、比較回路５はキャッシュメモリのアドレスアレ
イに保持されたアドレスとリードアドレスとの比較を行
う。

【０００９】比較回路４では、ストアアドレスとリード
アドレスが一致し、一致したエントリが有効、つまり、
バリッドビットが１であるときにアドレスが一致したと
いう情報をデータセレクト制御回路６に出力する。デー
タセレクト制御回路は、比較回路４，５の出力とストア
バッファの有効バイト情報を入力とし、セレクタ７のデ
ータセレクト信号を出力する。セレクタ７はストアバッ
ファ、キャッシュメモリ、主記憶のいずれかのデータを
選択し、リードデータとして演算装置に転送する。

【００１０】次に、演算装置からリード要求が発行され
た場合の動作について説明する。演算装置からリード要
求が発行されると、ストアバッファとキャッシュメモリ
は、要求されたデータを保持しているかどうかを比較回
路４，５でチェックし、この比較結果により、データセ
レクト制御回路６でセレクタ７が選択するデータを決定
する。図２に比較回路４，５の比較結果と選択されるデ
ータの対応を示す。

【００１１】項番１のストアバッファ，キャッシュメモ
リ共に不一致である場合は、主記憶のデータをリードデ
ータとしてセレクタで選択する。項番２のストアバッフ
ァが不一致、キャッシュメモリが一致の場合、キャッシ
ュメモリのデータを選択する。項番３のストアバッファ
が一致、キャッシュメモリが不一致の場合、ストアバッ
ファの有効バイト情報で示される有効なデータをデータ
バッファから選択し、その他のデータを主記憶から選択
する。ストアバッファ，キャッシュメモリが共に一致の
場合、ストアバッファの有効バイト情報で示される有効
なデータをデータバッファから選択し、その他のデータ
をキャッシュメモリから選択する。

【００１２】図３は、ストアバッファ１の詳細構成を示
す。図３はストアバッファのエントリ数が４，データバ
ッファ１４の各エントリがそれぞれ４バイトデータで構
成され、演算装置に転送するリードデータが４バイトで
ある例を示す。また、この例では、ストアバッファは先
入れ先だしバッファであり、エントリ０から順にエント
リ３まで書き込み、その後、エントリ０をキャッシュメ
モリあるいは主記憶に書き込んだ状態を示す。

【００１３】アドレスバッファ１１中のＡＤ０〜ＡＤ３
はストアアドレス、データバッファ１４中のＤＴ０〜Ｄ
Ｔ３はストアデータである。バリッドビット１２は、１
であるときにそのエントリが有効であることを示し、図
３の例ではエントリ０が無効、エントリ１〜３が有効で
ある。有効バイト情報１３はストアデータが４バイトな
ので、各エントリで１バイト毎に１ビットずつ、計４ビ
ット持つ。有効バイト情報はストアデータのどのバイト
が有効であるかを示し、図３のエントリ０は４バイト目
のデータが有効、エントリ１は全バイトが有効、エント
リ２は有効なバイトは無し、エントリ３は２バイト目と
４バイト目のデータが有効である。

【００１４】エントリ０のアドレスがリードアドレスと
一致した場合、エントリ０はバリッドビットが０である
ので、ストアバッファのデータは選択されず、キャッシ
ュメモリあるいは主記憶のデータがリードデータとして
選択される。

【００１５】エントリ１のアドレスがリードアドレスと
一致した場合、エントリ１のデータが全バイト有効なの
で、データバッファのデータがリードデータとして選択
される。

【００１６】エントリ２のアドレスがリードアドレスと
一致した場合、有効バイト情報が全て０であり、有効な
データがストアバッファに存在しないので、キャッシュ
メモリあるいは主記憶のデータがリードデータとして選
択される。

【００１７】エントリ３のアドレスがリードアドレスと
一致した場合、データバッファの２バイト目と４バイト
目のデータ、及び、キャッシュメモリあるいは主記憶の
１バイト目と３バイト目のデータが、リードデータとし
て演算装置に転送されることになる。

【００１８】また、エントリ１とエントリ３の両方のア
ドレスがリードアドレスと一致した場合、エントリ３の
データがエントリ１のデータよりも新しいので、２バイ
ト目と４バイト目のデータをエントリ３から読みだし、
１バイト目と３バイト目のデータをエントリ１から読み
だす。

【００１９】ストアアドレスとリードアドレスが一致し
た場合の詳細な動作を、図４を用いて説明する。図４
は、リードポインタと、ストアバッファの各エントリの
ヒット情報と、データセレクト制御回路が選択するエン
トリの関係を示す図である。図４は、ストアデータの１
バイトの選択に対応し、この動作を達成する論理を、ス
トアデータのバイト数だけデータセレクト制御回路中に
備える。リードポインタは、キャッシュメモリあるいは
主記憶に対してストアデータを書き込むエントリを指示
するポインタである。ストアバッファが先入れ先だしバ
ッファである場合、ストアバッファ内の最も古いエント
リから順に、キャッシュメモリあるいは主記憶に書き込
む。

【００２０】図４中の各値（０，１，Ｘ）は、ヒット情
報であり、リードアドレスとストアアドレスの比較結果
と、バリッドビット，有効バイト情報の論理積である。
この値が１であるエントリが、リードデータとして選択
される可能性がある。図３でエントリ１と３のストアア
ドレスがリードアドレスと一致した場合について説明す
る。図３ではエントリ１が最も古いエントリなので、リ
ードポインタはエントリ１を指示する。１バイト目と３
バイト目のヒット情報は、エントリ１が１、その他のエ
ントリが０なので、図４からエントリ１を選択する。２
バイト目と４バイト目のヒット情報は、エントリ１とエ
ントリ３が１、その他のエントリが０なので、図４から
エントリ３を選択する。このような動作を行うことによ
り、リードアドレスが複数のストアアドレスと一致した
場合でも、最新の情報を読みだすことができる。

【００２１】上記の実施例では、ストア命令の実行時
に、ストアバッファに既に登録済みのエントリのアドレ
スとストアアドレスが一致した場合でも、有効バイト情
報をそのまま書き込むことを想定している。そのため複
数のエントリのアドレスがリードアドレスと一致した場
合、最新のデータを読みだすために、図４のような論理
を組む必要がある。

【００２２】有効バイト情報を書き込む際の別の実施例
を、図５を用いて説明する。図５は、エントリ３をスト
アする際に、エントリ１とアドレスが一致した場合の動
作を示す。図５において（ａ）はエントリ３をストアす
る前のストアバッファの状態、（ｂ）はエントリ３をス
トアした後のストアバッファの状態である。図５(ａ)で
は、エントリ３の２バイト目と４バイト目のデータが有
効なので、エントリ３をストアする際に、エントリ１の
２バイト目と４バイト目の有効バイト情報をリセットす
る。このことにより、各バイトで有効なデータを持つエ
ントリが一つしか存在しなくなる。従って、アドレスが
一致し、有効バイト情報が１であるデータを、そのまま
リードデータとして転送すればよく、図４のような動作
が不要になり、制御が簡単になる。

【００２３】ストアバッファのデータをキャッシュメモ
リに書き込む際に、ワード単位で書き込み制御を行うシ
ステムでは、図５（ｂ）のエントリ１のように全てのバ
イトが有効でない場合に、キャッシュメモリのデータを
一旦読み、このデータにストアバッファのデータをマー
ジして再びキャッシュメモリに書き込む必要がある。一
方、図３のエントリ１のように全てのバイトが有効であ
る場合には、直接データをキャッシュメモリに書き込む
ことができ、書き込み時間が短い。そこで、リード要求
のあったデータを読みだすための有効バイト情報と、キ
ャッシュメモリに書き込むための有効バイト情報を独立
に設け、前者に図５に示した動作をさせ、後者に図３に
示した動作をさせることにより、ストアバッファからキ
ャッシュメモリへの書き込みを高速化することができ
る。

【００２４】なお、本発明でのストアバッファのエント
リ数，データバッファのバイト数，及び、リードデータ
のバイト数は、実施例の説明で用いた数に限定されるも
のではない。また、本実施例では演算装置からのリード
要求あった場合について説明したが、他プロセッサから
のリード要求があった場合でも、同様な動作をし、スト
アバッファのデータを直接リードデータとして転送でき
る。

【００２５】図６は、キャッシュメモリを持たない記憶
装置の例を示す。演算装置からリード要求があると、ス
トアバッファ１のアドレスバッファ１１に保持されたア
ドレスとリードアドレスとの比較を比較回路４で行う。
比較結果が一致し、バリッドビット１２が１であるエン
トリのうち、有効バイト情報１３で示される有効データ
をストアバッファからリードデータとして転送し、その
他のデータを主記憶から転送する。ストアバッファのア
ドレスが一致しない場合は、主記憶のデータをリードデ
ータとして転送する。

【００２６】

【発明の効果】本発明では、キャッシュメモリ、あるい
は主記憶に対して、演算装置からリード要求のあったデ
ータをストアバッファが保持している場合に、ストアバ
ッファのデータを直接リードデータとして転送する。従
って、ストアデータをストアバッファからキャッシュメ
モリ、あるいは主記憶に書き込む必要がないため、演算
装置から要求されたリードデータの転送時間が短縮され
る。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】図１の動作の説明図。

【図３】ストアバッファの実施例を示す説明図。

【図４】データセレクト制御回路の動作を示す説明図。

【図５】ストアバッファの別の実施例を示す説明図。

【図６】本発明の別の実施例を示すブロック図。

【符号の説明】

１…ストアバッファ、２…キャッシュメモリ、３…主記
憶、４，５…比較回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリあるいは主記憶に書き込
   むデータを一時的に保持するストアバッファを備える記
   憶装置において、前記キャッシュメモリあるいは主記憶
   に対してリード要求があったデータを前記ストアバッフ
   ァが保持している際に、前記ストアバッファから前記デ
   ータを読みだすことを特徴とする記憶装置。
2. 【請求項２】請求項１において、前記ストアバッファ
   は、ストアアドレスと、ストアデータと、ストアデータ
   の有効バイト位置を示す情報を、複数組保持する記憶装
   置。
3. 【請求項３】請求項１または２において、前記キャッシ
   ュメモリあるいは主記憶に対してリード要求のあったデ
   ータのアドレスと、前記ストアアドレスとの比較をする
   手段と、比較結果に従って、前記ストアデータとキャッ
   シュメモリあるいは主記憶のデータのいずれかを選択す
   る手段を備える記憶装置。
4. 【請求項４】請求項１，２または３において、前記スト
   アデータは、バイト毎に読みだし可能であり、前記キャ
   ッシュメモリあるいは主記憶に対してリード要求のあっ
   たデータを前記ストアバッファが保持している際に、前
   記ストアデータの有効バイト位置を示す情報に対応する
   有効なデータを前記ストアバッファから読みだし、有効
   でないデータを前記キャッシュメモリあるいは主記憶か
   ら読みだす記憶装置。
5. 【請求項５】請求項１，２，３または４において、前記
   キャッシュメモリあるいは主記憶に対してリード要求が
   あったデータを前記ストアバッファが複数組保持してい
   る際に、最新のストアデータを優先的に読みだす手段を
   備える記憶装置。
6. 【請求項６】請求項１，２，３，４または５において、
   前記ストアバッファに書き込みを行う前記ストアアドレ
   スと、ストアバッファに登録済みのストアアドレスが一
   致した際に、書き込みを行う前記ストアデータの有効バ
   イト位置を示す情報に対する、ストアバッファに登録済
   みのストアデータの有効バイト位置を示す情報をリセッ
   トする手段を備える記憶装置。
7. 【請求項７】請求項１，２，３，４，５または６におい
   て、前記ストアバッファは、リード要求のあったデータ
   を読みだすための前記ストアデータの有効バイト位置を
   示す情報と、キャッシュメモリあるいは主記憶に対して
   書き込むための前記ストアデータの有効バイト位置を示
   す情報を備え、ストアバッファに書き込みを行う前記ス
   トアアドレスと、ストアバッファに登録済みのストアア
   ドレスが一致した際に、リード要求のあったデータを読
   みだすためのストアデータの有効バイト位置を示す情報
   のみを、前記リセットする手段によりリセットする記憶
   装置。