JPH06302199A - メモリテスト回路装置 - Google Patents
メモリテスト回路装置Info
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- JPH06302199A JPH06302199A JP5088300A JP8830093A JPH06302199A JP H06302199 A JPH06302199 A JP H06302199A JP 5088300 A JP5088300 A JP 5088300A JP 8830093 A JP8830093 A JP 8830093A JP H06302199 A JPH06302199 A JP H06302199A
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Abstract
(57)【要約】
【目的】 高テスト効率の、高集積化に適したメモリテ
スト回路装置を提供する。 【構成】 スキャン方式のメモリテスト回路装置におい
て、メモリの端子に接続するレジスタがアドレスレジス
タ４,入力データレジスタ３,出力データレジスタ１０の
順にデータをシフトするスキャンチェーンを有するスキ
ャンフリップフロップで構成され、比較器６により入力
データとメモリの読み出しデータが1の補数の関係にあ
るか否かを判定することで、書き込みと読み出しのテス
トに要する時間とテストパターンのサイズを大幅に縮小
化する。
スト回路装置を提供する。 【構成】 スキャン方式のメモリテスト回路装置におい
て、メモリの端子に接続するレジスタがアドレスレジス
タ４,入力データレジスタ３,出力データレジスタ１０の
順にデータをシフトするスキャンチェーンを有するスキ
ャンフリップフロップで構成され、比較器６により入力
データとメモリの読み出しデータが1の補数の関係にあ
るか否かを判定することで、書き込みと読み出しのテス
トに要する時間とテストパターンのサイズを大幅に縮小
化する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に適した高テ
スト効率のメモリテスト回路装置に関する。
スト効率のメモリテスト回路装置に関する。
【０００２】
【従来の技術】本発明者が提案したスキャン方式のメモ
リテスト回路装置を図11に示す。図11において、67,74
はアドレスレジスタ、66,73は入力データレジスタ、71,
78は出力データレジスタ、69,76はメモリ、68,70,72,7
5,77はマルチプレクサ、79,80は制御回路である。図7は
図11の回路装置の書き込み動作タイミング図、図8は図1
1の回路装置の読み出し動作タイミング図である。
リテスト回路装置を図11に示す。図11において、67,74
はアドレスレジスタ、66,73は入力データレジスタ、71,
78は出力データレジスタ、69,76はメモリ、68,70,72,7
5,77はマルチプレクサ、79,80は制御回路である。図7は
図11の回路装置の書き込み動作タイミング図、図8は図1
1の回路装置の読み出し動作タイミング図である。
【０００３】図11において、テストモードの時、入力デ
ータレジスタ66とアドレスレジスタ67と出力データレジ
スタ71はシフトレジスタとして動作し、SCAN_IN端子の
データは１ビット毎にマルチプレクサ68を介して入力デ
ータレジスタ66とアドレスレジスタ67に格納される。上
記手順によりアドレスレジスタ67とデータレジスタ66が
確定した状態で、書き込み制御信号TEST_WEを有効にす
ることにより、RAM69に１ワードの書き込みができる。
次に、SCAN_CTL信号を有効にし、SCAN_IN端子のデータ
をシフト動作でアドレスレジスタに格納する。このと
き、入力データレジスタは前値を保持する。この状態
で、書き込み制御信号TEST_WEを有効にすることにより2
ワード目の書き込みができる。2ワード目以降は、デー
タを更新するまで、書き込むワード数だけアドレスレジ
スタの設定を繰り返し、書き込み制御信号TEST_WEを有
効にすることにより順次データを書き込む。図7はこの
テストモードによるRAMの書き込み動作タイミングを示
す。図7は、データ3ビット,アドレス2ビットのRAMの0番
地,2番地,4番地,6番地,8番地,10番地,12番の書き込み動
作のタイミングである。1ワードの書き込みに、1ワード
目は5クロック、2ワード目以降2クロック要することが
わかる。
ータレジスタ66とアドレスレジスタ67と出力データレジ
スタ71はシフトレジスタとして動作し、SCAN_IN端子の
データは１ビット毎にマルチプレクサ68を介して入力デ
ータレジスタ66とアドレスレジスタ67に格納される。上
記手順によりアドレスレジスタ67とデータレジスタ66が
確定した状態で、書き込み制御信号TEST_WEを有効にす
ることにより、RAM69に１ワードの書き込みができる。
次に、SCAN_CTL信号を有効にし、SCAN_IN端子のデータ
をシフト動作でアドレスレジスタに格納する。このと
き、入力データレジスタは前値を保持する。この状態
で、書き込み制御信号TEST_WEを有効にすることにより2
ワード目の書き込みができる。2ワード目以降は、デー
タを更新するまで、書き込むワード数だけアドレスレジ
スタの設定を繰り返し、書き込み制御信号TEST_WEを有
効にすることにより順次データを書き込む。図7はこの
テストモードによるRAMの書き込み動作タイミングを示
す。図7は、データ3ビット,アドレス2ビットのRAMの0番
地,2番地,4番地,6番地,8番地,10番地,12番の書き込み動
作のタイミングである。1ワードの書き込みに、1ワード
目は5クロック、2ワード目以降2クロック要することが
わかる。
【０００４】同様に、テストモードの時、SCAN_IN端子
のデータは１ビット毎にマルチプレクサ68を介してアド
レスレジスタ67に格納される。アドレスレジスタ67が確
定した状態で、RAM69の出力データを出力データレジス
タ71に取り込み、出力データレジスタ71をシフトレジス
タとして動作させることにより、マルチプレクサ72を介
してSCAN_OUT端子に出力データが１ビット毎に出力され
れ、1ワードの読み出しができる。図8はテストモードに
よるRAMの読み出し動作のタイミングである。図8は、デ
ータ3ビット,アドレス2ビットのRAMの0番地,1番地,2番
地,3番地,4番地の読み出し動作のタイミングである。1
ワードの読み出しに3クロック要することがわかる。マ
ルチプレクサ68と75、マルチプレクサ70と77、マルチプ
レクサ72を切り替えることにより、RAM69とRAM76のいず
れかを選択して順次書き込みと読み出しのテストを行な
う。
のデータは１ビット毎にマルチプレクサ68を介してアド
レスレジスタ67に格納される。アドレスレジスタ67が確
定した状態で、RAM69の出力データを出力データレジス
タ71に取り込み、出力データレジスタ71をシフトレジス
タとして動作させることにより、マルチプレクサ72を介
してSCAN_OUT端子に出力データが１ビット毎に出力され
れ、1ワードの読み出しができる。図8はテストモードに
よるRAMの読み出し動作のタイミングである。図8は、デ
ータ3ビット,アドレス2ビットのRAMの0番地,1番地,2番
地,3番地,4番地の読み出し動作のタイミングである。1
ワードの読み出しに3クロック要することがわかる。マ
ルチプレクサ68と75、マルチプレクサ70と77、マルチプ
レクサ72を切り替えることにより、RAM69とRAM76のいず
れかを選択して順次書き込みと読み出しのテストを行な
う。
【０００５】
【発明が解決しようとする課題】従来のスキャン方式の
RAMテスト回路装置は、RAMのアドレスレジスタ,入力デ
ータレジスタと出力データレジスタの状態をスキャン動
作で1ワード毎に制御又は観測するため、テストに要す
る時間が長くテストパターンが膨大になるという問題が
あった。
RAMテスト回路装置は、RAMのアドレスレジスタ,入力デ
ータレジスタと出力データレジスタの状態をスキャン動
作で1ワード毎に制御又は観測するため、テストに要す
る時間が長くテストパターンが膨大になるという問題が
あった。
【０００６】本発明は、回路規模の増大を抑えながらテ
スト時間とテストパターンが短くかつRAMの故障診断も
容易で、集積回路に適したRAMテスト回路装置を提供す
ることを目的とする。
スト時間とテストパターンが短くかつRAMの故障診断も
容易で、集積回路に適したRAMテスト回路装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明のRAMテスト回路
装置は、メモリのテスト回路装置において、メモリが入
力データレジスタと出力データレジスタとアドレスレジ
スタを有し、前記メモリの入力データレジスタと出力デ
ータレジスタとアドレスレジスタがスキャンフリップフ
ロップで構成され、前記スキャンフリップフロップはア
ドレスレジスタ,入力データレジスタ,出力データレジス
タの順にデータをシフトするスキャンチェーンを有し、
テスト端子1の状態によりスキャン動作時に入力データ
レジスタのデータを保持する制御回路、テスト端子2の
状態によりスキャン動作時にアドレスレジスタのデータ
を保持する制御回路、メモリの入力データ信号と出力デ
ータ信号を入力とする比較回路、及び比較回路の出力信
号を出力データレジスタに格納するセレクタを具備する
ことを特徴とする。
装置は、メモリのテスト回路装置において、メモリが入
力データレジスタと出力データレジスタとアドレスレジ
スタを有し、前記メモリの入力データレジスタと出力デ
ータレジスタとアドレスレジスタがスキャンフリップフ
ロップで構成され、前記スキャンフリップフロップはア
ドレスレジスタ,入力データレジスタ,出力データレジス
タの順にデータをシフトするスキャンチェーンを有し、
テスト端子1の状態によりスキャン動作時に入力データ
レジスタのデータを保持する制御回路、テスト端子2の
状態によりスキャン動作時にアドレスレジスタのデータ
を保持する制御回路、メモリの入力データ信号と出力デ
ータ信号を入力とする比較回路、及び比較回路の出力信
号を出力データレジスタに格納するセレクタを具備する
ことを特徴とする。
【０００８】本発明のRAMテスト回路装置は、メモリの
テスト回路装置において、メモリが入力データレジスタ
と出力データレジスタとアドレスレジスタを有し、前記
メモリの入力データレジスタと出力データレジスタとア
ドレスレジスタがスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、メモリの出力
データの保持回路、メモリの入力データ信号と前記保持
回路の出力信号を入力とする比較回路、及び比較回路の
出力信号を出力データレジスタに格納するセレクタを具
備することを特徴とする。
テスト回路装置において、メモリが入力データレジスタ
と出力データレジスタとアドレスレジスタを有し、前記
メモリの入力データレジスタと出力データレジスタとア
ドレスレジスタがスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、メモリの出力
データの保持回路、メモリの入力データ信号と前記保持
回路の出力信号を入力とする比較回路、及び比較回路の
出力信号を出力データレジスタに格納するセレクタを具
備することを特徴とする。
【０００９】
【作用】本発明は、上述の回路構成により、RAMテスト
モードの書き込み動作において、書き込みに先だって同
一アドレスのデータを読み出し、読み出したデータと入
力データレジスタの書き込みデータを比較する。この
際、読み出しデータと書き込みデータが1の補数の関係
であるこを利用して、読み出しデータを圧縮する。以上
の動作により、書き込みと読み出しテストを同時並行し
て実行させ、RAMテストに要する時間とテストパターン
を縮小する。
モードの書き込み動作において、書き込みに先だって同
一アドレスのデータを読み出し、読み出したデータと入
力データレジスタの書き込みデータを比較する。この
際、読み出しデータと書き込みデータが1の補数の関係
であるこを利用して、読み出しデータを圧縮する。以上
の動作により、書き込みと読み出しテストを同時並行し
て実行させ、RAMテストに要する時間とテストパターン
を縮小する。
【００１０】
【実施例】本発明のRAMテスト回路装置の実施例を図１
の回路図、図２の回路図、図４の回路図、図６の回路
図、図９の動作説明図、図１０の動作説明図を参照して
説明する。
の回路図、図２の回路図、図４の回路図、図６の回路
図、図９の動作説明図、図１０の動作説明図を参照して
説明する。
【００１１】本発明のRAMテスト回路装置は、その基本
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ７が入力データレジスタ３と出力データレジスタ１
０,１１とアドレスレジスタ４を有し、メモリの入力デ
ータレジスタ３と出力データレジスタ１０,１１とアド
レスレジスタ４がスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、テスト端子1
の状態によりスキャン動作時に入力データレジスタのデ
ータを保持する制御回路１、テスト端子2の状態により
スキャン動作時にアドレスレジスタのデータを保持する
制御回路２、メモリの入力データ信号と出力データ信号
を入力とする比較回路６、及び比較回路の出力信号を出
力データレジスタに格納するセレクタ９を具備する点で
従来のものと異なる。
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ７が入力データレジスタ３と出力データレジスタ１
０,１１とアドレスレジスタ４を有し、メモリの入力デ
ータレジスタ３と出力データレジスタ１０,１１とアド
レスレジスタ４がスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、テスト端子1
の状態によりスキャン動作時に入力データレジスタのデ
ータを保持する制御回路１、テスト端子2の状態により
スキャン動作時にアドレスレジスタのデータを保持する
制御回路２、メモリの入力データ信号と出力データ信号
を入力とする比較回路６、及び比較回路の出力信号を出
力データレジスタに格納するセレクタ９を具備する点で
従来のものと異なる。
【００１２】また、本発明のRAMテスト回路装置は、そ
の基本部分で一般のスキャン方式のRAMテスト回路装置
と同じであるが、図２のRAMテスト回路装置に示す様
に、メモリ２９が入力データレジスタ２４と出力データ
レジスタ３２,３３とアドレスレジスタ２５を有し、前
記メモリの入力データレジスタと出力データレジスタと
アドレスレジスタがスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、メモリの出力
データの保持回路２７、メモリの入力データ信号と前記
保持回路の出力信号を入力とする比較回路２８、及び比
較回路の出力信号を出力データレジスタに格納するセレ
クタ３１を具備する点で従来のものと異なる。
の基本部分で一般のスキャン方式のRAMテスト回路装置
と同じであるが、図２のRAMテスト回路装置に示す様
に、メモリ２９が入力データレジスタ２４と出力データ
レジスタ３２,３３とアドレスレジスタ２５を有し、前
記メモリの入力データレジスタと出力データレジスタと
アドレスレジスタがスキャンフリップフロップで構成さ
れ、前記スキャンフリップフロップはアドレスレジス
タ,入力データレジスタ,出力データレジスタの順にデー
タをシフトするスキャンチェーンを有し、メモリの出力
データの保持回路２７、メモリの入力データ信号と前記
保持回路の出力信号を入力とする比較回路２８、及び比
較回路の出力信号を出力データレジスタに格納するセレ
クタ３１を具備する点で従来のものと異なる。
【００１３】ところで、図11の従来のスキャン方式のRA
Mテスト回路装置は、RAMの書き込みテスト時、SCAN_IN
端子のデータをシフト動作でアドレスレジスタと入力デ
ータレジスタに格納する。入力データレジスタが確定し
た状態で、SCAN_CTL信号を有効にすることにより入力デ
ータレジスタは前値を保持する。アドレスレジスタと入
力データレジスタが確定した状態で、書き込み制御信号
TEST_WEを有効にすることにより、1ワードの書き込みが
できる。次に、SCAN_IN端子のデータをシフト動作でア
ドレスレジスタに格納する。この状態で、書き込み制御
信号TEST_WEを有効にすることにより2ワード目の書き込
みができる。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、書き込み制御信号TEST_WEを有効にすることに
より順次データを書き込む。RAMの全ワードに書き込む
ためには、前述の動作をワード数分繰り返す必要があ
る。また、RAMの読み出しテスト時は、SCAN_IN端子のデ
ータをシフト動作でアドレスレジスタに格納する。アド
レスレジスタの状態が確定した状態で、RAMのデータを
通常動作で出力データレジスタに取り込み、出力データ
レジスタのデータをシフト動作でSCAN_OUT端子に出力す
る。RAMの全ワードを読み出すためには、前述の動作を
ワード数分繰り返す必要がある。このため、RAMのテス
トに要する時間が長く、テストパターンが膨大になると
いう問題がある。、1ワードの書き込みのためのクロッ
ク数は、アドレスレジスタのビット数と入力データレジ
スタのビット数を合計したものであるのに対し、1ワー
ドの読み出しのためのクロック数は、アドレスレジスタ
のビット数と出力データレジスタのビット数の大きい方
で決まる。
Mテスト回路装置は、RAMの書き込みテスト時、SCAN_IN
端子のデータをシフト動作でアドレスレジスタと入力デ
ータレジスタに格納する。入力データレジスタが確定し
た状態で、SCAN_CTL信号を有効にすることにより入力デ
ータレジスタは前値を保持する。アドレスレジスタと入
力データレジスタが確定した状態で、書き込み制御信号
TEST_WEを有効にすることにより、1ワードの書き込みが
できる。次に、SCAN_IN端子のデータをシフト動作でア
ドレスレジスタに格納する。この状態で、書き込み制御
信号TEST_WEを有効にすることにより2ワード目の書き込
みができる。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、書き込み制御信号TEST_WEを有効にすることに
より順次データを書き込む。RAMの全ワードに書き込む
ためには、前述の動作をワード数分繰り返す必要があ
る。また、RAMの読み出しテスト時は、SCAN_IN端子のデ
ータをシフト動作でアドレスレジスタに格納する。アド
レスレジスタの状態が確定した状態で、RAMのデータを
通常動作で出力データレジスタに取り込み、出力データ
レジスタのデータをシフト動作でSCAN_OUT端子に出力す
る。RAMの全ワードを読み出すためには、前述の動作を
ワード数分繰り返す必要がある。このため、RAMのテス
トに要する時間が長く、テストパターンが膨大になると
いう問題がある。、1ワードの書き込みのためのクロッ
ク数は、アドレスレジスタのビット数と入力データレジ
スタのビット数を合計したものであるのに対し、1ワー
ドの読み出しのためのクロック数は、アドレスレジスタ
のビット数と出力データレジスタのビット数の大きい方
で決まる。
【００１４】ところで、RAMのテストパターンの体表的
なものとしては、チェッカーボートとマーチングがあ
る。4ビット8ワードのRAMを例にテスト方法を示す。チ
ェッカーボートテストの従来の方法を以下に示す。
なものとしては、チェッカーボートとマーチングがあ
る。4ビット8ワードのRAMを例にテスト方法を示す。チ
ェッカーボートテストの従来の方法を以下に示す。
【００１５】チェッカーボートパターンに注目すると、
パターンは"0 1 0 1"と"1 0 1 0"の2種類に分類でき
る。一般的な方法では、書き込みテスト時、このパター
ンを交互にRAMのアドレス順に書き込む。これに対し、
チェッカーボートパターンのパターンが"0 1 0 1"と"1
0 1 0"2種類であることに着目し、以下の書き込みサイ
クルを短縮する方法が考案されている。
パターンは"0 1 0 1"と"1 0 1 0"の2種類に分類でき
る。一般的な方法では、書き込みテスト時、このパター
ンを交互にRAMのアドレス順に書き込む。これに対し、
チェッカーボートパターンのパターンが"0 1 0 1"と"1
0 1 0"2種類であることに着目し、以下の書き込みサイ
クルを短縮する方法が考案されている。
【００１６】1) チェッカーボートパターンの書き込み 2) チェッカーボートパターンの読み出し 3) 反転チェッカーボートパターンの書き込み 4) チェッカーボートパターンの読み出しマーチングテ
ストの従来の方法を以下に示す。
ストの従来の方法を以下に示す。
【００１７】 従って、4ビット8ワードのRAMにおいて、チェッカーボ
ートのパターンでは、書き込みテストにおけるデータの
更新は、1ワード毎ではなく、4ワード単位でよい。ま
た、マーチングのパターンでは、書き込みテストにおけ
るデータの更新は、1ワード毎ではなく、8ワード単位で
よい。即ち、チェッカーボートのパターンでは、書き込
みテストにおけるデータの更新は(ワード数/2)単位、マ
ーチングのパターンでは書き込みテストにおけるデータ
の更新はワード数単位でよい。
ートのパターンでは、書き込みテストにおけるデータの
更新は、1ワード毎ではなく、4ワード単位でよい。ま
た、マーチングのパターンでは、書き込みテストにおけ
るデータの更新は、1ワード毎ではなく、8ワード単位で
よい。即ち、チェッカーボートのパターンでは、書き込
みテストにおけるデータの更新は(ワード数/2)単位、マ
ーチングのパターンでは書き込みテストにおけるデータ
の更新はワード数単位でよい。
【００１８】ここで、チェカーボードとマーチングの両
方に関して、同一アドレスの書き込みのパターンと書き
込み前のパターンに注目すると、1の補数の関係にある
ことが解かる。何らかの方法で、書き込みテスト中に読
み出しテストを同時並行して実行することができれば、
テストに要する時間とテストパターンを大幅に縮小する
ことができ、本発明は、この点に注目したものである。
方に関して、同一アドレスの書き込みのパターンと書き
込み前のパターンに注目すると、1の補数の関係にある
ことが解かる。何らかの方法で、書き込みテスト中に読
み出しテストを同時並行して実行することができれば、
テストに要する時間とテストパターンを大幅に縮小する
ことができ、本発明は、この点に注目したものである。
【００１９】図1の本発明の回路では、RAMの書き込みテ
スト時、SCAN_IN端子のデータをシフト動作でアドレス
レジスタと入力データレジスタに格納する。入力データ
レジスタが確定した状態で、SCAN_CTL1信号を有効にす
ることにより、入力データレジスタは前値を保持する。
また、アドレスレジスタと入力データレジスタが確定し
た状態で、SCAN_CTL2信号を1クロックだけ有効にするこ
とにより、アドレスレジスタは次の1クロックだけ前値
を保持する。
スト時、SCAN_IN端子のデータをシフト動作でアドレス
レジスタと入力データレジスタに格納する。入力データ
レジスタが確定した状態で、SCAN_CTL1信号を有効にす
ることにより、入力データレジスタは前値を保持する。
また、アドレスレジスタと入力データレジスタが確定し
た状態で、SCAN_CTL2信号を1クロックだけ有効にするこ
とにより、アドレスレジスタは次の1クロックだけ前値
を保持する。
【００２０】一方、比較器には入力データレジスタの書
き込みデータとRAMからの読み出しデータが入力されて
おり、この読み出しデータは、書き込みと同一アドレス
の書き込む以前のデータである。比較器の出力は、SCAN
_CTL2信号が有効であるので、マルチプレクサ9を介し
て、出力レジスタ11に接続され、次のクロックで出力レ
ジスタ11に格納される。出力レジスタ11はマルチプレク
サ9を介して外部端子SCAN_OUTに接続している。この
際、読み出しデータと書き込みデータの間には1の補数
の関係があることに注目する。比較器は、前述の１の補
数の関係が成立するか否かを判定している。予め、スキ
ャン動作で入力データレジスタに正常にデータの設定が
できることを確認した後であれば、比較器の出力を外部
端子SCAN_OUTで観察することにより、読み出しデータが
正常か否かを判定することができることになる。即ち、
読み出しデータが1ビットに圧縮されたことになる。
き込みデータとRAMからの読み出しデータが入力されて
おり、この読み出しデータは、書き込みと同一アドレス
の書き込む以前のデータである。比較器の出力は、SCAN
_CTL2信号が有効であるので、マルチプレクサ9を介し
て、出力レジスタ11に接続され、次のクロックで出力レ
ジスタ11に格納される。出力レジスタ11はマルチプレク
サ9を介して外部端子SCAN_OUTに接続している。この
際、読み出しデータと書き込みデータの間には1の補数
の関係があることに注目する。比較器は、前述の１の補
数の関係が成立するか否かを判定している。予め、スキ
ャン動作で入力データレジスタに正常にデータの設定が
できることを確認した後であれば、比較器の出力を外部
端子SCAN_OUTで観察することにより、読み出しデータが
正常か否かを判定することができることになる。即ち、
読み出しデータが1ビットに圧縮されたことになる。
【００２１】次に、SCAN_CTL2信号を無効にし書き込み
制御信号TWEを有効にすることにより、1ワード目のデー
タを書き込む。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、前述の１ワード目の書き込み動作と同様の手順
で順次データを書き込む。以上の動作により、書き込み
動作中に読み出しを同時並行して実行することができ
る。
制御信号TWEを有効にすることにより、1ワード目のデー
タを書き込む。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、前述の１ワード目の書き込み動作と同様の手順
で順次データを書き込む。以上の動作により、書き込み
動作中に読み出しを同時並行して実行することができ
る。
【００２２】図2の本発明の回路では、RAMは1クロック
中に読み出しと書き込みを行うReadModified Writeタイ
プを用いる。まず、RAMの書き込みテスト時、SCAN_IN端
子のデータをシフト動作でアドレスレジスタと入力デー
タレジスタに格納する。アドレスレジスタと入力データ
レジスタが確定した状態で、SCAN_CTL信号を1クロック
だけ有効にする。一方、この1クロックの前半でデータ
を読み出し、後半でデータを書き込む。クロックの前半
で、読みだしたデータはデータ保持回路27により1クロ
ック分保持される。比較器28には入力データレジスタ24
の書き込みデータとデータ保持回路27の読み出しデータ
が入力されており、この読み出しデータは、書き込みと
同一アドレスの書き込む以前のデータである。比較器の
出力は、SCAN_CTL信号が有効であるので、マルチプレク
サ31を介して、出力レジスタ33に接続され、次のクロッ
クで出力レジスタ33に格納される。出力レジスタ33はマ
ルチプレクサ34を介して外部端子SCAN_OUTに接続してい
る。この際、読み出しデータと書き込みデータの間には
1の補数の関係があることに注目する。比較器は、前述
の１の補数の関係が成立するか否かを判定している。予
め、スキャン動作で入力データレジスタに正常にデータ
の設定ができることを確認した後であれば、比較器の出
力を外部端子SCAN_OUTで観察することにより、読み出し
データが正常か否かを判定することができることにな
る。即ち、読み出しデータが1ビットに圧縮されたこと
になる。
中に読み出しと書き込みを行うReadModified Writeタイ
プを用いる。まず、RAMの書き込みテスト時、SCAN_IN端
子のデータをシフト動作でアドレスレジスタと入力デー
タレジスタに格納する。アドレスレジスタと入力データ
レジスタが確定した状態で、SCAN_CTL信号を1クロック
だけ有効にする。一方、この1クロックの前半でデータ
を読み出し、後半でデータを書き込む。クロックの前半
で、読みだしたデータはデータ保持回路27により1クロ
ック分保持される。比較器28には入力データレジスタ24
の書き込みデータとデータ保持回路27の読み出しデータ
が入力されており、この読み出しデータは、書き込みと
同一アドレスの書き込む以前のデータである。比較器の
出力は、SCAN_CTL信号が有効であるので、マルチプレク
サ31を介して、出力レジスタ33に接続され、次のクロッ
クで出力レジスタ33に格納される。出力レジスタ33はマ
ルチプレクサ34を介して外部端子SCAN_OUTに接続してい
る。この際、読み出しデータと書き込みデータの間には
1の補数の関係があることに注目する。比較器は、前述
の１の補数の関係が成立するか否かを判定している。予
め、スキャン動作で入力データレジスタに正常にデータ
の設定ができることを確認した後であれば、比較器の出
力を外部端子SCAN_OUTで観察することにより、読み出し
データが正常か否かを判定することができることにな
る。即ち、読み出しデータが1ビットに圧縮されたこと
になる。
【００２３】次に、SCAN_CTL信号を無効にし書き込み制
御信号TWEを有効にすることにより、1ワード目のデータ
を書き込む。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、前述の１ワード目の書き込み動作と同様の手順
で順次データを書き込む。書き込み動作のクロック数
は、図1の回路に対し書き込みサイクル毎に1クロック短
縮できる。
御信号TWEを有効にすることにより、1ワード目のデータ
を書き込む。2ワード目以降は、データを更新するま
で、書き込むワード数だけアドレスレジスタの設定を繰
り返し、前述の１ワード目の書き込み動作と同様の手順
で順次データを書き込む。書き込み動作のクロック数
は、図1の回路に対し書き込みサイクル毎に1クロック短
縮できる。
【００２４】図4はアドレスデータ保持回路である。図
６は出力データレジスタのSCANデータ切り替え制御回路
である。
６は出力データレジスタのSCANデータ切り替え制御回路
である。
【００２５】図４において、SCAN_CTL2信号が"L"の時
は、図3の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_CTL2信号が"H"になると、各スキャンフリ
ップフロップはその出力の状態を取り込み、結果的にス
キャンフリップフロップは前値を保持する。
は、図3の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_CTL2信号が"H"になると、各スキャンフリ
ップフロップはその出力の状態を取り込み、結果的にス
キャンフリップフロップは前値を保持する。
【００２６】図６において、SCAN_CTL2信号が"L"の時
は、図５の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_CTL2信号が"H"になると、出力データレジ
スタのフリップフロップ65のスキャンイン端子は比較器
の出力に接続される。
は、図５の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_CTL2信号が"H"になると、出力データレジ
スタのフリップフロップ65のスキャンイン端子は比較器
の出力に接続される。
【００２７】図９は、図1の本発明の回路の書き込み時
の動作タイミングを示す。図９は、データ３ビット,ア
ドレス２ビットのRAMの0番地、2番地、4番地、6番地、
８番地の書き込み動作のタイミングである。1ワード目
のみ５クロック要するが、2ワード目以降は3ビットでよ
いことがわかる。データ5ビット,アドレス3ビットのRAM
について、チェッカーボートのパターンでは、従来の回
路で書き込みテストに要するクロック数は、((3+5)x1+3
x3)x2=34クロックである。また、読み出しテストに要す
るクロック数は、5x8=40クロックである。読み出しと書
き込みを合わせたクロック数は、74となる。
の動作タイミングを示す。図９は、データ３ビット,ア
ドレス２ビットのRAMの0番地、2番地、4番地、6番地、
８番地の書き込み動作のタイミングである。1ワード目
のみ５クロック要するが、2ワード目以降は3ビットでよ
いことがわかる。データ5ビット,アドレス3ビットのRAM
について、チェッカーボートのパターンでは、従来の回
路で書き込みテストに要するクロック数は、((3+5)x1+3
x3)x2=34クロックである。また、読み出しテストに要す
るクロック数は、5x8=40クロックである。読み出しと書
き込みを合わせたクロック数は、74となる。
【００２８】図1の本発明の回路では、読み出し書き込
みを同時に行い、そのクロック数は(5+(3+1)x3)x2=34に
なり、54%のクロック数の削減になる。マーチングのパ
ターンでは、従来の回路で書き込みテストに要するクロ
ック数は、(3+5)x1+3x7=29クロックである。また、読み
出しテストに要するクロック数は、5x8=40クロックであ
る。読み出しと書き込みを合わせたクロック数は、69と
なる。本発明の回路では、読み出し書き込みを同時に行
い、そのクロック数は5+(3+1)x7=33になり、52%のクロ
ック数の削減になる。一般に、(データのビット長/アド
レスのビット長)の値が大きいと削減率は大きくなる。
みを同時に行い、そのクロック数は(5+(3+1)x3)x2=34に
なり、54%のクロック数の削減になる。マーチングのパ
ターンでは、従来の回路で書き込みテストに要するクロ
ック数は、(3+5)x1+3x7=29クロックである。また、読み
出しテストに要するクロック数は、5x8=40クロックであ
る。読み出しと書き込みを合わせたクロック数は、69と
なる。本発明の回路では、読み出し書き込みを同時に行
い、そのクロック数は5+(3+1)x7=33になり、52%のクロ
ック数の削減になる。一般に、(データのビット長/アド
レスのビット長)の値が大きいと削減率は大きくなる。
【００２９】図10は、図2の本発明の回路の書き込み時
の動作タイミングを示す。図10は、データ３ビット,ア
ドレス２ビットのRAMの0番地、2番地、4番地、6番地、
８番地、10番地の書き込み動作のタイミングである。1
ワード目のみ５クロック要するが、2ワード目以降は2ビ
ットでよいことがわかる。データ5ビット,アドレス3ビ
ットのRAMについて、チェッカーボートのパターンで
は、従来の回路で読み出しと書き込みを合わせたクロッ
ク数は、74となる。
の動作タイミングを示す。図10は、データ３ビット,ア
ドレス２ビットのRAMの0番地、2番地、4番地、6番地、
８番地、10番地の書き込み動作のタイミングである。1
ワード目のみ５クロック要するが、2ワード目以降は2ビ
ットでよいことがわかる。データ5ビット,アドレス3ビ
ットのRAMについて、チェッカーボートのパターンで
は、従来の回路で読み出しと書き込みを合わせたクロッ
ク数は、74となる。
【００３０】本発明の回路では、読み出し書き込みを同
時に行い、そのクロック数は(5+3x3)x2=28になり、62%
のクロック数の削減になる。マーチングのパターンで
は、従来の回路で読み出しと書き込みを合わせたクロッ
ク数は、69となる。図1の本発明の回路では、読み出し
書き込みを同時に行い、そのクロック数は5+3x7=26にな
り、62%のクロック数の削減になる。一般に、(データの
ビット長/アドレスのビット長)の値が大きいと削減率は
大きくなる。
時に行い、そのクロック数は(5+3x3)x2=28になり、62%
のクロック数の削減になる。マーチングのパターンで
は、従来の回路で読み出しと書き込みを合わせたクロッ
ク数は、69となる。図1の本発明の回路では、読み出し
書き込みを同時に行い、そのクロック数は5+3x7=26にな
り、62%のクロック数の削減になる。一般に、(データの
ビット長/アドレスのビット長)の値が大きいと削減率は
大きくなる。
【００３１】図1及び図2の本発明の回路において、アド
レスレジスタのアドレス設定をより短縮する方法とその
動作を示す。アドレスレジスタを3ビットとすると、1つ
のアドレスの設定にはSCAN_INからの3ビットを要すると
した。しかし、アドレスの設定の順序を組み替えること
により、設定に要するビット数を減らすことができる。
一般に、任意のビット長のレジスタに対しビットシフト
により全てのパターンを得る方法として、リニアフィー
ドバックシフトレジスタによる方法がある。この方法に
よれば、ビット長ｎのレジスタに対しては、ｎ**2のビ
ットシフトで全てのパターンをつくることができる。前
述のアドレスレジスタの設定に、この方法を用いれば、
１つのアドレスの設定にはSCAN_INからの1ビットシフト
を要するのみである。従って、クロック数の削減率はさ
らに大きくできる。
レスレジスタのアドレス設定をより短縮する方法とその
動作を示す。アドレスレジスタを3ビットとすると、1つ
のアドレスの設定にはSCAN_INからの3ビットを要すると
した。しかし、アドレスの設定の順序を組み替えること
により、設定に要するビット数を減らすことができる。
一般に、任意のビット長のレジスタに対しビットシフト
により全てのパターンを得る方法として、リニアフィー
ドバックシフトレジスタによる方法がある。この方法に
よれば、ビット長ｎのレジスタに対しては、ｎ**2のビ
ットシフトで全てのパターンをつくることができる。前
述のアドレスレジスタの設定に、この方法を用いれば、
１つのアドレスの設定にはSCAN_INからの1ビットシフト
を要するのみである。従って、クロック数の削減率はさ
らに大きくできる。
【００３２】ところで、図1の本実施例は、従来の図11
と比較すると、入力データレジスタのデータ保持回路,
アドレスレジスタのアドレス保持回路,比較器とマルチ
プレクサを必要とするが、以上の回路は極めて小規模の
回路で構成できる。また、SCAN_CTL1端子とSCAN_CTL2端
子は、通常の外部端子と共用が可能であり、テスト用の
外部端子の追加は不要である。更に、SCAN_CTL1端子とS
CAN_CTL2端子を無効にすれば、アドレスとデータ組み合
わせを任意に設定することができるのは言うまでもな
い。従って、本発明の回路によりアドレスとデータの組
み合わせを制限されることはなく、RAMの故障診断も容
易にできる。
と比較すると、入力データレジスタのデータ保持回路,
アドレスレジスタのアドレス保持回路,比較器とマルチ
プレクサを必要とするが、以上の回路は極めて小規模の
回路で構成できる。また、SCAN_CTL1端子とSCAN_CTL2端
子は、通常の外部端子と共用が可能であり、テスト用の
外部端子の追加は不要である。更に、SCAN_CTL1端子とS
CAN_CTL2端子を無効にすれば、アドレスとデータ組み合
わせを任意に設定することができるのは言うまでもな
い。従って、本発明の回路によりアドレスとデータの組
み合わせを制限されることはなく、RAMの故障診断も容
易にできる。
【００３３】また、図2の本実施例は、従来の図11と比
較すると、読み出しデータのデータ保持回路,比較器と
マルチプレクサを必要とするが、以上の回路は極めて小
規模の回路で構成できる。また、SCAN_CTL端子は、通常
の外部端子と共用が可能であり、テスト用の外部端子の
追加は不要である。更に、SCAN_CTL端子を無効にすれ
ば、アドレスとデータ組み合わせを任意に設定すること
ができるのは言うまでもない。従って、本発明の回路に
よりアドレスとデータの組み合わせを制限されることは
なく、RAMの故障診断も容易にできる。
較すると、読み出しデータのデータ保持回路,比較器と
マルチプレクサを必要とするが、以上の回路は極めて小
規模の回路で構成できる。また、SCAN_CTL端子は、通常
の外部端子と共用が可能であり、テスト用の外部端子の
追加は不要である。更に、SCAN_CTL端子を無効にすれ
ば、アドレスとデータ組み合わせを任意に設定すること
ができるのは言うまでもない。従って、本発明の回路に
よりアドレスとデータの組み合わせを制限されることは
なく、RAMの故障診断も容易にできる。
【００３４】また、図1と図2に示す様に、2個以上のSRA
Mに対しても、共通のスキャン制御信号により、同時並
行して書き込みテストが可能である。
Mに対しても、共通のスキャン制御信号により、同時並
行して書き込みテストが可能である。
【００３５】
【発明の効果】本発明のRAMテスト回路装置によれば、
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
【図１】本発明のRAMテスト回路装置の回路図である。
【図２】本発明のRAMテスト回路装置の回路図である。
【図３】従来のアドレスレジスタの回路図である。
【図４】本発明のアドレスレジスタの回路図である。
【図５】従来の出力データレジスタの回路図である。
【図６】本発明の出力データレジスタの回路図である。
【図７】従来のRAMテスト回路装置の書き込み時の動作
説明図である。
説明図である。
【図８】従来のRAMテスト回路装置の読み出し時の動作
説明図である。
説明図である。
【図９】本発明の図１のRAMテスト回路装置の書き込み
動作説明図である。
動作説明図である。
【図１０】本発明の図２のRAMテスト回路装置の書き込
み動作説明図である。
み動作説明図である。
【図１１】本発明者が以前提案したRAMテスト回路装置
の回路図である。
の回路図である。
６,１８ 比較回路 ２７,３８ データ保持回路
Claims (2)
- 【請求項１】メモリのテスト回路装置において、メモリ
が入力データレジスタと出力データレジスタとアドレス
レジスタを有し、前記メモリの入力データレジスタと出
力データレジスタとアドレスレジスタがスキャンフリッ
プフロップで構成され、前記スキャンフリップフロップ
はアドレスレジスタ,入力データレジスタ,出力データレ
ジスタの順にデータをシフトするスキャンチェーンを有
し、テスト端子1の状態によりスキャン動作時に入力デ
ータレジスタのデータを保持する制御回路、テスト端子
2の状態によりスキャン動作時にアドレスレジスタのデ
ータを保持する制御回路、メモリの入力データ信号と出
力データ信号を入力とする比較回路、及び比較回路の出
力信号を出力データレジスタに格納するセレクタを具備
するスキャン方式のメモリテスト回路装置。 - 【請求項２】メモリのテスト回路装置において、メモリ
が入力データレジスタと出力データレジスタとアドレス
レジスタを有し、前記メモリの入力データレジスタと出
力データレジスタとアドレスレジスタがスキャンフリッ
プフロップで構成され、前記スキャンフリップフロップ
はアドレスレジスタ,入力データレジスタ,出力データレ
ジスタの順にデータをシフトするスキャンチェーンを有
し、メモリの出力データの保持回路、メモリの入力デー
タ信号と前記保持回路の出力信号を入力とする比較回
路、及び比較回路の出力信号を出力データレジスタに格
納するセレクタを具備するスキャン方式のメモリテスト
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088300A JPH06302199A (ja) | 1993-04-15 | 1993-04-15 | メモリテスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088300A JPH06302199A (ja) | 1993-04-15 | 1993-04-15 | メモリテスト回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302199A true JPH06302199A (ja) | 1994-10-28 |
Family
ID=13939083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088300A Pending JPH06302199A (ja) | 1993-04-15 | 1993-04-15 | メモリテスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302199A (ja) |
-
1993
- 1993-04-15 JP JP5088300A patent/JPH06302199A/ja active Pending
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