JPH06302968A - セラミックス多層配線基板 - Google Patents
セラミックス多層配線基板Info
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- JPH06302968A JPH06302968A JP11538193A JP11538193A JPH06302968A JP H06302968 A JPH06302968 A JP H06302968A JP 11538193 A JP11538193 A JP 11538193A JP 11538193 A JP11538193 A JP 11538193A JP H06302968 A JPH06302968 A JP H06302968A
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Abstract
(57)【要約】
【目的】 内部配線とヴィア、及び表面配線とヴィアの
接続が確実なものとなるセラミックス多層配線基板を提
供すること。 【構成】 低温焼成セラミックスを複数枚積層して形成
したセラミックス多層配線基板において、表面配線導体
として銀−パラジウム導体を用い、該表面配線導体と接
するヴィア導体には、上記表面配線導体のパラジウム比
率の１／５〜１／２のパラジウムを含む銀−パラジウム
導体を用い、さらにヴィア導体と接する内部配線導体に
は、前記ヴィア導体のパラジウム比率の１／５以上のパ
ラジウムを含む銀−パラジウム導体を用いたセラミック
ス多層配線基板とした。
接続が確実なものとなるセラミックス多層配線基板を提
供すること。 【構成】 低温焼成セラミックスを複数枚積層して形成
したセラミックス多層配線基板において、表面配線導体
として銀−パラジウム導体を用い、該表面配線導体と接
するヴィア導体には、上記表面配線導体のパラジウム比
率の１／５〜１／２のパラジウムを含む銀−パラジウム
導体を用い、さらにヴィア導体と接する内部配線導体に
は、前記ヴィア導体のパラジウム比率の１／５以上のパ
ラジウムを含む銀−パラジウム導体を用いたセラミック
ス多層配線基板とした。
Description
【０００１】
【産業上の利用分野】本発明は、セラミックス多層配線
基板に関し、特に低温焼成セラミックスを使用したセラ
ミックス多層配線基板に関する。
基板に関し、特に低温焼成セラミックスを使用したセラ
ミックス多層配線基板に関する。
【０００２】
【従来の技術】近年における電子機器は、小型化、軽量
化、高密度化、及び高信頼性化が要求され、これに応じ
て半導体チップは、高集積密度化、高速化の方向へめざ
ましく発展してきている。
化、高密度化、及び高信頼性化が要求され、これに応じ
て半導体チップは、高集積密度化、高速化の方向へめざ
ましく発展してきている。
【０００３】これに伴って、基板用セラミックスに対し
ても従来以上の特性が求められ、従来多用されているア
ルミナセラミックスの持つ欠点、すなわち焼結に１５０
０〜１６００°Ｃの高温を必要とするため、同時焼成さ
れる導体材料としてはタングステン、モリブデンなどの
比抵抗の比較的大きな金属しか利用できず、電気信号が
遅延するという欠点を克服するため、近年においては、
９５０°Ｃ以下の低温で焼成できる低温焼成セラミック
スが開発され、該低温焼成セラミックスを複数枚積層し
たセラミックス多層配線基板が利用されつつある。
ても従来以上の特性が求められ、従来多用されているア
ルミナセラミックスの持つ欠点、すなわち焼結に１５０
０〜１６００°Ｃの高温を必要とするため、同時焼成さ
れる導体材料としてはタングステン、モリブデンなどの
比抵抗の比較的大きな金属しか利用できず、電気信号が
遅延するという欠点を克服するため、近年においては、
９５０°Ｃ以下の低温で焼成できる低温焼成セラミック
スが開発され、該低温焼成セラミックスを複数枚積層し
たセラミックス多層配線基板が利用されつつある。
【０００４】この低温焼成セラミックスを用いたセラミ
ックス多層配線基板の場合には、その焼成温度が低いた
めに導体材料として各種の比抵抗の小さい金属の使用が
可能となり、例えば内部配線導体としては銀、銀系の導
体、銅或いは金が、表面配線導体としては銅、銀−パラ
ジウム、銀−白金、或いは金等が用いられている。
ックス多層配線基板の場合には、その焼成温度が低いた
めに導体材料として各種の比抵抗の小さい金属の使用が
可能となり、例えば内部配線導体としては銀、銀系の導
体、銅或いは金が、表面配線導体としては銅、銀−パラ
ジウム、銀−白金、或いは金等が用いられている。
【０００５】
【発明が解決しようとする課題】ここで、上記内部配線
導体として、例えば銀を用いていたセラミックス多層配
線基板においては、通常表面配線導体としては銀のマイ
グレーションを防止する観点から、パラジウムを含む銀
−パラジウム導体が用いられ、該内部配線導体と表面配
線導体とを導通させるヴィアに充填するヴィア導体とし
ては、その何れかの導体材料を使用していた。
導体として、例えば銀を用いていたセラミックス多層配
線基板においては、通常表面配線導体としては銀のマイ
グレーションを防止する観点から、パラジウムを含む銀
−パラジウム導体が用いられ、該内部配線導体と表面配
線導体とを導通させるヴィアに充填するヴィア導体とし
ては、その何れかの導体材料を使用していた。
【０００６】そのため、内部配線とヴィア、或いは表面
配線とヴィアの接続部のいずれかで、銀導体と銀−パラ
ジウム導体とを接続することとなり、この異種の導体材
料の接続部付近での銀原子とパラジウム原子の加熱時に
おける移動速度の違いから、銀側導体中に空洞が生じ、
導通不良が生じることがあった。このことは、特に上記
表面配線導体を焼き付けた後、抵抗や金導体の焼成のた
めの再加熱を行うと顕著に現れ、導通不良となる基板の
数が増えていた。
配線とヴィアの接続部のいずれかで、銀導体と銀−パラ
ジウム導体とを接続することとなり、この異種の導体材
料の接続部付近での銀原子とパラジウム原子の加熱時に
おける移動速度の違いから、銀側導体中に空洞が生じ、
導通不良が生じることがあった。このことは、特に上記
表面配線導体を焼き付けた後、抵抗や金導体の焼成のた
めの再加熱を行うと顕著に現れ、導通不良となる基板の
数が増えていた。
【０００７】本発明は、上述した従来技術が有する課題
に鑑み成されたものであって、その目的は、内部配線と
ヴィア、及び表面配線とヴィアの接続が確実なものとな
るセラミックス多層配線基板を提供することにある。
に鑑み成されたものであって、その目的は、内部配線と
ヴィア、及び表面配線とヴィアの接続が確実なものとな
るセラミックス多層配線基板を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成すべく、低温焼成セラミックスを複数枚積層して形成
したセラミックス多層配線基板において、表面配線導体
として銀−パラジウム導体を用い、該表面配線導体と接
するヴィア導体には、上記表面配線導体のパラジウム比
率の１／５〜１／２のパラジウムを含む銀−パラジウム
導体を用い、さらにヴィア導体と接する内部配線導体に
は、前記ヴィア導体のパラジウム比率の１／５以上のパ
ラジウムを含む銀−パラジウム導体を用いたセラミック
ス多層配線基板とした。
成すべく、低温焼成セラミックスを複数枚積層して形成
したセラミックス多層配線基板において、表面配線導体
として銀−パラジウム導体を用い、該表面配線導体と接
するヴィア導体には、上記表面配線導体のパラジウム比
率の１／５〜１／２のパラジウムを含む銀−パラジウム
導体を用い、さらにヴィア導体と接する内部配線導体に
は、前記ヴィア導体のパラジウム比率の１／５以上のパ
ラジウムを含む銀−パラジウム導体を用いたセラミック
ス多層配線基板とした。
【０００９】上記した本発明にかかるセラミックス多層
配線基板によれば、表面配線導体とヴィア導体の接する
部分、及びヴィア導体と内部配線導体の接する部分でパ
ラジウム比率が急激に変化していないため、該導体中の
金属原子の移動が少なくなり、接続部付近における空洞
が無くなることから内部配線とヴィア、及び表面配線と
ヴィアの接続が確実なものとなる。
配線基板によれば、表面配線導体とヴィア導体の接する
部分、及びヴィア導体と内部配線導体の接する部分でパ
ラジウム比率が急激に変化していないため、該導体中の
金属原子の移動が少なくなり、接続部付近における空洞
が無くなることから内部配線とヴィア、及び表面配線と
ヴィアの接続が確実なものとなる。
【００１０】ここで、上記表面配線導体としては、その
パラジウム比率は特には限定されないが、好ましくはパ
ラジウム比率が１０〜３０ｗｔ％の銀−パラジウム導体
を用いる。これは、パラジウム比率が１０ｗｔ％に満た
ない場合は、銀のマイグレーションを抑えきれない心配
があるためであり、また逆にパラジウム比率が３０ｗｔ
％を越えると、導体材料としての比抵抗値が高くなり、
電気信号の伝送損失が増すためである。
パラジウム比率は特には限定されないが、好ましくはパ
ラジウム比率が１０〜３０ｗｔ％の銀−パラジウム導体
を用いる。これは、パラジウム比率が１０ｗｔ％に満た
ない場合は、銀のマイグレーションを抑えきれない心配
があるためであり、また逆にパラジウム比率が３０ｗｔ
％を越えると、導体材料としての比抵抗値が高くなり、
電気信号の伝送損失が増すためである。
【００１１】また、上記表面配線導体と接するヴィア導
体としては、上述したように表面配線導体のパラジウム
比率の１／５〜１／２のパラジウムを含む銀−パラジウ
ム導体を用いる。例えば、表面配線導体としてパラジウ
ム比率が２０ｗｔ％のものを用いた場合には、ヴィア導
体としてはパラジウム比率が４〜１０ｗｔ％の範囲内に
ある銀−パラジウム導体を用いる。これは、パラジウム
比率が１／５に満たない場合には表面配線導体との接続
が悪く、導通不良が生じる場合があるためであり、また
逆に１／２を越える場合は、内部配線のシート抵抗を下
げるのに不都合となるためである。
体としては、上述したように表面配線導体のパラジウム
比率の１／５〜１／２のパラジウムを含む銀−パラジウ
ム導体を用いる。例えば、表面配線導体としてパラジウ
ム比率が２０ｗｔ％のものを用いた場合には、ヴィア導
体としてはパラジウム比率が４〜１０ｗｔ％の範囲内に
ある銀−パラジウム導体を用いる。これは、パラジウム
比率が１／５に満たない場合には表面配線導体との接続
が悪く、導通不良が生じる場合があるためであり、また
逆に１／２を越える場合は、内部配線のシート抵抗を下
げるのに不都合となるためである。
【００１２】さらに、前記ヴィア導体と接する内部配線
導体には、ヴィア導体のパラジウム比率の１／５以上の
パラジウムを含む銀−パラジウム導体を用いる。すなわ
ち、ヴィア導体のパラジウム比率が５ｗｔ％である場合
には、内部配線導体としてはパラジウム比率が１ｗｔ％
以上の銀−パラジウム導体を用いる。これは、パラジウ
ム比率が１／５に満たない場合には、上記表面配線導体
の場合と同じく該内部配線導体とヴィア導体との接続が
不完全なものとなり、導通不良が生じる場合があるため
である。なお、この内部配線導体におけるパラジウム比
率の上限は特には限定されないが、シート抵抗を考慮し
た場合にはそのパラジウム比率は５ｗｔ％以下であるこ
とが好ましい。
導体には、ヴィア導体のパラジウム比率の１／５以上の
パラジウムを含む銀−パラジウム導体を用いる。すなわ
ち、ヴィア導体のパラジウム比率が５ｗｔ％である場合
には、内部配線導体としてはパラジウム比率が１ｗｔ％
以上の銀−パラジウム導体を用いる。これは、パラジウ
ム比率が１／５に満たない場合には、上記表面配線導体
の場合と同じく該内部配線導体とヴィア導体との接続が
不完全なものとなり、導通不良が生じる場合があるため
である。なお、この内部配線導体におけるパラジウム比
率の上限は特には限定されないが、シート抵抗を考慮し
た場合にはそのパラジウム比率は５ｗｔ％以下であるこ
とが好ましい。
【００１３】
【実施例】以下、本発明の実施例を比較例と共に挙げ、
本発明を詳細に説明する。
本発明を詳細に説明する。
【００１４】−導体ペーストの原材料− 銀は、三井金属鉱業（株）社製の粒径が約１μｍの銀粉
末を用いた。またパラジウムは、住友金属鉱山（株）社
製の粒径約０．５μｍのパラジウム粉末を用いた。無機
結合剤としてのガラスは、８５０°Ｃの焼成で結晶を析
出するような組成のものを、表面配線導体、ヴィア導
体、及び内部配線導体としての用途に応じて適量加え
た。また、有機ビヒクルは、導体ペーストがスクリーン
印刷に適した粘度になるように、通常ペーストに使用さ
れるものを適量加えた。なお、表面配線導体として使用
する導体ペースト中には、はんだ濡れ性及び接着強度改
善のために酸化物粉末を添加した。
末を用いた。またパラジウムは、住友金属鉱山（株）社
製の粒径約０．５μｍのパラジウム粉末を用いた。無機
結合剤としてのガラスは、８５０°Ｃの焼成で結晶を析
出するような組成のものを、表面配線導体、ヴィア導
体、及び内部配線導体としての用途に応じて適量加え
た。また、有機ビヒクルは、導体ペーストがスクリーン
印刷に適した粘度になるように、通常ペーストに使用さ
れるものを適量加えた。なお、表面配線導体として使用
する導体ペースト中には、はんだ濡れ性及び接着強度改
善のために酸化物粉末を添加した。
【００１５】−導体ペーストの調製− 表１及び表２に示すパラジウム比率となる導体ペースト
を、上記原材料を混合した後、三本ロールミルを通過さ
せることにより調製した。
を、上記原材料を混合した後、三本ロールミルを通過さ
せることにより調製した。
【００１６】−セラミックス多層配線基板の製造− セラミックスグリーンシートは、アルミナ粉末とホウケ
イ酸亜鉛ガラスとを各々５０ｗｔ％ずつ混合したもの
に、有機バインダーとしてアクリル樹脂を加えてスラリ
ー化した後、ドクターブレード法などにより厚さ約０．
２ｍｍのシート状に成形した。このセラミックスグリー
ンシートに、ＮＣパンチング装置により孔径０．１５ｍ
ｍのヴィア用貫通孔を開け、該貫通孔に上記調製したヴ
ィア用導体ペーストを印刷により充填し、さらにその上
面に内部配線用の導体ペーストにより配線パターンを印
刷した。得られたセラミックスグリーンシートを複数枚
積層して熱圧着した後、４００°Ｃで脱バインダーし、
８５０°Ｃで焼成した。こうして形成したセラミックス
多層基板に、表面配線用の導体ペーストを印刷し、８５
０°Ｃで表面配線導体を焼付け、セラミックス多層配線
基板を作製した。さらに、このセラミックス多層配線基
板を、抵抗及び金の焼成を想定して、８５０°Ｃで３回
再焼成した。
イ酸亜鉛ガラスとを各々５０ｗｔ％ずつ混合したもの
に、有機バインダーとしてアクリル樹脂を加えてスラリ
ー化した後、ドクターブレード法などにより厚さ約０．
２ｍｍのシート状に成形した。このセラミックスグリー
ンシートに、ＮＣパンチング装置により孔径０．１５ｍ
ｍのヴィア用貫通孔を開け、該貫通孔に上記調製したヴ
ィア用導体ペーストを印刷により充填し、さらにその上
面に内部配線用の導体ペーストにより配線パターンを印
刷した。得られたセラミックスグリーンシートを複数枚
積層して熱圧着した後、４００°Ｃで脱バインダーし、
８５０°Ｃで焼成した。こうして形成したセラミックス
多層基板に、表面配線用の導体ペーストを印刷し、８５
０°Ｃで表面配線導体を焼付け、セラミックス多層配線
基板を作製した。さらに、このセラミックス多層配線基
板を、抵抗及び金の焼成を想定して、８５０°Ｃで３回
再焼成した。
【００１７】−セラミックス多層配線基板の評価− セラミックス多層配線基板の評価は、図１に示すような
配線パターンの基板を上記方法により作製し、テスター
にて導通を調べた。１基板の表裏にはそれぞれ９６ヵ所
の接続部があり、各実施例及び比較例毎に５０基板作製
し、それぞれ合計９，６００カ所の導通を調べた。ま
た、シート抵抗は、内部に０．２×２ｍｍの配線を形成
し、ヴィア導体で表面に引き出した試料を作製し、４端
子法で測定した。
配線パターンの基板を上記方法により作製し、テスター
にて導通を調べた。１基板の表裏にはそれぞれ９６ヵ所
の接続部があり、各実施例及び比較例毎に５０基板作製
し、それぞれ合計９，６００カ所の導通を調べた。ま
た、シート抵抗は、内部に０．２×２ｍｍの配線を形成
し、ヴィア導体で表面に引き出した試料を作製し、４端
子法で測定した。
【００１８】−評価結果の説明− 本実施例及び比較例の評価結果を、表１及び表２に要約
した。
した。
【００１９】
【表１】
【表２】
【００２０】表１では、内部配線導体のパラジウム比率
を２ｗｔ％に固定し、ヴィア導体のパラジウム比率を変
化させた時の結果である（但し、比較例１は従来例であ
り、内部配線導体のパラジウム比率は０ｗｔ％であ
る）。ヴィア導体のパラジウム比率が、表面配線導体の
パラジウム比率の１／５以上では、再焼成後においても
導通不良が発生していない。表２は、ヴィア導体のパラ
ジウム比率に対して内部配線導体のパラジウム比率を変
化させた時の結果である。やはり、内部配線導体のパラ
ジウム比率が、ヴィア導体のパラジウム比率の１／５以
上では、再焼成後においても導通不良が発生していな
い。また、表２から、内部配線のシート抵抗はパラジウ
ム比率が高くなるにつれて大きくなり、実用的な１０ｍ
Ω／□以下にシート抵抗にするには、内部配線導体のパ
ラジウム比率を５ｗｔ％以下とすることが良い。
を２ｗｔ％に固定し、ヴィア導体のパラジウム比率を変
化させた時の結果である（但し、比較例１は従来例であ
り、内部配線導体のパラジウム比率は０ｗｔ％であ
る）。ヴィア導体のパラジウム比率が、表面配線導体の
パラジウム比率の１／５以上では、再焼成後においても
導通不良が発生していない。表２は、ヴィア導体のパラ
ジウム比率に対して内部配線導体のパラジウム比率を変
化させた時の結果である。やはり、内部配線導体のパラ
ジウム比率が、ヴィア導体のパラジウム比率の１／５以
上では、再焼成後においても導通不良が発生していな
い。また、表２から、内部配線のシート抵抗はパラジウ
ム比率が高くなるにつれて大きくなり、実用的な１０ｍ
Ω／□以下にシート抵抗にするには、内部配線導体のパ
ラジウム比率を５ｗｔ％以下とすることが良い。
【００２１】
【発明の効果】以上、説明した本発明にかかるセラミッ
クス多層配線基板によれば、内部配線とヴィア、及び表
面配線とヴィアの接続が確実なものとなり、導通不良の
生じにくいセラミックス多層配線基板を提供することが
できる。
クス多層配線基板によれば、内部配線とヴィア、及び表
面配線とヴィアの接続が確実なものとなり、導通不良の
生じにくいセラミックス多層配線基板を提供することが
できる。
【図１】図１は、実施例及び比較例において作製したセ
ラミックス多層配線基板の縦断面の模式図であり、端子
ＡＢ間及び端子ＣＤ間の導通をテスターにて調べる。こ
れが１基板に表裏それぞれ９６ヵ所ある。
ラミックス多層配線基板の縦断面の模式図であり、端子
ＡＢ間及び端子ＣＤ間の導通をテスターにて調べる。こ
れが１基板に表裏それぞれ９６ヵ所ある。
Claims (1)
- 【請求項１】 低温焼成セラミックスを複数枚積層して
形成したセラミックス多層配線基板において、表面配線
導体として銀−パラジウム導体を用い、該表面配線導体
と接するヴィア導体には、上記表面配線導体のパラジウ
ム比率の１／５〜１／２のパラジウムを含む銀−パラジ
ウム導体を用い、さらにヴィア導体と接する内部配線導
体には、前記ヴィア導体のパラジウム比率の１／５以上
のパラジウムを含む銀−パラジウム導体を用いたことを
特徴とするセラミックス多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11538193A JPH06302968A (ja) | 1993-04-19 | 1993-04-19 | セラミックス多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11538193A JPH06302968A (ja) | 1993-04-19 | 1993-04-19 | セラミックス多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302968A true JPH06302968A (ja) | 1994-10-28 |
Family
ID=14661128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11538193A Pending JPH06302968A (ja) | 1993-04-19 | 1993-04-19 | セラミックス多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060613A1 (en) * | 1999-03-30 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Conductive paste, ceramic multilayer substrate, and method for manufacturing ceramic multilayer substrate |
| US6629367B2 (en) * | 2000-12-06 | 2003-10-07 | Motorola, Inc. | Electrically isolated via in a multilayer ceramic package |
| JP2006351671A (ja) * | 2005-06-14 | 2006-12-28 | Alps Electric Co Ltd | 配線基板 |
| JP2016004973A (ja) * | 2014-06-19 | 2016-01-12 | 京セラ株式会社 | 配線基板、パッケージおよび電子機器 |
-
1993
- 1993-04-19 JP JP11538193A patent/JPH06302968A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060613A1 (en) * | 1999-03-30 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Conductive paste, ceramic multilayer substrate, and method for manufacturing ceramic multilayer substrate |
| US6629367B2 (en) * | 2000-12-06 | 2003-10-07 | Motorola, Inc. | Electrically isolated via in a multilayer ceramic package |
| JP2006351671A (ja) * | 2005-06-14 | 2006-12-28 | Alps Electric Co Ltd | 配線基板 |
| JP2016004973A (ja) * | 2014-06-19 | 2016-01-12 | 京セラ株式会社 | 配線基板、パッケージおよび電子機器 |
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