JPH06303143A - 積分型ｄａ変換器 - Google Patents
積分型ｄａ変換器Info
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- JPH06303143A JPH06303143A JP5088307A JP8830793A JPH06303143A JP H06303143 A JPH06303143 A JP H06303143A JP 5088307 A JP5088307 A JP 5088307A JP 8830793 A JP8830793 A JP 8830793A JP H06303143 A JPH06303143 A JP H06303143A
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- capacitor
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Abstract
(57)【要約】
【目的】 スイッチトキャパシタ積分器のＣＭＯＳスイ
ッチのリーク電流が出力電圧ノイズとなることを防止し
た高精度な積分型ＤＡ変換器を提供する。 【構成】 第１から第５のスイッチ１〜５、第１のコン
デンサ１１、第２のコンデンサ１２、第１の演算増幅器
２１からなるスイッチトキャパシタ回路１００と、第１
から第４のスイッチを制御するスイッチ制御回路１０１
と、前記スイッチトキャパシタ積分器１００の第２のコ
ンデンサ１２に蓄積される電荷量を監視し、スイッチト
キャパシタ積分器出力がアナログ的に０になるタイミン
グで制御手段１０２からリセット信号を出力し、強制的
にスイッチトキャパシタ積分器出力を０にしてスイッチ
トキャパシタ積分器出力の直流ノイズを取り除く。
ッチのリーク電流が出力電圧ノイズとなることを防止し
た高精度な積分型ＤＡ変換器を提供する。 【構成】 第１から第５のスイッチ１〜５、第１のコン
デンサ１１、第２のコンデンサ１２、第１の演算増幅器
２１からなるスイッチトキャパシタ回路１００と、第１
から第４のスイッチを制御するスイッチ制御回路１０１
と、前記スイッチトキャパシタ積分器１００の第２のコ
ンデンサ１２に蓄積される電荷量を監視し、スイッチト
キャパシタ積分器出力がアナログ的に０になるタイミン
グで制御手段１０２からリセット信号を出力し、強制的
にスイッチトキャパシタ積分器出力を０にしてスイッチ
トキャパシタ積分器出力の直流ノイズを取り除く。
Description
【０００１】
【産業上の利用分野】この発明は、スイッチトキャパシ
タ積分器を用いて実現される積分型ＤＡ変換器の高精度
化に関するものである。
タ積分器を用いて実現される積分型ＤＡ変換器の高精度
化に関するものである。
【０００２】
【従来の技術】周知のように、抵抗をコンデンサとスイ
ッチによる等価回路に置き換え実現するスイッチトキャ
パシタの技術は、アナログフィルタ、ＤＡ変換器、発信
器、ＰＬＬなど様々な回路に応用されている。参考文献
１：スイッチトキャパシタ回路武部 幹（現代工学社）
参照。スイッチトキャパシタ積分器の基本構成を図２に
示す。図２に示すようにスイッチトキャパシタ積分器は
コンデンサ１とスイッチ１とスイッチ２を用いて抵抗を
シミュレートしている。すなわち、スイッチ１をＯＮす
るとコンデンサ１には電荷（数１）が蓄えられる。
ッチによる等価回路に置き換え実現するスイッチトキャ
パシタの技術は、アナログフィルタ、ＤＡ変換器、発信
器、ＰＬＬなど様々な回路に応用されている。参考文献
１：スイッチトキャパシタ回路武部 幹（現代工学社）
参照。スイッチトキャパシタ積分器の基本構成を図２に
示す。図２に示すようにスイッチトキャパシタ積分器は
コンデンサ１とスイッチ１とスイッチ２を用いて抵抗を
シミュレートしている。すなわち、スイッチ１をＯＮす
るとコンデンサ１には電荷（数１）が蓄えられる。
【０００３】
【数１】
【０００４】次にスイッチ１をＯＦＦしスイッチ２をＯ
Ｎすればコンデンサ１に蓄えられた電荷はコンデンサ２
へ流れ出す。この操作に要する全体の時間をＴとする
と、単位時間当たりに平均された電荷は（数２）で表さ
れる。
Ｎすればコンデンサ１に蓄えられた電荷はコンデンサ２
へ流れ出す。この操作に要する全体の時間をＴとする
と、単位時間当たりに平均された電荷は（数２）で表さ
れる。
【０００５】
【数２】
【０００６】この回路の等価的な抵抗をＲとすれば（数
３）となり、等価抵抗は（数４）で表される。
３）となり、等価抵抗は（数４）で表される。
【０００７】
【数３】
【０００８】
【数４】
【０００９】図２で表されるスイッチトキャパシタの基
本回路はコンデンサ１に寄生容量が付加されやすいの
で、通常図３に示すような構成で使用される。すなわ
ち、図３のスイッチ１と３をＯＮし、スイッチ１と３を
ＯＦＦしたのちにスイッチ２と４をＯＮしたとすれば、
スイッチトキャパシタ積分器の出力には（数５）の電圧
が現れ、正相積分器になる。
本回路はコンデンサ１に寄生容量が付加されやすいの
で、通常図３に示すような構成で使用される。すなわ
ち、図３のスイッチ１と３をＯＮし、スイッチ１と３を
ＯＦＦしたのちにスイッチ２と４をＯＮしたとすれば、
スイッチトキャパシタ積分器の出力には（数５）の電圧
が現れ、正相積分器になる。
【００１０】
【数５】
【００１１】またスイッチ３と４をＯＮし、スイッチ３
と４をＯＦＦした後にスイッチ１と２をＯＮすれば、ス
イッチトキャパシタ積分器の出力には（数６）の電圧が
現れ逆相積分器になる。
と４をＯＦＦした後にスイッチ１と２をＯＮすれば、ス
イッチトキャパシタ積分器の出力には（数６）の電圧が
現れ逆相積分器になる。
【００１２】
【数６】
【００１３】この回路をシリコンウエハー上にＬＳＩ回
路として作成した場合、通常スイッチとしては図４に示
すようなＣＭＯＳアナログスイッチが用いられる。ＣＭ
ＯＳアナログスイッチとは、図４に示すようにＰチャネ
ルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジ
スタ４２のソース、ドレイン端子を並列に接続したもの
であり、ＰチャネルＭＯＳトランジスタ４１のゲート端
子に接地電圧、ＮチャネルＭＯＳトランジスタ４２のゲ
ート端子に電源電圧を印加した場合にソース、ドレイン
間の抵抗が非常に低くなって、ソース、ドレイン間が短
絡された状態になる。また、ＰチャネルＭＯＳトランジ
スタのゲート端子に電源電圧、ＮチャネルＭＯＳトラン
ジスタのゲート端子に接地電圧を印加した場合にソー
ス、ドレイン間の抵抗が非常に高くなって、ソース、ド
レイン間が分離された状態になる。すなわち、スイッチ
動作を実現することができる。
路として作成した場合、通常スイッチとしては図４に示
すようなＣＭＯＳアナログスイッチが用いられる。ＣＭ
ＯＳアナログスイッチとは、図４に示すようにＰチャネ
ルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジ
スタ４２のソース、ドレイン端子を並列に接続したもの
であり、ＰチャネルＭＯＳトランジスタ４１のゲート端
子に接地電圧、ＮチャネルＭＯＳトランジスタ４２のゲ
ート端子に電源電圧を印加した場合にソース、ドレイン
間の抵抗が非常に低くなって、ソース、ドレイン間が短
絡された状態になる。また、ＰチャネルＭＯＳトランジ
スタのゲート端子に電源電圧、ＮチャネルＭＯＳトラン
ジスタのゲート端子に接地電圧を印加した場合にソー
ス、ドレイン間の抵抗が非常に高くなって、ソース、ド
レイン間が分離された状態になる。すなわち、スイッチ
動作を実現することができる。
【００１４】
【発明が解決しようとする課題】しかし、このＣＭＯＳ
アナログスイッチを用いた場合、ＣＭＯＳアナログスイ
ッチのリーク電流がスイッチトキャパシタ積分器の性能
を劣化させる原因としてスイッチトキャパシタ積分器の
出力誤差が問題となってくる。出力誤差とはすなわち、
スイッチトキャパシタ積分器が正相積分器として動作す
る場合の１回の積分動作で出力電圧が変化する割合と逆
相積分器として動作した場合の１回の動作で出力電圧が
変化する割合とが等しくならないことである。ＣＭＯＳ
アナログスイッチによるリーク電流による誤差は以下に
説明することによって生じる。
アナログスイッチを用いた場合、ＣＭＯＳアナログスイ
ッチのリーク電流がスイッチトキャパシタ積分器の性能
を劣化させる原因としてスイッチトキャパシタ積分器の
出力誤差が問題となってくる。出力誤差とはすなわち、
スイッチトキャパシタ積分器が正相積分器として動作す
る場合の１回の積分動作で出力電圧が変化する割合と逆
相積分器として動作した場合の１回の動作で出力電圧が
変化する割合とが等しくならないことである。ＣＭＯＳ
アナログスイッチによるリーク電流による誤差は以下に
説明することによって生じる。
【００１５】ＣＭＯＳアナログスイッチを構成するＰＭ
ＯＳトランジスタの基板電位がＶＤＤ（通常＋３Ｖ〜＋
１５Ｖ程度）、ＮＭＯＳトランジスタの電位がＶＳＳ
（通常０Ｖ〜−１５Ｖ程度）であるため、トランジスタ
のドレイン端子とソース端子と基板により形成されるｐ
ｎ接合にＶＤＤから逆方向飽和電流がながれこみ、ＶＳ
Ｓへは逆方向飽和電流が流れ出す。この飽和電流に差が
あれば余った電流はそれぞれドレイン端子、ソース端子
から流れ出る。すなわち、ＣＭＯＳスイッチを用いて構
成されるスイッチトキャパシタ積分器では図５に示すよ
うにスイッチのリーク電流がコンデンサ１２に流れ込
み、スイッチトキャパシタ積分器の出力が徐々に飽和し
てしまう。特に、この現象は、スイッチトキャパシタ積
分器を用いて構成される積分型ＤＡ変換器の場合に問題
となる。積分型ＤＡ変換器としては、参考文献２（日経
エレクトロニクス 1988.8.8 no.453 ）に挙げられてい
るような、補間型オーバーサンプリングＤＡ変換器など
が挙げられる。
ＯＳトランジスタの基板電位がＶＤＤ（通常＋３Ｖ〜＋
１５Ｖ程度）、ＮＭＯＳトランジスタの電位がＶＳＳ
（通常０Ｖ〜−１５Ｖ程度）であるため、トランジスタ
のドレイン端子とソース端子と基板により形成されるｐ
ｎ接合にＶＤＤから逆方向飽和電流がながれこみ、ＶＳ
Ｓへは逆方向飽和電流が流れ出す。この飽和電流に差が
あれば余った電流はそれぞれドレイン端子、ソース端子
から流れ出る。すなわち、ＣＭＯＳスイッチを用いて構
成されるスイッチトキャパシタ積分器では図５に示すよ
うにスイッチのリーク電流がコンデンサ１２に流れ込
み、スイッチトキャパシタ積分器の出力が徐々に飽和し
てしまう。特に、この現象は、スイッチトキャパシタ積
分器を用いて構成される積分型ＤＡ変換器の場合に問題
となる。積分型ＤＡ変換器としては、参考文献２（日経
エレクトロニクス 1988.8.8 no.453 ）に挙げられてい
るような、補間型オーバーサンプリングＤＡ変換器など
が挙げられる。
【００１６】従って、通常はこのスイッチトキャパシタ
積分器の出力信号に表れるリーク電流をキャンセルする
ため、図６に示すように出力の直流成分をローパスフィ
ルタ６１により帰還させ安定状態をつくりだしている。
すなわち、リーク電流成分は、ほぼ直流成分に近い低周
波成分であるため、スイッチトキャパシタ積分器の出力
信号中に含まれるこの成分をローパスフィルタで帰還さ
せることによりリーク電流成分をキャンセルできる。し
かしこの場合、直流成分のみを帰還させる必要が生じる
ため、ローパスフィルタを構成するために非常に大きな
抵抗と非常に大きなコンデンサを必要とする。従って、
ＬＳＩ化した場合にスイッチトキャパシタ積分器を用い
て構成された積分型ＤＡ変換器の回路面積が大きくなる
といった問題が生じる。
積分器の出力信号に表れるリーク電流をキャンセルする
ため、図６に示すように出力の直流成分をローパスフィ
ルタ６１により帰還させ安定状態をつくりだしている。
すなわち、リーク電流成分は、ほぼ直流成分に近い低周
波成分であるため、スイッチトキャパシタ積分器の出力
信号中に含まれるこの成分をローパスフィルタで帰還さ
せることによりリーク電流成分をキャンセルできる。し
かしこの場合、直流成分のみを帰還させる必要が生じる
ため、ローパスフィルタを構成するために非常に大きな
抵抗と非常に大きなコンデンサを必要とする。従って、
ＬＳＩ化した場合にスイッチトキャパシタ積分器を用い
て構成された積分型ＤＡ変換器の回路面積が大きくなる
といった問題が生じる。
【００１７】本発明は、スイッチトキャパシタ積分器に
出力される直流成分をアナログフィルタによる帰還回路
を用いずに安定させる積分型ＤＡ変換器を提供すること
を目的とする。
出力される直流成分をアナログフィルタによる帰還回路
を用いずに安定させる積分型ＤＡ変換器を提供すること
を目的とする。
【００１８】
【課題を解決するための手段】本発明による積分型ＤＡ
変換器は、第１のコンデンサ及び前記第１のコンデンサ
の一端と入力端子との間に接続される第１のスイッチ
と、前記第１のコンデンサの他端に一端が接続される第
２のスイッチと、前記第１のコンデンサの他端と定電位
源との間に接続される第３のスイッチと、前記第１のコ
ンデンサの一端と前記定電位源との間に接続される第４
のスイッチと、反転入力端子が前記第２のスイッチの他
端に接続され、非反転入力端子が前記定電位源に接続さ
れる演算増幅器と、前記演算増幅器の出力端と反転入力
端子の間に接続される第２のコンデンサと、前記第１〜
第４のスイッチ制御回路からなる、スイッチトキャパシ
タ積分器であって、前記演算増幅器の出力端と反転入力
端子の間に接続される第５のスイッチと、前記スイッチ
トキャパシタ積分器の第２のコンデンサに蓄積される電
荷量を監視する制御手段を有し、前記第５のスイッチの
接続制御を行うことを特徴とする。
変換器は、第１のコンデンサ及び前記第１のコンデンサ
の一端と入力端子との間に接続される第１のスイッチ
と、前記第１のコンデンサの他端に一端が接続される第
２のスイッチと、前記第１のコンデンサの他端と定電位
源との間に接続される第３のスイッチと、前記第１のコ
ンデンサの一端と前記定電位源との間に接続される第４
のスイッチと、反転入力端子が前記第２のスイッチの他
端に接続され、非反転入力端子が前記定電位源に接続さ
れる演算増幅器と、前記演算増幅器の出力端と反転入力
端子の間に接続される第２のコンデンサと、前記第１〜
第４のスイッチ制御回路からなる、スイッチトキャパシ
タ積分器であって、前記演算増幅器の出力端と反転入力
端子の間に接続される第５のスイッチと、前記スイッチ
トキャパシタ積分器の第２のコンデンサに蓄積される電
荷量を監視する制御手段を有し、前記第５のスイッチの
接続制御を行うことを特徴とする。
【００１９】
【作用】本発明の構成による積分型ＤＡ変換器は、スイ
ッチトキャパシタ積分器の出力を監視し、スイッチトキ
ャパシタ積分器の出力が本来０になるべきタイミング
で、スイッチトキャパシタ積分器にリセット信号を送り
スイッチトキャパシタ積分器をリセットする制御手段を
有する。従ってスイッチトキャパシタ積分器の出力が徐
々に飽和しダイナミックレンジをはずれてしまうことが
ない。
ッチトキャパシタ積分器の出力を監視し、スイッチトキ
ャパシタ積分器の出力が本来０になるべきタイミング
で、スイッチトキャパシタ積分器にリセット信号を送り
スイッチトキャパシタ積分器をリセットする制御手段を
有する。従ってスイッチトキャパシタ積分器の出力が徐
々に飽和しダイナミックレンジをはずれてしまうことが
ない。
【００２０】
【実施例】図１は本発明における一実施例の積分型ＤＡ
変換器である。この積分型ＤＡ変換器１００ではスイッ
チ１〜４までがスイッチトキャパシタ積分器のコンデン
サ１１、コンデンサ１２を充放電し、スイッチトキャパ
シタ積分器動作を行う。すなわち、正相積分動作を行う
場合は、図８（ａ）に示すように、お互いに重ならない
２相クロックを用いてスイッチを制御する。すなわち、
第１のスイッチ１と第３のスイッチ３がＯＮの期間では
コンデンサ１１に電荷が蓄えられ、第２のスイッチ２と
第４のスイッチ４がＯＮの期間では、コンデンサ１１に
蓄えられた電荷がコンデンサ１２に転送される。このと
き、コンデンサ１２に蓄えられた電荷は、コンデンサ１
１に蓄えられていた分だけ増加する。すなわち、積分型
ＤＡ変換器の出力電圧はプラス側に増加する。また逆相
積分動作を行う場合は図８（ｂ）に示すように、お互い
に重ならない２相クロックを用いてスイッチを制御す
る。すなわち、第３のスイッチ３と第４のスイッチ４が
ＯＮの期間ではコンデンサ１１に電荷が蓄えられ、第１
のスイッチ１と第２のスイッチ２がＯＮの期間では、コ
ンデンサ１２に蓄えられた電荷がコンデンサ１１に転送
される。このとき、コンデンサ１２に蓄えられた電荷
は、コンデンサ１１の容量と入力電圧の積の分だけ減少
する。すなわち、積分型ＤＡ変換器の出力電圧は減少す
る。
変換器である。この積分型ＤＡ変換器１００ではスイッ
チ１〜４までがスイッチトキャパシタ積分器のコンデン
サ１１、コンデンサ１２を充放電し、スイッチトキャパ
シタ積分器動作を行う。すなわち、正相積分動作を行う
場合は、図８（ａ）に示すように、お互いに重ならない
２相クロックを用いてスイッチを制御する。すなわち、
第１のスイッチ１と第３のスイッチ３がＯＮの期間では
コンデンサ１１に電荷が蓄えられ、第２のスイッチ２と
第４のスイッチ４がＯＮの期間では、コンデンサ１１に
蓄えられた電荷がコンデンサ１２に転送される。このと
き、コンデンサ１２に蓄えられた電荷は、コンデンサ１
１に蓄えられていた分だけ増加する。すなわち、積分型
ＤＡ変換器の出力電圧はプラス側に増加する。また逆相
積分動作を行う場合は図８（ｂ）に示すように、お互い
に重ならない２相クロックを用いてスイッチを制御す
る。すなわち、第３のスイッチ３と第４のスイッチ４が
ＯＮの期間ではコンデンサ１１に電荷が蓄えられ、第１
のスイッチ１と第２のスイッチ２がＯＮの期間では、コ
ンデンサ１２に蓄えられた電荷がコンデンサ１１に転送
される。このとき、コンデンサ１２に蓄えられた電荷
は、コンデンサ１１の容量と入力電圧の積の分だけ減少
する。すなわち、積分型ＤＡ変換器の出力電圧は減少す
る。
【００２１】電荷のスイッチ１〜４までを制御する制御
信号は、スイッチ制御回路１０１によって出力される。
スイッチ制御回路１０１の出力信号は通常、スイッチト
キャパシタ積分器に正相積分動作をさせる信号、逆相積
分動作をさせる信号、何も動作をさせない信号の３種類
からなる。
信号は、スイッチ制御回路１０１によって出力される。
スイッチ制御回路１０１の出力信号は通常、スイッチト
キャパシタ積分器に正相積分動作をさせる信号、逆相積
分動作をさせる信号、何も動作をさせない信号の３種類
からなる。
【００２２】制御手段１０２はスイッチ制御回路１０１
の出力信号を受信してスイッチトキャパシタ積分器の積
分出力値をデジタル的に再現する。すなわち、制御手段
１０２は、図７に示すようなデジタル積分回路１０３
と、そのデジタル積分回路１０３の出力が０になったこ
とを検出しリセット信号をスイッチトキャパシタ積分器
１００に出力する０値検出回路１０４から構成できる。
の出力信号を受信してスイッチトキャパシタ積分器の積
分出力値をデジタル的に再現する。すなわち、制御手段
１０２は、図７に示すようなデジタル積分回路１０３
と、そのデジタル積分回路１０３の出力が０になったこ
とを検出しリセット信号をスイッチトキャパシタ積分器
１００に出力する０値検出回路１０４から構成できる。
【００２３】つまり、スイッチ制御回路１０１から制御
手段１０２への出力信号のとして、１がスイッチトキャ
パシタ積分器に正相積分動作をさせる信号、−１がスイ
ッチトキャパシタ積分器に逆相積分動作をさせる信号、
０がスイッチトキャパシタ積分器に何も動作をさせない
信号とすれば、スイッチ制御回路１０１からの出力信号
をそのまま積分すれば、スイッチトキャパシタ積分器の
出力、すなわち積分型ＤＡ変換器の出力に現れるアナロ
グ信号を制御手段においてデジタル的に再現できる。す
なわち、制御手段１０２として図７に示すような、１サ
ンプリング時間遅延回路１０５と、加算器１０６から構
成されるデジタル積分回路を用いれば、その出力が０に
なった時点で積分型ＤＡ変換器の出力もアナログ的に０
になっていなければならないはずである。もしデジタル
積分回路の出力が０になった時に、積分型ＤＡ変換器の
出力が０になっていないとすれば、その時点での出力電
圧は積分型ＤＡ変換器の出力誤差であることは明らかで
ある。
手段１０２への出力信号のとして、１がスイッチトキャ
パシタ積分器に正相積分動作をさせる信号、−１がスイ
ッチトキャパシタ積分器に逆相積分動作をさせる信号、
０がスイッチトキャパシタ積分器に何も動作をさせない
信号とすれば、スイッチ制御回路１０１からの出力信号
をそのまま積分すれば、スイッチトキャパシタ積分器の
出力、すなわち積分型ＤＡ変換器の出力に現れるアナロ
グ信号を制御手段においてデジタル的に再現できる。す
なわち、制御手段１０２として図７に示すような、１サ
ンプリング時間遅延回路１０５と、加算器１０６から構
成されるデジタル積分回路を用いれば、その出力が０に
なった時点で積分型ＤＡ変換器の出力もアナログ的に０
になっていなければならないはずである。もしデジタル
積分回路の出力が０になった時に、積分型ＤＡ変換器の
出力が０になっていないとすれば、その時点での出力電
圧は積分型ＤＡ変換器の出力誤差であることは明らかで
ある。
【００２４】この出力誤差は上記で説明したように、ア
ナログスイッチトキャパシタ積分器を構成するＣＭＯＳ
アナログスイッチのリーク電流による影響であるので、
この出力電圧誤差はほおっておけば時間的に増加してし
まう。従って、デジタル積分回路１０３の出力が０にな
った時点で図１に示すスイッチトキャパシタ積分器のス
イッチ５をＯＮし、スイッチトキャパシタ積分器の出力
をアナログ出力の０にリセットする。このリセットは、
サンプリング期間と同期させて行うことが必要である。
すなわち、図８（ｃ）に示すように、ＤＡ変換器の出力
のサンプリング期間は、第２のスイッチ２のクロックの
立ち上がりから次のクロックの立ち上がりまでとなる。
すなわち、第５のスイッチ５を制御するクロックは、第
２のスイッチ２を制御するクロックと同期させる必要が
ある。もし、第２のスイッチ２を制御するクロックと同
期させないとすると、リセット毎にサンプリングジッタ
成分がＤＡ変換器の出力に加わり出力信号のＳＮ比を悪
化させてしまう。従って、リセットを制御する第５のス
イッチ５のクロックは第２のスイッチ２を制御するクロ
ックと同じタイミングを持つことが必要である。また、
リセット期間中は、第１から第４のスイッチを制御する
クロックは出力しない。
ナログスイッチトキャパシタ積分器を構成するＣＭＯＳ
アナログスイッチのリーク電流による影響であるので、
この出力電圧誤差はほおっておけば時間的に増加してし
まう。従って、デジタル積分回路１０３の出力が０にな
った時点で図１に示すスイッチトキャパシタ積分器のス
イッチ５をＯＮし、スイッチトキャパシタ積分器の出力
をアナログ出力の０にリセットする。このリセットは、
サンプリング期間と同期させて行うことが必要である。
すなわち、図８（ｃ）に示すように、ＤＡ変換器の出力
のサンプリング期間は、第２のスイッチ２のクロックの
立ち上がりから次のクロックの立ち上がりまでとなる。
すなわち、第５のスイッチ５を制御するクロックは、第
２のスイッチ２を制御するクロックと同期させる必要が
ある。もし、第２のスイッチ２を制御するクロックと同
期させないとすると、リセット毎にサンプリングジッタ
成分がＤＡ変換器の出力に加わり出力信号のＳＮ比を悪
化させてしまう。従って、リセットを制御する第５のス
イッチ５のクロックは第２のスイッチ２を制御するクロ
ックと同じタイミングを持つことが必要である。また、
リセット期間中は、第１から第４のスイッチを制御する
クロックは出力しない。
【００２５】このような方法をとることにより、積分型
ＤＡ変換器の出力電圧誤差を取り除くことができる。こ
の方法ではデジタル積分器の出力が０になることがない
とスイッチトキャパシタ積分器に制御手段からリセット
信号が出力されることはない。従って、スイッチ制御回
路１０１がスイッチトキャパシタ積分器１００に出力さ
せようとする電圧の直流成分は０でなければならない。
ＤＡ変換器の出力電圧誤差を取り除くことができる。こ
の方法ではデジタル積分器の出力が０になることがない
とスイッチトキャパシタ積分器に制御手段からリセット
信号が出力されることはない。従って、スイッチ制御回
路１０１がスイッチトキャパシタ積分器１００に出力さ
せようとする電圧の直流成分は０でなければならない。
【００２６】なお、本発明においてスイッチ制御回路１
０１は、スイッチトキャパシタ積分器１００に交流信号
を出力させることのできる回路であれば、どのようなも
のであってもよい。
０１は、スイッチトキャパシタ積分器１００に交流信号
を出力させることのできる回路であれば、どのようなも
のであってもよい。
【００２７】
【発明の効果】本発明によるスイッチトキャパシタ積分
器回路によれば、出力電圧に対するＣＭＯＳスイッチの
リーク電流の影響を打ち消した積分波形が得られ、出力
信号のＳ／Ｎ特性を改善できるという効果がある。
器回路によれば、出力電圧に対するＣＭＯＳスイッチの
リーク電流の影響を打ち消した積分波形が得られ、出力
信号のＳ／Ｎ特性を改善できるという効果がある。
【図１】本発明における積分型ＤＡ変換器の回路構成図
【図２】容量とスイッチによる抵抗の等価回路を示す図
【図３】寄生容量に不感なスイッチトキャパシタ積分器
の回路構成図
の回路構成図
【図４】ＣＭＯＳスイッチとリーク電流の関係を示す模
式図
式図
【図５】スイッチトキャパシタ積分器のリーク電流を示
す模式図
す模式図
【図６】ローパスフィルタ帰還回路付きスイッチトキャ
パシタ積分器の構成を示す模式図
パシタ積分器の構成を示す模式図
【図７】制御手段の一構成例を示す模式図
【図８】（ａ）は本発明による積分型ＤＡ変換器の正相
積分動作時のスイッチを制御するクロックのタイミング
チャートを示す模式図 （ｂ）は本発明による積分型ＤＡ変換器の逆相積分動作
時のスイッチを制御するクロックのタイミングチャート
を示す模式図 （ｃ）は積分型ＤＡ変換器の出力電圧とリセットタイミ
ングの関係を示す模式図
積分動作時のスイッチを制御するクロックのタイミング
チャートを示す模式図 （ｂ）は本発明による積分型ＤＡ変換器の逆相積分動作
時のスイッチを制御するクロックのタイミングチャート
を示す模式図 （ｃ）は積分型ＤＡ変換器の出力電圧とリセットタイミ
ングの関係を示す模式図
１０１ スイッチ制御回路 １０２ 制御手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 征克 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 林 錠二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】第１のコンデンサ及び前記第１のコンデン
サの一端と入力端子との間に接続される第１のスイッチ
と、前記第１のコンデンサの他端に一端が接続される第
２のスイッチと、前記第１のコンデンサの他端と定電位
源との間に接続される第３のスイッチと、前記第１のコ
ンデンサの一端と前記定電位源との間に接続される第４
のスイッチと、反転入力端子が前記第２のスイッチの他
端に接続され、非反転入力端子が前記定電位源に接続さ
れる演算増幅器と、前記演算増幅器の出力端と反転入力
端子の間に接続される第２のコンデンサと、前記第１〜
第４のスイッチ制御回路からなるスイッチトキャパシタ
積分器にであって、 前記演算増幅器の出力端と反転入力端子の間に接続され
る第５のスイッチと、 前記スイッチトキャパシタ積分器の第２のコンデンサに
蓄積される電荷量を監視する制御手段とを有し、前記第
５のスイッチの接続制御を行うことを特徴とする積分型
ＤＡ変換器。 - 【請求項２】請求項１記載の第１のスイッチと第２のス
イッチと第３のスイッチと第４のスイッチと第５のスイ
ッチがＯＦＦの状態から、第２のスイッチ及び第４のス
イッチをＯＮし、第２のコンデンサに電荷を充電しもし
くは、第１のスイッチ及び前記第２のスイッチをＯＮ
し、前記第２のコンデンサに電荷を充電し、演算増幅器
の出力電圧が安定した後、前記第２のスイッチと前記第
４のスイッチをＯＦＦ、もしくは、前記第１のスイッチ
と前記第２のスイッチをＯＦＦする過程を充電過程とし
た場合、前記充電過程の期間に前記第５のスイッチの接
続制御を行うことを特徴とする積分型ＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088307A JPH06303143A (ja) | 1993-04-15 | 1993-04-15 | 積分型ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088307A JPH06303143A (ja) | 1993-04-15 | 1993-04-15 | 積分型ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303143A true JPH06303143A (ja) | 1994-10-28 |
Family
ID=13939284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088307A Pending JPH06303143A (ja) | 1993-04-15 | 1993-04-15 | 積分型ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303143A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007078422A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | 磁気センサの励磁コイル駆動回路 |
| JP2007531447A (ja) * | 2004-03-27 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｄａコンバータ |
| US8081098B2 (en) | 2009-01-13 | 2011-12-20 | Samsung Electronics Co., Ltd. | Integrator, delta-sigma modulator, analog-to-digital converter and applications thereof |
| JP2013021426A (ja) * | 2011-07-08 | 2013-01-31 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、物理量測定装置、及び電子機器 |
| US8416311B2 (en) | 2009-03-04 | 2013-04-09 | Samsung Electronics Co., Ltd. | Digital filter, analog-to-digital converter, and applications thereof |
| WO2015012159A1 (ja) * | 2013-07-25 | 2015-01-29 | アルプス電気株式会社 | Ｄ／ａ変換器 |
-
1993
- 1993-04-15 JP JP5088307A patent/JPH06303143A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531447A (ja) * | 2004-03-27 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｄａコンバータ |
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| US8081098B2 (en) | 2009-01-13 | 2011-12-20 | Samsung Electronics Co., Ltd. | Integrator, delta-sigma modulator, analog-to-digital converter and applications thereof |
| US8416311B2 (en) | 2009-03-04 | 2013-04-09 | Samsung Electronics Co., Ltd. | Digital filter, analog-to-digital converter, and applications thereof |
| JP2013021426A (ja) * | 2011-07-08 | 2013-01-31 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、物理量測定装置、及び電子機器 |
| WO2015012159A1 (ja) * | 2013-07-25 | 2015-01-29 | アルプス電気株式会社 | Ｄ／ａ変換器 |
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