JPH06303268A - 位相比較回路および該位相比較回路を備える復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相比較回路において、より精度の高い位相
比較を行なう。 【構成】 入力信号ＶＩＮと、基準となる参照信号ＬＯ
との位相差を検出する位相比較回路であって、入力信号
ＶＩＮと、参照信号ＬＯとの位相差に対応するパルス幅
を有するパルスを出力する位相差検出手段２０と、位相
差検出手段２０から出力されたパルスを、当該パルスの
パルス幅に対応する電圧値に変換する電圧変換手段１１
と、電圧変換手段１１から出力された電圧値を、基準と
なる電圧値に基づいてディジタル値に変換するアナログ
−ディジタル変換手段１３と、アナログ−ディジタル変
換手段１３における前記基準となる電圧値の調整を行な
う調整手段１２と、あらかじめ定めたときに、前記調整
手段に対して調整を行なうように制御し、当該調整のた
めの調整信号を出力する制御手段４１とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相変調された入力信
号を復調する復調回路等に利用される位相比較回路に関
する。また、半導体集積回路で実現するのに好適な復調
回路に関し、例えば、携帯用通信端末装置に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】位相変調された信号の復調回路には、位
相検波回路および２値位相検波回路を用いることができ
る。特に、位相検波回路と２値位相検波回路との組合せ
は、通常、多値の位相復調を行う場合に用いられる。位
相検波回路および２値位相検波回路について記載された
文献の例としては、平成２年３月１４日に株式会社トリ
ケップスから発行された「移動通信のためのディジタル
変復調技術」（赤石芳彦監修）の第１３７頁に記載され
ているものがある。

【０００３】図６に、本発明者が検討した復調回路の原
理回路構成図を示す。図６において、復調回路は、入力
信号ＶＩＮと同じ発振周波数で発振し、基準となる局部
発振信号ＬＯを出力する局部発振回路５と、入力信号Ｖ
ＩＮと局部発振回路５の出力ＬＯとの位相差の絶対量を
電圧ＶＡに変換する位相検波回路２と、入力信号ＶＩＮ
と局部発振出力ＬＯとの位相の進みまたは遅れを表す信
号ＳＩＧＮを出力する２値位相検波回路３と、電圧ＶＡ
と信号ＳＩＧＮとを乗算して位相差分量ＶＰとし、これ
を変調の１単位分だけ遅延手段Ｄで遅延させた信号ＶＤ
と当該位相差分量ＶＰとの差を出力する位相復調回路４
とを有する。位相変調された信号の復調回路では、位相
検波をして位相成分を１シンボル（１ボーレート）分ず
つ抽出し、抽出した位相成分と１シンボル前の位相成分
との位相差を復調信号として出力する。

【０００４】図６において、入力信号ＶＩＮおよび局部
発振回路５の出力ＬＯは、位相検波回路２および２値位
相検波回路３に入力される。位相検波回路２では、入力
信号ＶＩＮと局部発振回路５の出力ＬＯとを排他的論理
和回路２０に入力して位相差のずれ分をパルス幅として
出力し、ローパスフィルタＬＰＦ１１を介して位相差の
絶対量を電圧ＶＡに変換する。２値位相検波回路３で
は、Ｄフリップフロップ２１により入力信号ＶＩＮと局
部発振出力ＬＯとの位相の進みまたは遅れを表す信号Ｓ
ＩＧＮを出力する。この位相差の絶対量ＶＡと位相の進
み又は遅れを示す信号ＳＩＧＮとを乗算回路２２で乗算
することで位相差分量ＶＰを形成する。この位相差分量
ＶＰを変調の１単位分すなわち１シンボル分だけ遅延手
段Ｄで遅延させた信号ＶＤと当該位相差分量ＶＰとの差
が復調出力ＶＯＵＴとされる。この１シンボル遅延は位
相検波回路２の前段で行ってもよい。

【０００５】

【発明が解決しようとする課題】図６に示す復調回路に
おいて、復調信号としてディジタル信号を出力する場合
には、位相検波回路２の出力ＶＡは、その後段にＡ／Ｄ
変換回路を備えることにより、ディジタル信号に変換
し、遅延回路Ｄ２３としてシフトレジスタのようなディ
ジタル回路を用いる。このような構成とした場合、位相
検波回路２に含まれるローパスフィルタＬＰＦの出力電
圧範囲と、当該Ａ／Ｄ変換回路の動作範囲とのダイナミ
ックレンジの不一致によって誤差の発生するおそれがあ
る。例えば、ローパスフィルタＬＰＦの出力電圧範囲が
Ａ／Ｄ変換回路の動作範囲より、小さい場合には、ロー
パスフィルタＬＰＦの出力電圧が最大になってもＡ／Ｄ
変換回路の出力は最大にならず、動作範囲がずれている
分小さい値が出力されることとなる。このため、後段の
位相復調回路４で出力する復調信号に誤差が生じること
となる。

【０００６】また、位相差の絶対量ＶＡと位相進み遅れ
量ＳＩＧＮとは異なる回路を通るため、当該双方の信号
の供給タイミングのずれ若しくは遅延時間の不一致によ
って復調誤差を発生するおそれがある。例えば、位相検
波回路２では、前述のように、排他的論理和回路２０お
よびローパスフィルタＬＰＦ１１を介して位相差の絶対
量ＶＡが出力され、２値位相検波回路３では、Ｄフリッ
プフロップ２１を介して信号ＳＩＧＮが出力されている
ので素子による遅延がそれぞれ発生し、その遅延時間は
異なるものとなる。このため、位相進み遅れ量ＳＩＧＮ
が位相が遅れている状態から進んでいる状態に変化した
ときには、遅延時間の影響により位相差の絶対量ＶＡが
変化する時間と一致しないので、復調信号に誤差が生じ
ることとなる。

【０００７】また、復調されるべき入力信号ＶＩＮと局
部発振信号ＬＯとは、各々２値に量子化した高論理レベ
ルの区間と低論理レベルの区間が等しい場合、すなわ
ち、各信号のパルス幅のデューティ比が５０％のときの
み、正確な位相比較が可能となり、いずれかの信号がデ
ューティ比が５０％でないときには復調信号に誤差の発
生するおそれがある。

【０００８】さらに、この場合、抵抗、キャパシタ、ト
ランジスタなどの回路素子の製造条件に起因するような
特性ばらつきにより、各信号のパルスの立上りや立ち下
がり時間に影響を受ける。したがって、そのような復調
回路を半導体集積回路化する場合には、そのような回路
素子の製造ばらつきの影響を実質的に受けないように上
記復調誤差の発生を防止しなければならない。

【０００９】本発明の目的は、位相検波回路および２値
位相検波回路などの位相を比較する位相比較回路におい
て、より精度の高い位相比較を行なうことである。ま
た、本発明の別の目的は、位相比較回路を備える復調回
路における復調誤差を小さくすることである。

【００１０】

【課題を解決するための手段】本発明は、上記課題を解
決するために、入力信号と、基準となる参照信号との位
相差を検出する位相比較回路であって、前記入力信号
と、前記参照信号との位相差に対応するパルス幅を有す
るパルスを出力する位相差検出手段と、前記位相差検出
手段から出力されたパルスを、当該パルスのパルス幅に
対応する電圧値に変換する電圧変換手段と、前記電圧変
換手段から出力された電圧値を、基準となる電圧値に基
づいてディジタル値に変換するアナログ−ディジタル変
換手段と、前記アナログ−ディジタル変換手段における
前記基準となる電圧値の調整を行なう調整手段と、あら
かじめ定めたときに、前記調整手段に対して調整を行な
うように制御し、当該調整のための調整信号を出力する
制御手段とを有する。

【００１１】前記電圧変換手段において出力される前記
電圧値の範囲を制限する電圧制限手段をさらに有し、前
記調整手段は、前記電圧制限手段における前記電圧値の
範囲を前記基準となる電圧値により調整するようにして
もよい。

【００１２】前記入力信号と、前記参照信号との位相の
進み／遅れを検出する進み／遅れ検出部をさらに有し、
前記進み／遅れ検出部は、前記入力信号が前記参照信号
より進んでいるか遅れているかを判定する判定手段と、
前記判定手段における判定結果を、あらかじめ想定され
る前記電圧変換手段における変換時間分遅延させて出力
する第１の遅延手段とを備えることができる。この場
合、前記判定手段は、前記入力信号を入力し、前記参照
信号をクロックとするフリップフロップ回路で構成し、
前記フリップフロップ回路のセットアップ時間分、前記
参照信号を遅延させて前記フリップフロップ回路に出力
する第２の遅延手段をさらに有するようにしてもよい。

【００１３】また、前記入力信号を２分周する第１の分
周手段と、前記参照信号を２分周する第２の分周手段と
をさらに有し、前記位相差検出手段は、前記第１の分周
手段で２分周された入力信号を前記入力信号として入力
し、前記第２の分周手段で２分周された参照信号を前記
参照信号として入力する。前記第１の分周手段と前記第
２の分周手段との各々は、前記２分周された信号を波形
整形するためのトランジスタにより構成されるバッファ
回路を備え、当該バッファ回路は、前記２分周された信
号の低論理レベルから高論理レベルへの立上り遅延時間
と、高論理レベルから低論理レベルへの立下り遅延時間
を等しくなるように、トランジスタサイズが設定されて
いる。

【００１４】また、入力信号と、基準となる参照信号と
の位相差を検出する位相比較回路であって、前記入力信
号と、前記参照信号との位相差に対応するパルス幅を有
するパルスを出力する位相差検出手段と、前記位相差検
出手段から出力されたパルスを、当該パルスのパルス幅
に対応する電圧値に変換する電圧変換手段と、前記入力
信号と、前記参照信号との位相の進み／遅れを検出する
進み／遅れ検出部とを有し、前記進み／遅れ検出部は、
前記入力信号が前記参照信号より進んでいるか遅れてい
るかを判定する判定手段と、前記判定手段における判定
結果を、あらかじめ想定される前記電圧変換手段におけ
る変換時間分遅延させて出力する第１の遅延手段とを備
えることができる。

【００１５】入力信号と、基準となる参照信号との位相
差を検出する位相比較回路であって、前記入力信号と、
前記参照信号との位相差に対応するパルス幅を有するパ
ルスを出力する位相差検出手段と、前記位相差検出手段
から出力されたパルスを、当該パルスのパルス幅に対応
する電圧値に変換する電圧変換手段と、前記入力信号
と、前記参照信号との位相の進み／遅れを検出する進み
／遅れ検出部とを有し、前記進み／遅れ検出部は、前記
入力信号を入力し、前記参照信号をクロックとするフリ
ップフロップ回路で構成され、前記入力信号が前記参照
信号より進んでいるか遅れているかを判定する判定手段
と、前記フリップフロップ回路のセットアップ時間分、
前記参照信号を遅延させて前記フリップフロップ回路に
出力する第２の遅延手段とを有するようにしてもよい。
さらに、入力信号と、基準となる参照信号との位相差
を検出する位相比較回路であって、前記入力信号と、前
記参照信号との位相差に対応するパルス幅を有するパル
スを出力する位相差検出手段と、前記位相差検出手段か
ら出力されたパルスを、当該パルスのパルス幅に対応す
る電圧値に変換する電圧変換手段と、前記入力信号と、
前記参照信号との位相の進み／遅れを検出する進み／遅
れ検出部と、前記入力信号を２分周する第１の分周手段
と、前記参照信号を２分周する第２の分周手段とを有
し、前記位相差検出手段および前記進み／遅れ検出部
は、前記第１の分周手段で２分周された入力信号を前記
入力信号として入力し、前記第２の分周手段で２分周さ
れた参照信号を前記参照信号として入力するようにして
もよい。この場合、前記第１の分周手段と前記第２の分
周手段との各々は、前記２分周された信号を波形整形す
るためのトランジスタにより構成されるバッファ回路を
備え、当該バッファ回路は、前記２分周された信号の低
論理レベルから高論理レベルへの立上り遅延時間と、高
論理レベルから低論理レベルへの立下り遅延時間を等し
くなるように、トランジスタサイズが設定されている。

【００１６】位相変調された入力信号と基準となる参照
信号との位相差を検出する位相比較回路と、該位相比較
回路により検出された位相差に基づいて遅延検波により
復調を行なう遅延検波回路とを備える復調回路の場合に
は、上記したような位相比較回路を備えることができ
る。この場合、前記遅延検波回路は、前記アナログ−デ
ィジタル変換手段により変換されたディジタル値と、前
記進み／遅れ検出部により検出された位相の進み／遅れ
とに基づいて、前記遅延検波を行なう。また、前記制御
手段は、前記あらかじめ定めたときを、位相変調された
入力信号を入力していないときとすることができる。前
記遅延検波回路に入力される前記アナログ−ディジタル
変換手段により変換されたディジタル値と、前記進み／
遅れ検出部により検出された位相の進み／遅れとを同期
させるためのラッチ回路をさらに備えるようにしてもよ
い。

【００１７】

【作用】位相比較回路では、位相差検出手段が、前記入
力信号と、前記参照信号との位相差に対応するパルス幅
を有するパルスを出力し、電圧変換手段が前記位相差検
出手段から出力されたパルスを、当該パルスのパルス幅
に対応する電圧値に変換する。電圧変換手段は、ローパ
スフィルタにより構成することができる。アナログ−デ
ィジタル変換手段は、前記電圧変換手段から出力された
電圧値を、基準となる電圧値に基づいてディジタル値に
変換する。また、制御手段は、あらかじめ定めたとき
に、前記調整手段に対して調整を行なうように制御し、
当該調整のための調整信号を出力する。調整手段は、指
示があると、前記アナログ−ディジタル変換手段におけ
る前記基準となる電圧値の調整を行なう。アナログ−デ
ィジタル変換手段は、Ａ／Ｄ変換回路で構成でき、調整
手段により、基準となる電圧値すなわちリファレンス電
圧が調整される。これにより、Ａ／Ｄ変換回路の動作範
囲が調整され、動作範囲のずれによる誤差を防ぐことが
できる。また、電圧制限手段をさらに有する場合には、
前記電圧変換手段において出力される前記電圧値の範囲
が制限され、前記調整手段において、前記電圧制限手段
における前記電圧値の範囲を前記基準となる電圧値によ
り調整する。これにより、ローパスフィルタの出力電圧
範囲とＡ／Ｄ変換回路の動作範囲とを一致させることが
でき、誤差を減少させることができる。

【００１８】また、進み／遅れ検出部では、判定手段に
おいて、前記入力信号が前記参照信号より進んでいるか
遅れているかを判定し、第１の遅延手段で、前記判定手
段における判定結果を、あらかじめ想定される前記電圧
変換手段における変換時間分遅延させて出力する。例え
ば、第１の遅延手段として、ローパスフィルタの構成と
同様な構成をとることで、製造プロセスによって回路素
子の特性が絶対的にばらついても、電圧変換手段と第１
の遅延手段との双方における回路素子の相対的な特性ば
らつきを実質的に無視できるようになり、製造プロセス
のばらつきに影響を受けることなく、上記誤差を減少さ
せることができる。

【００１９】また、前記判定手段をフリップフロップ回
路で構成する場合には、第２の遅延手段が前記フリップ
フロップ回路のセットアップ時間分、前記参照信号を遅
延させて前記フリップフロップ回路に出力する。これら
の第１および第２の遅延手段により、各回路における遅
延時間を合わせることができ、遅延時間差から生じる誤
差を減少させることができる。

【００２０】また、第１の分周手段で前記入力信号を２
分周し、第２の分周手段で前記参照信号を２分周するこ
とにより、入力信号と参照信号との周期毎に高論理レベ
ルと低論理レベルが反転するので、高論理レベル区間と
低論理レベル区間とを等しくすることができる。すなわ
ち、入力信号および参照信号のデューティ比を５０％に
することができる。さらに、前記第１の分周手段と前記
第２の分周手段との各々が、トランジスタにより構成さ
れるバッファ回路を備える場合、当該バッファ回路は、
前記２分周された信号の低論理レベルから高論理レベル
への立上り遅延時間と、高論理レベルから低論理レベル
への立下り遅延時間を等しくなるように、トランジスタ
サイズが設定されているので、立上り遅延時間と立下り
遅延時間とを等しくできる。これにより、前述位相差と
して＋１８０°の位相進みから−１８０°の位相遅れま
で全位相範囲を発生することが可能となる。また、第１
の分周手段と前記第２の分周手段とを同じ構成にするの
で、各素子による遅延時間を同じにすることができる。

【００２１】以上のようにすることで、位相比較回路に
おいて、より精度の高い位相比較を行なうことができ、
このような位相比較回路を復調回路に利用すれば、復調
誤差を小さくすることができる。

【００２２】

【実施例】図１に、本発明の実施例を示す位相比較回路
を備える復調回路のブロック図が示され、図２には本実
施例に係る復調回路の信号波形の一例が示されている。
図１に示される復調回路は、位相変調された入力信号Ｖ
ＩＮを受けてこれを２値に量子化した信号ＶＩＮ’を出
力するコンパレート回路１と、コンパレート回路１の出
力ＶＩＮ’を２分周する２分周手段１００と、基準とな
る局部発振信号ＬＯを出力する局部発振回路の出力信号
ＬＯを２分周する２分周手段１１０と、２分周手段１０
０の出力ＶＱと２分周手段１１０の出力信号ＶＯＳとを
入力し、位相比較を行なう位相検波回路２と、入力信号
ＶＩＮと局部発振出力ＬＯとの位相の進みまたは遅れを
表す信号ＳＩＧＮを出力する２値位相検波回路３と、電
圧ＶＡと信号ＳＩＧＮとを乗算して位相差分量ＶＰと
し、これを変調の１単位分だけ遅延手段Ｄで遅延させた
信号ＶＤと当該位相差分量ＶＰとの差を出力する位相復
調回路４（遅延検波回路）と、位相検波回路２における
リファレンス電圧の調整を制御する制御部４１とを備え
る。さらに、復調回路に局部発振回路５を備えるように
してもよい。局部発振回路の出力信号ＬＯは信号ＶＩ
Ｎ’とほとんど同じ周波数を持つ参照信号とされる。位
相変調された信号の復調回路では、位相検波をして位相
成分を１シンボル（１ボーレート）分ずつ抽出し、抽出
した位相成分と１シンボル前の位相成分との位相差を復
調信号として出力する。また、前述の位相復調回路４を
除いた部分が位相比較回路２００として動作する。

【００２３】入力信号ＶＩＮは、位相変調された信号で
あって復調されるべき信号である。この入力信号ＶＩＮ
は、コンパレート回路１により２値に量子化された信号
ＶＩＮ’にされる。２分周手段１００は、量子化された
信号ＶＩＮ’を２倍の周期に分周することにより、図２
に示すように、正確に高論理レベル区間と低論理レベル
区間の等しいデューティ比５０％のＶＱを生成する。ま
た、２分周手段１１０は、局部発振回路の出力信号ＬＯ
を２倍の周期に分周することにより、図２に示すような
正確に高論理レベル区間と低論理レベル区間の等しいデ
ューティ比５０％のＶＯＳを生成する。これにより、各
々正確に高論理レベル区間と低論理レベル区間の等し
い、デューティ比５０％の信号どうしを位相検波回路２
に入力することができ、正確な位相比較が可能となる。
いずれかの信号がデューティ比が５０％でないときには
復調信号に誤差の発生するおそれがあるが、これを防ぐ
ことができ、排他的論理和回路２０の出力が全区間高論
理レベルまたは全区間低論理レベルの出力を可能にする
ことができる。排他的論理和回路２０の出力が、全区間
高論理レベルであることは、２分周手段１００の出力Ｖ
Ｑと２分周手段１１０の出力ＬＯが完全に半周期ずれて
同期した状態を示し、全区間低論理レベルであることは
２分周手段１００の出力ＶＱと２分周手段１１０の出力
ＬＯが完全に同期した状態を示している。２分周手段１
００の出力ＶＱと２分周手段１１０の出力ＬＯの少なく
ともいずれか一方の高論理レベル区間と低論理レベル区
間が等しくない場合、すなわちデューティ比が５０％以
外の場合には、２分周手段１００の出力ＶＱと２分周手
段１１０の出力ＬＯが完全に半周期ずれて同期した状態
になったとしても、また完全に同期した状態になったと
しても、全区間高論理レベルや全区間低論理レベルを保
持することはできない。換言すれば＋１８０°の位相進
みから−１８０°の位相遅れまでの全位相範囲を発生す
ることができない。本実施例によれば、２分周すること
により出力ＶＱと出力ＬＯとの信号のデューティ比を５
０％にすることができるので全位相範囲を発生すること
ができる。

【００２４】位相検波回路２は、量子化入力信号ＶＩ
Ｎ’を２分周したデューティ比が５０％のＶＱと局部発
振回路の出力信号ＬＯを２分周したデューティ比５０％
のＶＯＳとの位相差量の絶対値を電圧（位相差量電圧Ｖ
ＬＰ）に変換し、これをＡ／Ｄ変換回路１３により、デ
ィジタル信号ＶＡとする。このとき、Ａ／Ｄ変換回路１
３の動作範囲と位相差量電圧ＶＬＰとの動作範囲を合わ
せるためにレベルリミッタ回路１０が挿入され、さら
に、その微調整を行うため、Ａ／Ｄ変換回路１３または
レベルリミッタ回路１０のリファレンス電圧調整回路１
２と、調整時に、レベルリミッタ回路１０の出力を強制
的に最大値または最小値に設定するために制御部４１か
らの信号と入力信号とを切り換える切り換え回路４２
と、リファレンス電圧調整回路１２および切り換え回路
４２の制御を行なう制御部４１とが付加される。位相検
波回路２は、量子化入力信号ＶＩＮ’を２分周したデュ
ーティ比が５０％のＶＱと、局部発振回路の出力信号Ｌ
Ｏを２分周したデューティ比が５０％のＶＯＳとの位相
差量の絶対値を排他的論理和回路２０にてパルス幅に変
換し（図２に示すＥＸＯＲ２０の出力波形参照）、これ
をローパスフィルタ（ＬＰＦ）１１が入力することによ
って、排他的論理和回路２０の出力レベルの平均値電圧
を示すような電圧ＶＬＰ（図２のＶＬＰの波形参照）が
ローパスフィルタ（ＬＰＦ）１１から出力される。アナ
ログ回路としてのローパスフィルタ（ＬＰＦ）１１の動
作範囲は電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧
範囲に比べて小さい。例えば、電源電圧ＶＤＤ側の動作
範囲は当該電圧よりもＰチャンネル型ＭＯＳＦＥＴのし
きい値電圧分低い電圧とされ、接地電圧ＶＳＳ側の動作
範囲は当該電圧よりもＮチャンネル型ＭＯＳＦＥＴのし
きい値電圧分高い電圧とされる。レベルリミッタ回路１
０は、排他的論理和回路（ＥＸＯＲ）２０の出力電圧範
囲をローパスフィルタ１１の動作範囲電圧にあわせるた
めに設けられている。レベルリミッタ回路１０は、すな
わち、ローパスフィルタ１１において出力される電圧値
の範囲を制限する電圧制限手段である。このとき、さら
にＡ／Ｄ変換回路の動作範囲とローパスフィルタ１１の
動作範囲とを合わせるためにＡ／Ｄ変換回路１３のリフ
ァレンス電圧調整回路１２が設けられている。リファレ
ンス電圧調整回路１２は、レベルリミッタ回路１０にお
ける動作範囲電圧を固定リファレンス電圧タップにより
設定する。また、制御部４１は、あらかじめ定めたとき
に、リファレンス電圧調整回路１２の可変リファレンス
電圧タップによりＡ／Ｄ変換回路１３のリファレンス電
圧の調整を行なうように制御し、当該調整のための調整
信号を出力する。これらの調整動作については後述す
る。

【００２５】２値位相検波回路３は、量子化入力信号Ｖ
ＩＮ’を２分周したデューティ比が５０％のＶＱと局部
発振回路の出力信号ＬＯを２分周したディーティ比が５
０％のＶＯＳの位相の進みまたは遅れを検出し、それを
２値の値の符号信号ＳＩＧＮとして出力する。この２値
位相検波回路３は、２値位相検波回路３から出力される
符号信号ＳＩＧＮと位相検波回路の出力ＶＡとの遅延時
間を合わせるため、遅延回路１５・１６およびフリップ
フロップ回路１７・２１を含む。位相差量の絶対値ＶＡ
と位相進み遅れの符号ＳＩＧＮとが排他的論理和回路な
どの乗算論理２２にて乗ぜられることによって、位相の
遅れおよび進みを反映させた位相差分量ＶＰが生成され
る。これをシフトレジスタ（Ｄ）２３によって１シンボ
ル分遅延させたデータＶＤと当該位相差分量ＶＰとの差
を減算論理２４で得ることによって復調出力ＶＯＵＴが
形成される。フリップフロップ回路２１・１７は、特に
制限されないが、エッジトリガ型で構成される。

【００２６】図１において、局部発振出力ＬＯを２分周
したデューティ比が５０％のＶＯＳを遅延させる遅延回
路１５は、コンパレート回路１から出力される量子化入
力信号ＶＩＮ’を２分周したデューティ比が５０％のＶ
Ｑをデータ入力とするフリップフロップ回路２１のセッ
トアップ時間を見掛け上なくすために設けられている。
すなわち、フリップフロップ回路２１はゲート遅延（素
子における遅延）を有するため、信号ＶＱとＶＯＳの位
相が一致している場合を考えると、局部発振出力ＬＯを
２分周したデューティ比が５０％のＶＯＳの変化に同期
して信号ＶＱの変化を取り込むことができない。これを
取り込むにはフリップフロップ回路２１固有のセットア
ップ時間を考慮しなければならない。遅延回路１５はそ
のようなセットアップ時間を見掛け上無くすように、局
部発振出力ＬＯを２分周したデューティ比が５０％のＶ
ＯＳを遅延させる。これにより、位相遅れと位相進みと
の間の僅かな変化に関しても高い精度を以ってフリップ
フロップ回路で検出できるようになる。このことは、排
他的論理和回路２０にて得られる位相差のパルス幅の変
化に対して同期的に位相遅れと進みとの間の変化をフリ
ップフロップ回路２１の出力にて得ることを可能にす
る。

【００２７】遅延回路１６は、ローパスフィルタ１１の
動作遅延時間に相当する遅延量を有する。フリップフロ
ップ１７は、Ａ／Ｄ変換回路１３のサンプリングクロッ
ク２５に同期して遅延回路１６の出力を取り込む。この
実施例においてＡ／Ｄ変換回路１３の変換動作はサンプ
リングクロック２５の次のサンプリング周期の前に確定
され、Ａ／Ｄ変換回路の出力ＶＡに同期して符号信号Ｓ
ＩＧＮが乗算論理２２に供給される。したがって、位相
検波回路２と２値位相検波回路３との遅延時間を合わせ
るための遅延回路およびフリップフロップにより、乗算
論理２２にて位相差分量ＶＰを得る時に前記２つの回路
の遅延時間差から生じる誤差を減少させることができ
る。

【００２８】図３には、上述した図１に示す実施例の更
に詳細な回路が示される。図３において、コンパレート
回路１は、ＣＭＯＳによるインバータ回路によって構成
され、２値の量子化回路として機能される。２分周手段
１００および１１０は、論理回路により構成している。
位相検波回路２は、量子化入力信号ＶＩＮ’を２分周し
たデューティ比が５０％のＶＱと局部発振回路５の出力
ＬＯを２分周したデューティ比が５０％のＶＯＳとを入
力とする排他的論理和回路２０によって２つの入力信号
の位相差の絶対値をパルス幅に変換し、リファレンス電
圧の調整を容易にするための切り換え回路４２を介して
レベルリミット回路１０によりその出力電圧の範囲の制
限を行い、ローパスフィルタ１１により位相差の絶対値
を電圧値に変換し、Ａ／Ｄ変換回路１３に電圧値を入力
する。Ａ／Ｄ変換回路１３は、複数のコンパレータ３６
によりレベルを判定し、エンコーダ３７により２進数に
変換し、ディジタル信号ＶＡを得る。上述したように、
本実施例においては、ローパスフィルタ１１の出力電圧
範囲と、Ａ／Ｄ変換回路１３のダイナミックレンジとを
合わせるためにリファレンス電圧調整回路１２が付加さ
れる。レベルリミット回路１０は、ＣＭＯＳインバータ
４０の電源をアンプ３０および３１を用いて供給するこ
とで実現する。ここで、電流駆動能力確保のため、アン
プ３０，３１の出力にソースフォロアを用いてもよい。
ローパスフィルタ１１は、バターワース型のＬＰＦを用
いることができる。これは、この回路における位相遅延
の周波数特性を極力フラットとするためである。

【００２９】Ａ／Ｄ変換回路１３は、フラッシュ型（並
列比較型）Ａ／Ｄ変換回路を用いることができる。この
Ａ／Ｄ変換回路１３のリファレンス電圧は、前記レベル
リミット回路と同様にアンプ３２および３３を用いて供
給される。ここでは例として２ビットのＡ／Ｄ変換回路
としたが、通常必要な精度に応じて５〜８ビット精度の
ものが用いられる。このＡ／Ｄ変換回路１３のダイナミ
ックレンジは、後段の演算の簡略化のためにその入力信
号ＶＬＰと一致している必要があるので、リファレンス
調整回路１２によるリファレンス電圧の調整を行なう。

【００３０】リファレンス調整回路１２によるリファレ
ンス電圧の調整は、復調動作が行われない時に行ない、
例えば、電源投入時やスタンバイ解除時（復調動作が行
われないスタンバイ状態から通話を可能にする通話準備
状態において復調動作可能に切り替わる時）などのトレ
ーニング動作中に行なうことができる。調整方法として
は、Ａ／Ｄ変換回路１３に対して最高の電圧値と最低の
電圧値とを入力したときに、電圧ＶＡがそれぞれ最高の
値（すべてハイ状態）と最低の値（すべてロー状態）と
を出力するように調整する。この場合、入力する調整信
号として、ＶＱとＶＯＳとの両方にあらかじめ定めた調
整用の信号を入力するようにしてもよいし、ＣＭＯＳイ
ンバータ４０の出力がハイ／ローとなるような信号を切
り換え回路４２を介して制御部４１から入力してもよ
い。リファレンス調整回路１２は、前記レベルリミット
回路１０の電源電圧値を設定する固定タップを具備す
る。また、スイッチ３４および３５によりリファレンス
電圧値を切換えることができる可変タップを具備し、同
時にＡ／Ｄ変換回路１３のリファレンス電圧も調整する
ように設計されている。リファレンス調整回路１２は、
判定回路１８と加算回路１９とを備える。リファレンス
調整回路１２の出力は、一定電圧を出力する固定タップ
とスイッチ３４またはスイッチ３５により電圧値を切り
換えることが可能な可変タップに接続される。判定回路
１８は、Ａ／Ｄ変換回路１３の出力ＶＡが最低の値か否
かを判定する第１の動作と、Ａ／Ｄ変換回路１３の出力
ＶＡが最高の値か否かを判定する第２の動作を有する。
判定回路１８が第１の動作を行う時、これに同期して加
算回路１９はスイッチ３５の選択状態を制御する。例え
ば、出力ＶＡが最低のときにスイッチ３５による可変タ
ップ選択レベルをさらに相対的に低レベル側に変化さ
せ、出力ＶＡが最低の値とならなくなる限界までスイッ
チ３５を変化させ、以後、この限界時の選択状態を保持
させる。判定回路１８が第２の動作を行う時、これに同
期して加算回路１９はスイッチ３４の選択状態を制御す
る。例えば、出力ＶＡが最高の値の時にスイッチ３５に
よる可変タップ選択レベルをさらに相対的に高いレベル
側に変化させ、出力ＶＡが最高の値とならなくなる限界
までスイッチ３４を変化させ、以後この限界時の選択状
態を保持させる。制御部４１により、切り換え回路４２
の出力が排他的論理和２０ではなく、制御部４１からの
出力を選択するように切り換え制御が行なわれ、ローパ
スフィルタ１１の出力が低レベル側に固定される。この
ときＡ／Ｄ変換回路１３の出力ＶＡが最低の値か否かを
判定回路１８により判定し、その結果により次段の加減
算回路１９にて低レベル側のスイッチを選択させて行
う。同様に、例えば、制御部４１により、切り換え回路
４２の出力が排他的論理和２０ではなく、制御部４１か
らの出力を選択するように切り換え制御が行なわれ、ロ
ーパスフィルタ１１の出力が高レベル側に固定される。
この場合も同様にして判定回路１８と加減算回路１９に
より高レベル側のスイッチの選択を行わせる。上記トレ
ーニング動作においてリファレンス電圧の調整が終了す
ると、復調動作が必要とされるような通話時間中には、
加算回路１９の出力を維持し、すなわち、スイッチ３４
および３５のスイッチ保持し、可変タップの出力も保持
され、リファレンス調整回路１２のその他の回路部分を
不活性状態として動作中止状態にする。これにより、リ
ファレンス調整回路１２を採用する場合にもその消費電
力を最小限に抑えることができる。

【００３１】なお、前述したトレーニング動作は、本発
明の産業上の利用分野である携帯通信用端末装置などの
時分割システムにおいては、復調動作が一定間隔で周期
的に発生することに着目し、一定間隔で周期的に発生す
る非復調動作の時に実施してもかまわない。

【００３２】２値位相検波回路３は、入力信号ＶＩＮと
局部発振出力ＬＯとの位相の進みまたは遅れを表す信号
ＳＩＧＮを出力する２値判定回路１４と、遅延手段とし
てのＲＣ遅延回路１６と、サンプリングクロックにより
信号ＳＩＧＮをラッチするタイミング調整用ラッチ１７
とを備える。２値判定回路１４は、データ入力が量子化
信号ＶＱのフリップフロップ２１と、そのセットアップ
時間を見かけ上無くすように働く遅延手段としての遅延
回路１５とを備える。

【００３３】遅延回路１５は、コンパレート回路１から
出力される量子化入力信号ＶＱをデタ入力とするフリッ
プフロップ回路２１のセットアップ時間を見掛け上なく
すものである。フリップフロップ回路２１はゲート遅延
を有するため、信号ＶＱとＶＯＳの位相が一致している
場合を考えると、入力信号であるＶＯＳの変化に同期し
て信号ＶＱの変化を取り込むことができない。これを取
り込むにはフリップフロップ回路２１固有のセットアッ
プ時間を考慮しなければならない。遅延回路１５は、そ
のようなセットアップ時間を見掛け上無くすように入力
信号であるＶＯＳを遅延させる。これにより、位相遅れ
と位相進みとの間の僅かな変化に関しても高い精度を以
ってフリップフロップで検出できるようになる。このこ
とは、排他的論理和回路２０にて得られる位相差のパル
ス幅の変化に対して同期的に位相遅れと進みとの間の変
化をフリップフロップ回路２１の出力にて得ることが可
能になる。さらに、図３において当該遅延回路１５は直
列接続された偶数段のインバタ回路によって構成され、
当該インバータ回路のゲート遅延によって所要の遅延時
間を得るものである。遅延時間は、インバータを構成す
るトランジスタサイズや直列接続段数によって決定され
る。遅延回路１５にゲート遅延を採用するのは、フリッ
プフロップ回路２１におけるセットアップ時間も当該回
路２１内部のゲート遅延に基づいて決定されることを考
慮したものである。したがって、本実施例の復調回路
は、単一の半導体基板に形成されるので、製造プロセス
によってトランジスタ等の特性が絶対的にばらついて
も、フリップフロップ回路２１を構成するトランジスタ
と遅延回路１５を構成するトランジスタの相対的な特性
ばらつきは実質的に無視できるようになり、製造プロセ
スのばらつきに影響を受けることなく、フリップフロッ
プ回路２１のセットアップ時間を見掛け上無視できるよ
うにすることができる。

【００３４】また、ＲＣ遅延回路１６は、ローパスフィ
ルタ１１で生じる遅延時間が抵抗およびキャパシタの値
により決定されるため、同様な遅延時間を得るためのロ
ーパスフィルタとインバータより成り、１次のローパス
フィルタ１６Ａおよび１６Ｂとインバータとをそれぞれ
２段ずつ付けるような構成とする。こういう２段構成と
した場合、例えば、ＲＣ遅延回路１６の入力が低論理レ
ベルから高論理レベルに遷移する場合を考えた場合、そ
の遅延時間は１段目の１次のローパスフィルタ１６Ａの
出力が低論理レベルから、１段目のインバータの論理ス
レッショルド電圧まで上がるまでの時間となる。また２
段目のローパスフィルタ１６Ｂの入力は反対に高論理レ
ベルから低論理レベルに遷移するから、その遅延時間は
２段目の１次のローパスフィルタ１６Ｂ出力が高論理レ
ベルから２段目のインバータの論理スレッショルド電圧
まで下がるまでの時間となる。このように反転して使用
すると、電源電圧にはほとんど影響されずに遅延時間の
設定が可能となる。また、ローパスフィルタ１６Ａ，１
６Ｂを構成する抵抗素子およびキャパシタ素子の値のバ
ラツキに関しても、復調回路が単一の半導体基板に形成
されているので、ローパスフィルタ１１などとの関係に
おいて抵抗素子、キャパシタ素子どうしの相対精度を高
くできる。したがって、ローパスフィルタ１１の遅延時
間とＲＣ遅延回路１６の遅延時間を高精度に合わせるこ
とが可能である。

【００３５】タイミング調整用ラッチ１７は、前記位相
検波回路２のＡ／Ｄ変換回路１３のサンプリングによる
遅延と同様の動作をフリップフロップ回路によりさせる
ことで、同様の遅延時間を確保している。

【００３６】位相復調回路４は、前記位相検波回路２の
出力ＶＡと前記２値位相検波回路３の出力ＳＩＧＮをそ
れぞれ入力とする排他的論理和回路２２により乗算論理
を構成し、これによって得られる位相差分量ＶＰに対し
て１シンボル分の遅延を行うため、シフトレジスタ２３
を用い、乗算結果ＶＰとその１シンボル遅延した信号Ｖ
Ｄの差を減算論理２４で採ることで復調出力ＶＯＵＴを
生成する。

【００３７】なお、図３においては、排他的論理和回路
２２の入力段には、ディジタル出力ＶＡと符号信号ＳＩ
ＧＮをクロック信号３９に同期してラッチするラッチ回
路３８が設けられている。クロック信号３９は、サンプ
リングクロック２５に対してその１周期以内の位相遅延
を有する信号とされる。フリップフロップ１７は、Ａ／
Ｄ変換回路１３のサンプリングクロック２５に同期して
遅延回路１６の出力を取り込む。この実施例においてＡ
／Ｄ変換回路１３の変換動作は、サンプリングクロック
２５の次のサンプリング周期の前に確定され、ディジタ
ル出力ＶＡに同期して符号信号ＳＩＧＮが乗算論理２２
に供給されるが、ラッチ回路３８の作用によって、ディ
ジタル出力ＶＡと符号信号ＳＩＧＮを同時に排他的論理
和回路２２に供給するようになっている。

【００３８】２分周手段１００と２分周手段１１０と
は、論理回路１０１・１１１と、ＣＭＯＳインバータ回
路１０２・１１２とをそれぞれ有する。論理回路１０１
・１１１は、フィリップフロップ回路の反転出力を入力
端子に帰還することで、クロック端子に接続された入力
信号の周期で反転し続ける。換言すればこの反転し続け
るフリップフロップ回路１０１・１１１の反転出力は、
入力信号を半周期としていることにほかならず、２分周
回路が実現できる。更に、ＣＭＯＳインバータ回路１０
２と１１２とは、低論理レベルから高論理レベルへの立
上り遅延時間を等しくなくように設計し、また、高論理
レベルから低論理レベルへの立上り遅延時間も等しくな
るよう設計する。さらに、立上り遅延時間と立下り遅延
時間とを等しくすることにより、分周したパルスを正確
にデューティ比５０％にすることができる。立上り遅延
時間は、Ｐチャネル型ＭＯＳＦＥＴの電流量Ｉ_Dに比例
し、立下り遅延時間はＮチャネル型ＭＯＳＦＥＴの電流
量Ｉ_Nに比例する。このため、立上り遅延時間と立下り
遅延時間とを等しくするには、Ｐチャネル型ＭＯＳＦＥ
Ｔの電流量Ｉ_PとＮチャネル型ＭＯＳＦＥＴの電流量Ｉ_N
を等しく設計すればよい。

【００３９】ＰチャネルＭＯＳＦＥＴの電流量Ｉ_Pは数
１式のように表わされる。

【００４０】

【数１】Ｉ_P＝ｋ_P・（Ｗ_P／Ｌ_P） ・・・・・・・・・・ （１） また、ＮチャネルＭＯＳＦＥＴの電流量Ｉ_Nは数２式の
ように表わされる。

【００４１】

【数２】Ｉ_N＝ｋ_N・（Ｗ_N／Ｌ_N） ・・・・・・・・・・ （２） ここで、ｋはＭＯＳＦＥＴを形成するデバイスの各種物
理定数の総称であり、Ｗ／Ｌは設計するＭＯＳＦＥＴの
トランジスタサイズであり、Ｗはチャネル幅、Ｌはチャ
ネル長と呼ばれている。ここで、各種物理定数ｋ_Pは、
正孔の移動度に比例し、ｋ_Nは電子の移動度に比例す
る。一般にｋ_Pとｋ_Nは等しくない。この比例定数をＡと
する。正確にデューティ比５０％の２分周手段を実現す
るための２分周手段における立上り遅延時間と立下り遅
延時間を等しくする目的で、ＰチャネルＭＯＳＦＥＴ電
流量Ｉ_PとＮチャネルＭＯＳＭＥＴ電流量Ｉ_Nとを等しく
するには、ＰチャネルＭＯＳＦＥＴのトランジスタサイ
ズＷ_P／Ｌ_PとＮチャネルＭＯＳＦＥＴのトランジスタサ
イズＷ_N／Ｌ_Nの比をｋ_Pとｋ_Nの比例定数Ａの逆数１／Ａ
に設定すればよい。

【００４２】フリップフロップ回路１０１・１１１は、
エッジトリガ型とし、また、ＣＭＯＳインバータ回路１
０２・１１２は、フリップフロップ回路１０１・１１１
と分離して具備する必要はなく、フリップフロップ回路
１０１・１１１の正転出力端子または反転出力端子にお
いて前述した立上り遅延時間と立下り遅延時間の調整を
してもかまわない。

【００４３】つぎに、リファレンス調整回路１２におけ
る調整動作を説明し、その後で、図３に示す構成におけ
る動作を図２を参照して説明する。

【００４４】前述したように、まず、制御部４１は、ト
レーニング動作中などにリファレンス調整回路１２に調
整を行なうように指示し、各種調整信号を出力する。前
述したように、調整信号を用いて、ＣＭＯＳインバータ
４０の出力がオールローレベルになるようにする。調整
信号が入力されると、ローパスフィルタ１１により電圧
値に変換され、Ａ／Ｄ変換回路１３では、複数のコンパ
レータ３６によりレベルを判定し、エンコーダ３７によ
り２進数に変換し、ディジタル信号ＶＡを得る。判定回
路１８では、第１の動作として、Ａ／Ｄ変換回路１３の
出力ＶＡが最低の値か否かを判定する。出力ＶＡが最低
の時、スイッチ３５による可変タップ選択レベルをさら
に相対的に低レベル側に変化させ、出力ＶＡが最低の値
とならなくなる限界までスイッチ３５を変化させ、以
後、この限界時の選択状態を保持させる。つぎに、あら
かじめ定めだ時間経過後、ここでは、出力ＶＡが最低の
時一致するのに十分な時間が経過した後に、制御部４１
は、ＣＭＯＳインバータ４０の出力がオールハイレベル
になるように調整信号を出力する。同様にして、判定回
路１８では、出力ＶＡが最高の時、スイッチ３５による
可変選択レベルをさらに相対的に高いレベル側に変化さ
せ、出力ＶＡが最高の値とならなくなる限界までスイッ
チ３４を変化させ、以後、この限界時の選択状態を保持
させる。これにより、Ａ／Ｄ変換回路１３のリファレン
ス電圧とレベルリミット回路１０の電源電圧値とを調整
することができる。以上のようにして、前記位相検波回
路２のレベルリミット回路１０とリファレンス調整回路
１２とにより、内部アナログ信号をＡ／Ｄ変換回路１３
でディジタル信号とする場合の内部信号電圧のずれによ
って生じる誤差を減少できる。

【００４５】つぎに、復調すべき信号が入力した場合の
動作を説明する。

【００４６】コンパレート回路１には、復調すべき入力
信号ＶＩＮが入力され、２値に量子化された信号ＶＩ
Ｎ’が出力される。局部発振回路５からは、信号ＶＩ
Ｎ’とほとんど同じ周波数を持つ参照信号ＬＯが出力さ
れる。２分周手段１００は、量子化された信号ＶＩＮ’
を２倍の周期に分周することにより、図２に示すよう
に、高論理レベル区間と低論理レベル区間の等しいデュ
ーティ比５０％の信号ＶＱを生成する。また、２分周手
段１１０は、参照信号ＬＯを２倍の周期に分周すること
により、高論理レベル区間と低論理レベル区間の等しい
デューティ比５０％の信号ＶＯＳを生成する。位相検波
回路２では、信号ＶＱと信号ＶＯＳとを入力し、排他的
論理和回路２０によって２つの入力信号の位相差の絶対
値をパルス幅に変換する。また、レベルリミット回路１
０によりその出力電圧の範囲が制限され、ローパスフィ
ルタ１１により位相差の絶対値を電圧値に変換し、Ａ／
Ｄ変換回路１３に電圧値を入力する。Ａ／Ｄ変換回路１
３は、複数のコンパレータ３６によりレベルを判定し、
エンコーダ３７により２進数に変換し、ディジタル信号
ＶＡを得る。

【００４７】また、２値位相検波回路３では、遅延回路
１５に信号ＶＯＳが入力され、フリップフロップ回路２
１のセットアップ時間分遅延される。フリップフロップ
回路２１は、信号ＶＱをデータ入力し、遅延回路１５か
らの信号ＶＯＳをクロック信号として、信号ＶＱと信号
ＶＯＳとの位相の進みまたは遅れを表す信号を出力す
る。ＲＣ遅延回路１６では、この信号を、ローパスフィ
ルタ１１の動作遅延時間分遅延させて出力する。また、
フリップフロップ１７は、Ａ／Ｄ変換回路１３のサンプ
リングクロック２５に同期して遅延回路１６の出力を取
り込み、位相の進みまたは遅れを表す信号ＳＩＧＮを出
力する。

【００４８】位相復調回路４は、前記位相検波回路２の
ディジタル信号ＶＡと前記２値位相検波回路３の出力Ｓ
ＩＧＮとをそれぞれ入力し、排他的論理和回路２２によ
り乗算論理され、シフトレジスタ２３を用い、乗算結果
ＶＰとその１シンボル遅延した信号ＶＤの差を減算論理
２４で採ることで復調出力ＶＯＵＴを生成する。

【００４９】このように動作することにより、より精度
の高い位相比較を行なうことができ、復調誤差を小さく
することができる。

【００５０】図４には、本発明に係る復調回路の別の実
施例が示される。本実施例においては、リファレンス調
整回路１２の可変タップ出力によりレベルリミッタ回路
１０の電源電圧を調整するようにしたものであり、その
他は上記実施例と同様である。すなわち、図３における
アンプ３０・３１の非反転入力端子（＋）には、スイッ
チ３４，３５による可変タップを介して、調整された電
圧を供給可能とし、アンプ３２・３３の非反転入力端子
（＋）にも設定された固定タップの電圧を印加するよう
にする。これによっても上記実施例同様の効果を得るこ
とができる。

【００５１】図５には、本発明に係る復調回路を搭載す
る携帯通信端末装置の一例が示される。この携帯通信端
末装置は、音声を符号化し、また、受信信号を復号化す
る音声符号化復号化部（音声符復号部と記す）２０１
と、符号化された信号を位相変調し、また、受信信号を
復調する位相変復調部２０２と、アンテナ２３２に接続
し、送信信号を搬送波で変調し、受信信号を検波する高
周波部２０３と、それら各部２０１〜２０３の動作順序
や回路の活性・非活性などを制御するマイクロコンピュ
ータ２４０とを備える。マイクロコンピュータ２４０
は、図１および図４に示す制御部４１の機能を備えるこ
とができる。

【００５２】音声符復号部２０１は、マイクロフォン２
１０から入力された送信アナログ音声信号のうち高域雑
音成分を抑圧するプレフィルタ２１１、その出力をディ
ジタル信号に変換するＡ／Ｄ変換回路２１２、その出力
をディジタル信号処理によって帯域圧縮し、また、上記
とは逆に、帯域圧縮された受信ディジタル音声信号を元
の帯域に伸長するためのディジタル・シグナル・プロセ
ッサ（以下ＤＳＰとも記す）２１３、ＤＳＰ２１３で帯
域伸長された出力をアナログ音声信号に変換するＤ／Ａ
変換器２１４、その出力に含まれる高調波成分を抑圧
し、その出力を増幅するためのポストフィルタ２１５、
このポストフィルタ２１５の出力によって駆動されるス
ピーカ２１６などによって構成される。

【００５３】前記位相変復調部２０２は、前記ＤＳＰ２
１３から出力される信号に対して無線伝送に適した変
調、例えば、π／４シフト・キュー・ピー・エス・ケー
（ＱＰＳＫ）変調などを行うための位相変調器２２０、
その出力をアナログ信号に変換するＤ／Ａ変換器２２
１、その出力に含まれる高調波成分を抑圧するポストフ
ィルタ２２２、受信変調信号に含まれる広域雑音成分を
抑圧するとともに、位相情報を一旦電圧に変換する位相
／電圧変換器２２３、位相／電圧変換器２２３の出力を
ディジタル信号に変換するＡ／Ｄ変換回路２２４、この
Ａ／Ｄ変換回路２２４の出力から元の基本信号成分を復
調する位相復調器２２５、および、Ｄ／Ａ変換器２２１
のオフセットの調整を行なうオフセット調整回路２２６
などによって構成される。なお、上記の位相変調器２２
０は、通常、位相変調された信号を記憶する読み出し専
用メモリＲＯＭによって実現されることが多い。位相変
調器２２０、Ｄ／Ａ変換器２２１およびポストフィルタ
２２２は、システムの構成に応じて、互いに９０°の位
相差、すなわち直交した信号出力を行うために、或い
は、正相および逆相の信号出力を行うために、並列に複
数組設けられる。図５においては、２２１−１、２２２
−１で示されるＤ／Ａ変換器およびポストフィルタの系
統と、２２１−２、２２２−２で示されるＤ／Ａ変換器
およびポストフィルタの系統と、の２系統が示されてい
る。

【００５４】この位相変復調部２０２において、位相／
電圧変換器２２３は、例えば、図１におけるコンパレー
ト回路１、２分周手段１００、２分周手段１１０、排他
的論理和回路２０、レベルリミット回路１０、ローパス
フィルタ１１、遅延回路１５、フリップフロップ回路２
１、ＲＣ遅延回路１６に相当する回路を備える。Ａ／Ｄ
変換回路２２４は、リファレンス電圧調整回路１２、Ａ
／Ｄ変換回路１３、フリップフロップ回路１７に相当さ
れる回路を備える。位相復調器２２５は位相復調回路４
に相当される回路を備える。

【００５５】前記高周波部２０３は、前記ポストフィル
タ２２２から出力される信号を直交変調し、さらに、例
えば８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリ
ア信号で変調するための直交変調器２３０、この変調器
２３０の出力を所定の送信電力にまで増幅し、送受信切
り替えスイッチ２３１を介してアンテナ２３２を励振す
るための高電力増幅器２３３、前記アンテナ２３２およ
びスイッチ２３１を介して受信した信号を増幅する増幅
器２３４、および、その増幅器２３４の出力から所望の
信号を検波するための検波器２３５などから構成され
る。なお、上記の直交変調器２３０は、システムの構成
に応じて、例えば、４５５ｋＨｚや９０ＭＨｚ程度のや
や低い周波数で変調した後、所定の８００ＭＨｚから２
ＧＨｚ程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。また、検波
器２３５についても、システムの構成に応じて、同様に
複数段に分けた構成がなされることがある。さらに、図
には示されていないが、キーパッド、ダイヤル信号発生
器、呼出信号発生器、制御用マイクロコンピュータ、ク
ロック信号発生器、並びにバッテリーを電源とする電源
回路などが備えられている。

【００５６】この携帯通信端末装置に含まれた位相変復
調部２０２、その他の音声符復号部２０１、高周波部２
０３は、それぞれが低電源電圧動作並びに低消費電力化
可能に構成される。例えば、音声符復号部２０１におい
ては音声の無音状態を検出して回路主要部の動作を停止
させ、また、位相変復調部２０２と高周波部２０３にお
いては、上記無音時の回路主要部の動作停止のほかに
も、無線通話が時分割多重であることのシステム構成仕
様を利用して、回路主要部を間歇的に動作させること等
により、電力消費を抑えるよう構成される。このような
制御はマイクロコンピュータ２４０が各部の状態を検出
して行う。

【００５７】これに合わせて、本発明に係る復調回路の
リファレンス電圧調整回路１２においては、上記説明で
言及したように、電源投入時およびスタンバイ解除時
（携帯通信端末の位相変復調部２０２に含まれる全部ま
たは一部の回路が非通話とされるスタンバイ状態から通
話を可能にするための通話準備状態にされた時）および
一定間隔で周期的に発生する非復調動作から復調動作へ
の切換時に動作され、リファレンス電圧の調整が終了さ
れたら、復調動作が必要とされるような通話時間中に限
って、加算回路１９の出力を維持するための回路の動作
を維持させ、リファレンス調整回路１２のその他の回路
部分を不活性状態として、動作不可能にする。これによ
り、バッテリー駆動に最適な位相変復調部２０２が実現
できる。すなわち、携帯通信端末に電源が投入されてパ
ワーオンリセットされるとき、電源投入後に前記携帯通
信端末の位相変復調部２０２に含まれる全部または一部
の回路が非通話とされるスタンバイ状態から通話を可能
にする通話準備状態にされたとき、あるいは、時分割シ
ステムにおいて、一定間隔で周期的に発生する非復調動
作から復調動作への切換のときに、マイクロコンピュー
タ２４０は、リファレンス電圧調整回路１２の各構成回
路部分を活性化し、リファレンス電圧調整回路１２によ
ってＡ／Ｄ変換回路１３のダイナミックレンジの調整動
作を開始させる。斯る調整動作が開始された後、マイク
ロコンピュータ２４０はそれに含まれる図示しないタイ
マ等を用いて、リファレンス電圧調整回路１２の前記第
１動作および第２動作の終了を監視し、当該調整が既に
完了しているとみなすことができるようなタイミングを
以ってリファレンス電圧調整回路１２のうち図３に示さ
れるようなスイッチ３４、３５の選択状態を維持するた
めに必要な回路の動作を維持させる。これによって、比
較回路１８のようなリファレンス電圧の調整だけに利用
される回路は非活性化されて、実質的に無駄な電力消費
が押さえられる。そして、少なくとも位相変復調部２０
２がスタンバイ状態に推移したときには、最早リファレ
ンス電圧それ自体も実質的に不要になるので、マイクロ
コンピュータ２４０はリファレンス電圧調整回路１２を
構成する全ての回路を非活性状態にする。

【００５８】上記各実施例によれば以下の作用効果があ
る。

【００５９】（１）前記位相検波回路２のレベルリミッ
ト回路１０とリファレンス調整回路１２により、内部ア
ナログ信号をＡ／Ｄ変換回路１３でディジタル信号とす
る場合の内部信号電圧のずれによって生じる誤差を減少
できる。

【００６０】（２）前記リファレンス電圧調整回路１２
に対しては、電源投入時およびスタンバイ解除時のみに
動作させ、リファレンス電圧の調整が終了されたら、復
調動作が必要とされるような通話時間中に限って、加算
回路１９の出力を維持するための回路の動作を維持さ
せ、リファレンス調整回路１２のその他の回路部分を不
活性状態として、動作不可能にする。これにより、リフ
ァレンス調整回路１２を採用する場合にもその消費電力
を最小限に抑えることができる。

【００６１】（３）コンパレート回路１から出力される
信号ＶＩＮ’と局部発振回路５から出力される信号ＬＯ
を２分周手段１００および１１０で、デューティー比５
０％の信号に変換できるので、位相検波回路２の排他的
論理和２０と２値位相検波回路３のフリップフロップ回
路２１により＋１８０°の位相進みから−１８０°の位
相遅れまでの全位相範囲を正確に位相比較できる。

【００６２】（４）２分周手段１００から出力されるデ
ューティー比５０％の入力信号ＶＱをデータ入力とする
フリップフロップ回路２１のセットアップ時間を見掛け
上なくすための遅延回路１５を採用することにより、位
相遅れと位相進みとの間の僅かな変化に関しても高い精
度を以ってフリップフロップ回路２１で検出できるよう
になる。このことは、排他的論理和回路２０にて得られ
る位相差のパルス幅の変化に対して同期的に位相遅れと
進みとの間の変化をフリップフロップ回路２１の出力に
て得ることを可能にする。

【００６３】（５）上記遅延回路１５に対しては、フリ
ップフロップ回路２１におけるセットアップ時間が当該
回路２１内部のゲート遅延に基づいて決定されることを
考慮して、直列接続された偶数段のインバータ回路によ
って構成する。復調回路が単一の半導体基板に形成され
るので、製造プロセスによってトランジスタ等の特性が
絶対的にばらついても、フリップフロップ回路２１を構
成するトランジスタと遅延回路１５を構成するトランジ
スタの相対的な特性ばらつきは実質的に無視できるよう
になり、製造プロセスのばらつきに影響を受けることな
く、フリップフロップ回路２１のセットアップ時間を見
掛け上無視できるようにすることができるようになる。

【００６４】（６）遅延回路１６は、ローパスフィルタ
１１で生じる遅延時間が抵抗およびキャパシタの値によ
り決定されることを考慮して、同様な遅延時間を得るた
めのローパスフィルタとインバータより構成する。した
がって、当該遅延回路１６を構成する抵抗素子およびキ
ャパシタ素子の値のバラツキに関しても、復調回路が単
一の半導体基板に形成されているので、ローパスフィル
タ１１などとの関係において抵抗素子、キャパシタ素子
どうしの相対精度を高くできる。したがって、ローパス
フィルタ１１の遅延時間とＲＣ遅延回路１６の遅延時間
を高精度に合わせることが可能である。

【００６５】（７）また、前記遅延回路１６を、１次の
ローパスフィルタ１６Ａ、１６Ｂとインバータをそれぞ
れ２段ずつ付けるような構成とすることにより、電源電
圧の変動にほとんど影響されずに遅延時間の設定が可能
となる。

【００６６】（８）位相検波回路２と２値位相検波回路
３の遅延時間を合わせるための遅延回路１５、１６およ
びフリップフロップ回路２１、１７により、乗算論理２
２にて位相差分量ＶＰを得る時に前記位相検波回路２と
２値位相検波回路３の遅延時間差から生じる誤差を減少
させることができる。

【００６７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばコ
ンパレート回路はアンプを用いて行ってもよい。また、
２値判定回路１４はＰＬＬなどで用いられる位相比較器
を用いてもよい。Ａ／Ｄ変換回路は並列比較型に限定さ
れず、所要の動作速度を得ることができれば逐次比較型
であっても、オーバーサンプリング型であってもよい。

【００６８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯通
信端末装置に適用した場合について説明したが、本発明
は、それに限定されるものではなく、高精度の位相比較
回路を必要とする各種回路並びに半導体集積回路に適用
することができる。

【００６９】上記実施例において開示される発明のうち
代表的なものによって得られる効果を簡単に説明すれば
下記の通りである。

【００７０】すなわち、前記位相検波回路のレベルリミ
ット回路とリファレンス調整回路により、内部アナログ
信号をＡ／Ｄ変換回路などでディジタル信号とする場合
の内部信号電圧のずれによって生じる誤差を減少させる
ことができる。

【００７１】２分周手段によって、復調されるべき入力
信号と参照信号の各々のデューティー比５０％からのズ
レによって生ずる、位相比較が不可能な領域を減少させ
ることができる。

【００７２】位相検波回路と２値位相検波回路の遅延時
間を合わせるための遅延回路およびフリップフロップに
より、乗算論理にて位相差分量を得るときに前記双方の
回路の遅延時間差から生じる誤差を減少させることがで
きる。

【００７３】第１のフリップフロップ回路の動作遅延が
ゲート遅延であることに鑑みて、遅延回路１５を、ゲー
ト遅延によって遅延を形成する回路にて構成し、また、
遅延回路１６はローパスフィルタの動作遅延に対応され
ることに鑑みてアナログ的に遅延を形成する回路にて構
成することにより、復調回路を半導体集積回路化する場
合に、製造プロセスによって回路素子の特性が絶対的に
ばらついても、位相検波回路と２値位相検波回路の双方
における回路素子の相対的な特性ばらつきを実質的に無
視できるようになり、製造プロセスのばらつきに影響を
受けることなく、上記誤差を減少させることができる。
このことにより、回路素子の製造ばらつきの影響を実質
的に受けないように上記復調誤差を発生させないように
することができ、半導体集積回路に最適な復調回路を得
ることができる。

【００７４】

【発明の効果】本発明によれば、位相比較回路におい
て、より精度の高い位相比較を行なうことができる。ま
た、位相比較回路を備える復調回路における復調誤差を
小さくすることができる。

【図面の簡単な説明】

【図１】本発明に係る復調回路の一実施例ブロックであ
る。

【図２】本発明の実施例に係る復調回路の一例動作信号
波形図である。

【図３】図１の実施例の更に詳細な回路である。

【図４】本発明に係る復調回路の別の実施例ブロック図
である。

【図５】本発明に係るオフセット調整回路を搭載して成
る位相変復調器および携帯通信端末装置の一例ブロック
図である。

【図６】本発明者が検討した復調回路の原理回路構成図
である。

【符号の説明】

１…コンパレート回路、２…位相検波回路、３…２値位
相検波回路、４…位相復調回路、５…局部発振回路、１
０…レベルリミット回路、１１…ローパスフィルタ、１
２…リファレンス電圧調整回路、１３…Ａ／Ｄ変換回
路、１４…２値判定回路、１５…遅延回路、１６…ＲＣ
遅延回路、１７…タイミング調整用ラッチ、１８…判定
回路、１９…加減算回路、２０…排他的論理和回路、２
２…排他的論理和回路（乗算論理）、１００…２分周手
段、１１０…２分周手段、位相比較回路２００。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 走人 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 山木戸 一夫 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 岡崎 孝男 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 古川 且洋 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 秋山 弘樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (13)

【特許請求の範囲】
1. 【請求項１】入力信号と、基準となる参照信号との位相
   差を検出する位相比較回路であって、 前記入力信号と、前記参照信号との位相差に対応するパ
   ルス幅を有するパルスを出力する位相差検出手段と、 前記位相差検出手段から出力されたパルスを、当該パル
   スのパルス幅に対応する電圧値に変換する電圧変換手段
   と、 前記電圧変換手段から出力された電圧値を、基準となる
   電圧値に基づいてディジタル値に変換するアナログ−デ
   ィジタル変換手段と、 前記アナログ−ディジタル変換手段における前記基準と
   なる電圧値の調整を行なう調整手段と、 あらかじめ定めたときに、前記調整手段に対して調整を
   行なうように制御し、当該調整のための調整信号を出力
   する制御手段とを有することを特徴とする位相比較回
   路。
2. 【請求項２】請求項１において、前記電圧変換手段にお
   いて出力される前記電圧値の範囲を制限する電圧制限手
   段をさらに有し、 前記調整手段は、前記電圧制限手段における前記電圧値
   の範囲を前記基準となる電圧値により調整することを特
   徴とする位相比較回路。
3. 【請求項３】請求項１において、前記入力信号と、前記
   参照信号との位相の進み／遅れを検出する進み／遅れ検
   出部をさらに有し、 前記進み／遅れ検出部は、前記入力信号が前記参照信号
   より進んでいるか遅れているかを判定する判定手段と、 前記判定手段における判定結果を、あらかじめ想定され
   る前記電圧変換手段における変換時間分遅延させて出力
   する第１の遅延手段とを備えることを特徴とする位相比
   較回路。
4. 【請求項４】請求項３において、前記判定手段は、前記
   入力信号を入力し、前記参照信号をクロックとするフリ
   ップフロップ回路で構成し、 前記フリップフロップ回路のセットアップ時間分、前記
   参照信号を遅延させて前記フリップフロップ回路に出力
   する第２の遅延手段をさらに有することを特徴とする位
   相比較回路。
5. 【請求項５】請求項１において、前記入力信号を２分周
   する第１の分周手段と、前記参照信号を２分周する第２
   の分周手段とをさらに有し、 前記位相差検出手段は、前記第１の分周手段で２分周さ
   れた入力信号を前記入力信号として入力し、前記第２の
   分周手段で２分周された参照信号を前記参照信号として
   入力することを特徴とする位相比較回路。
6. 【請求項６】請求項５において、前記第１の分周手段と
   前記第２の分周手段との各々は、前記２分周された信号
   を波形整形するためのトランジスタにより構成されるバ
   ッファ回路を備え、 当該バッファ回路は、前記２分周された信号の低論理レ
   ベルから高論理レベルへの立上り遅延時間と、高論理レ
   ベルから低論理レベルへの立下り遅延時間を等しくなる
   ように、トランジスタサイズが設定されていることを特
   徴とする位相比較回路。
7. 【請求項７】入力信号と、基準となる参照信号との位相
   差を検出する位相比較回路であって、 前記入力信号と、前記参照信号との位相差に対応するパ
   ルス幅を有するパルスを出力する位相差検出手段と、 前記位相差検出手段から出力されたパルスを、当該パル
   スのパルス幅に対応する電圧値に変換する電圧変換手段
   と、 前記入力信号と、前記参照信号との位相の進み／遅れを
   検出する進み／遅れ検出部とを有し、 前記進み／遅れ検出部は、前記入力信号が前記参照信号
   より進んでいるか遅れているかを判定する判定手段と、 前記判定手段における判定結果を、あらかじめ想定され
   る前記電圧変換手段における変換時間分遅延させて出力
   する遅延手段とを備えることを特徴とする位相比較回
   路。
8. 【請求項８】入力信号と、基準となる参照信号との位相
   差を検出する位相比較回路であって、 前記入力信号と、前記参照信号との位相差に対応するパ
   ルス幅を有するパルスを出力する位相差検出手段と、 前記位相差検出手段から出力されたパルスを、当該パル
   スのパルス幅に対応する電圧値に変換する電圧変換手段
   と、 前記入力信号と、前記参照信号との位相の進み／遅れを
   検出する進み／遅れ検出部とを有し、 前記進み／遅れ検出部は、前記入力信号を入力し、前記
   参照信号をクロックとするフリップフロップ回路で構成
   され、前記入力信号が前記参照信号より進んでいるか遅
   れているかを判定する判定手段と、前記フリップフロッ
   プ回路のセットアップ時間分、前記参照信号を遅延させ
   て前記フリップフロップ回路に出力する遅延手段とを有
   することを特徴とする位相比較回路。
9. 【請求項９】入力信号と、基準となる参照信号との位相
   差を検出する位相比較回路であって、 前記入力信号と、前記参照信号との位相差に対応するパ
   ルス幅を有するパルスを出力する位相差検出手段と、 前記位相差検出手段から出力されたパルスを、当該パル
   スのパルス幅に対応する電圧値に変換する電圧変換手段
   と、 前記入力信号と、前記参照信号との位相の進み／遅れを
   検出する進み／遅れ検出部と、 前記入力信号を２分周する第１の分周手段と、 前記参照信号を２分周する第２の分周手段とを有し、 前記位相差検出手段および前記進み／遅れ検出部は、前
   記第１の分周手段で２分周された入力信号を前記入力信
   号として入力し、前記第２の分周手段で２分周された参
   照信号を前記参照信号として入力することを特徴とする
   位相比較回路。
10. 【請求項１０】請求項９において、前記第１の分周手段
    と前記第２の分周手段との各々は、前記２分周された信
    号を波形整形するためのトランジスタにより構成される
    バッファ回路を備え、 当該バッファ回路は、前記２分周された信号の低論理レ
    ベルから高論理レベルへの立上り遅延時間と、高論理レ
    ベルから低論理レベルへの立下り遅延時間を等しくなる
    ように、トランジスタサイズが設定されていることを特
    徴とする位相比較回路。
11. 【請求項１１】位相変調された入力信号と基準となる参
    照信号との位相差を検出する位相比較回路と、該位相比
    較回路により検出された位相差に基づいて遅延検波によ
    り復調を行なう遅延検波回路とを備える復調回路であっ
    て、 前記位相比較回路は、 前記入力信号と、前記参照信号との位相差に対応するパ
    ルス幅を有するパルスを出力する位相差検出手段と、 前記位相差検出手段から出力されたパルスを、当該パル
    スのパルス幅に対応する電圧値に変換する電圧変換手段
    と、 前記電圧変換手段から出力された電圧値を、基準となる
    電圧値に基づいてディジタル値に変換するアナログ−デ
    ィジタル変換手段と、 前記アナログ−ディジタル変換手段における前記基準と
    なる電圧値の調整を行なう調整手段と、 あらかじめ定めたときに、前記調整手段に対して調整を
    行なうように制御し、当該調整のための調整信号を出力
    する制御手段と、 前記入力信号と、前記参照信号との位相の進み／遅れを
    検出する進み／遅れ検出部とを有し、 前記遅延検波回路は、前記アナログ−ディジタル変換手
    段により変換されたディジタル値と、前記進み／遅れ検
    出部により検出された位相の進み／遅れとに基づいて、
    前記遅延検波を行なうことを特徴とする復調回路。
12. 【請求項１２】請求項１１において、前記制御手段は、
    前記あらかじめ定めたときを、位相変調された入力信号
    を入力していないときとすることを特徴とする復調回
    路。
13. 【請求項１３】請求項１１において、前記遅延検波回路
    に入力される前記アナログ−ディジタル変換手段により
    変換されたディジタル値と、前記進み／遅れ検出部によ
    り検出された位相の進み／遅れとを同期させるためのラ
    ッチ回路をさらに備えることを特徴とする復調回路。