JPH09261053A - Ｄ／ａ変換出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路の簡素化を図りつつ、高精度でのオフセ
ットキャンセルを実現したＤ／Ａ変換出力回路を提供す
る。 【解決手段】 Ｄ／Ａ変換器と、かかるＤ／Ａ変換器か
らの出力信号を受けてそれと同相の正転出力信号を形成
する第１の増幅回路と、上記Ｄ／Ａ変換器からの出力信
号を受けてそれと逆相の反転出力信号を形成する第２の
増幅回路とを備えたＤ／Ａ変換出力回路に対して、上記
第１と第２の増幅回路におけるアナログ中点電圧に対す
るオフセット電圧をそれぞれ検出し、そのディジタル化
された平均値を上記Ｄ／Ａ変換器の入力ディジタル信号
に加算させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ｄ／Ａ変換出力
回路に関し、主として携帯通信端末装置に搭載される送
受信信号の変調及び復調を行うモデム（変復調回路）に
搭載されもののオフセットキャンセル技術に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】携帯通信端末装置のモデムにおいて、変
調信号をそれと同相の正転信号と逆相補の反転信号とし
て出力させ、それを高周波部の差動回路に入力してノイ
ズ成分を相殺させるとともに２倍化してＳ／Ｎ（信号対
雑音比）を良好にすることが行われている。しかしなが
ら、一般的に能動素子で構成される上記正転信号と反転
信号とを形成する増幅回路ではそれぞれ半導体集積回路
の製造変動などによって多少のオフセット電圧を有する
ものとなる。このようなオフセット電圧が残ったままで
あると、上記高周波部の差動回路の出力信号に無視し得
ないノイズや直流成分が発生してしまう。したがって、
上記高周波部ではオフセット電圧が所定値以下であるこ
とが規格化されている。このようなオフセット調整回路
及びそれを備えた携帯通信端末装置に関しては、例えば
特開平６−３０３１３７号公報がある。

【０００３】

【発明が解決しようとする課題】上記公報のオフセット
調整回路では、正転と反転出力をそれぞれの基準電圧
（アナログ中点電圧）に対するオフセットを検出し、ア
ナログ及びディジタル補正値を出力するものである。こ
の構成では、正転と反転のそれぞれの増幅回路に対応し
た２組の補正出力回路が必要となるために回路素子数が
増大してしまうという問題がある。

【０００４】この発明の目的は、回路の簡素化を図りつ
つ、高精度でのオフセットキャンセルを実現したＤ／Ａ
変換出力回路を提供することにある。この発明の前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、Ｄ／Ａ変換器と、かかるＤ
／Ａ変換器からの出力信号を受けてそれと同相の正転出
力信号を形成する第１の増幅回路と、上記Ｄ／Ａ変換器
からの出力信号を受けてそれと逆相の反転出力信号を形
成する第２の増幅回路とを備えたＤ／Ａ変換出力回路に
対して、上記第１と第２の増幅回路におけるアナログ中
点電圧に対するオフセット電圧をそれぞれ検出し、その
ディジタル化された平均値を上記Ｄ／Ａ変換器の入力デ
ィジタル信号に加算させる。

【０００６】

【発明の実施の形態】図１には、この発明に係るオフセ
ット調整回路を備えたＤ／Ａ変換出力回路を搭載して成
る携帯通信端末装置の一実施例のブロック図が示されて
いる。この携帯通信端末装置は、音声コーデック部１０
０、ＴＤＭＡ制御部２００、モデム部３００、高周波部
４００から構成される。これらの各部１００〜４００の
動作順序や回路の活性・活性化などの制御がマイクロコ
ンピュータ部５００、レギュレータ６００、リセット発
生回路７００、クロック発生回路８００からの信号又は
パルスにて制御される。

【０００７】音声コーデック（符号化復号化）１００
は、マイクロフォンから入力された送信アナログ音声信
号のうち高域雑音成分を図示しないプレフィルタで抑圧
してＡ／Ｄ変換器１０１によりディジタル信号化され
る。圧縮回路１０２は、上記ディジタル信号をディジタ
ル信号処理によって帯域圧縮する。上記とは逆に、帯域
圧縮された受信ディジタル音声信号は、伸長回路１０３
により元の帯域に伸長される。これらのディジタル圧縮
動作と伸長動作のディジタル信号処理を行うためにディ
ジタル・シグナル・プロセッサを用いるようにしてもよ
い。上記伸長されたディジタル信号は、Ｄ／Ａ変換器１
０４により音声アナログ信号に変換し、図示しないポス
トフィルタによりその出力に含まれる高調波成分を抑圧
し、且つその出力を増幅してスピーカなどが駆動され
る。

【０００８】チャンネルコーデック（ＴＤＭＡ制御）２
００は、時分割処理や誤り訂正の符号の生成、誤りチェ
ック及び送受信信フレームの組み立て及び解析等を行
い、送信信号ＳＤ（３８４Ｋｂｐｓ）と、受信信号ＲＤ
（３８４Ｋｂｐｓ）の形成を行う。

【０００９】モデム（変復調）３００は、前記ＴＤＭＡ
制御２００から出力される送信信号ＳＤに対して無線伝
送に適した変調、例えばπ／４シフト・キュー・ピー・
エス・ケー（ＱＰＳＫ）変調などを行うための波形生成
３０１、その出力をアナログ信号に変換するＤ／Ａ変換
器３０２、その出力に含まれる高調波成分を抑圧するポ
ストフィルタ３０３、及び上記正転信号と反転信号とが
出力バッファ３０４により形成される。出力バッファ３
０４は、例えば９６ＫＨｚからなるＩ（正転信号）ＩＢ
（反転信号）及びＱ（正転信号）とＱＢ（反転信号）を
形成する。

【００１０】上記とは逆に、受信変調信号は増幅器３０
５により増幅し、位相検出回路３０６と遅延検波回路３
０７により位相情報を一旦電圧に変換し、上記遅延検波
回路３０７に含まれるＡ／Ｄ変換器によりディジタル信
号に変換されて、上記受信信号ＲＤが形成される。この
発明に係るオフセット調整回路は、オフセット検出回路
３０９、補正回路３１０から構成される。このオフセッ
ト調整回路は、後述するように、出力バッファに含まれ
る正転と反転信号間の相対的なオフセットをキャンセル
させる動作を行う。

【００１１】上記の位相変調は、通常、読み出し専用メ
モリＲＯＭによって実現されることが多く、上記位相変
調器としての波形生成回路３０１とＤ／Ａ変換器３０
２、及びポストフィルタ３０３は、上記Ｉ信号とＱ信号
に応じて、互いに９０°の位相差、すなわち直交した信
号出力を行うために並列に２組設けられる。

【００１２】高周波部４００は、前記出力バッファ３０
４出力される正転と反転信号を差動信号により受けて、
同相のノイズ成分を除去するとともに、上記１信号とＱ
信号とを直交変調し、さらに例えば８００ＭＨｚから２
ＧＨｚの範囲中の１．９ＧＨｚのような無線周波数キャ
リア信号で変調し、所定の送信電力にまで増幅し、送受
信切り替えスイッチを介してアンテナを励振させる。ま
た、アンテナ２３２及びスイッチを介して受信した信号
を増幅器で増幅し、１０．８ＭＨｚのような中間信号Ｉ
Ｆに周波数変換を行い、上記モデム３００の増幅器３０
５の入力に伝える。

【００１３】電源スイッチＳＷは、携帯通信端末装置の
筐体に設けられたものである。通話者が通話に先立って
電源スイッチＳＷをオン状態にさせることにより、かか
る端末装置内部に搭載された電池ＢＡＴ、又は端末装置
外部より供給される電源電圧を、電圧レギュレータ６０
０を介して、又は部分的には直接的に、端末装置内の各
部に動作電圧を供給する。ここで、電圧レギュレータ６
００は、電池ＢＡＴの消費に伴う放電又は充電による電
圧値の変動に対して、ほぼ一定の電圧値を端末装置内の
各部に供給するものである。

【００１４】リセット信号発生回路７００は、上記電源
スイッチＳＷがオン状態の時に、端末装置内各部のレジ
スタ記憶データを必要に応じてリセットさせるリセット
信号等を発生させるものである。クロック発生回路８０
０は、端末装置内の各部や制御用のマイクロコンピュー
タ５００に供給される安定したクロックを発生する。通
常、温度安定化された水晶発振器、及びその出力を分周
又は逓倍する手段から構成される。上記制御用マイクロ
コンピュータ（ＭＣＵ）５００、リセット信号発生回路
７００、クロック発生回路８００及び電池ＢＡＴから電
源スイッチＳＷ及び電圧レギュレータ６００の他に、図
には示されていないが、キーパッド、ダイヤル信号発生
器、呼出信号発生器などが備えられている。

【００１５】上記携帯通信端末装置を構成する音声コー
ディック部１００、チャンネルコーデック部２００、モ
デム３００及び高周波部４００、及びその他の電子回路
は、それぞれが低電源電圧動作並びに低消費電力化可能
に構成される。例えば、音声コーデック１００において
は音声の無音状態を検出して回路主要部の動作を停止さ
せ、モデム３００と高周波部４００においては、上記無
音時の回路主要部の動作停止のほかにも、無線通話が時
分割多重であることのシステム構成仕様を利用して、回
路主要部を間欠的に動作させること等により、電力消費
を抑えるよう構成される。このような制御はマイクロコ
ンピュータ５００が各部の状態を検出して行う。

【００１６】これに合わせて、この発明に係るオフセッ
ト調整回路も、後述するように電源投入時及びスタンバ
イ解除時のみに所定の制御信号によって動作され、オフ
セット検出が終了したら、通話時間中に限って、オフセ
ット調整用の供給を維持するために最低限必要なレジス
タ２５，２６や加算器のみの動作が維持され、他の回路
部分は不活性状態とされて動作不可能にされる。

【００１７】これにより、バッテリー駆動に最適なモデ
ム３００、及びこれを搭載した携帯通信端末装置が実現
できる。即ち、携帯通信端末に電源が投入されてパワー
オンリセットされるとき、及び、電源投入後に前記携帯
通信端末のモデム３００に含まれる全部又は一部の回路
が非通話とされるスタンバイ状態から通話を可能にする
通話準備状態にされたとき、マイクロコンピュータ５０
０は、オフセット調整回路の各構成回路部分を活性化
し、オフセット調整回路によるオフセット調整動作を開
始させる。

【００１８】オフセット調整動作が開始された後、マイ
クロコンピュータ５００は後述するような一連のオフセ
ット調整のための制御動作と、オフセット調整の完了し
た後には、オフセット調整回路の各構成回路のうち必要
なレジスタ２５，２６や加算器のみを動作可能な状態に
維持して、オフセット調整用信号を継続的に発生させ
る。これによって、不必要な回路が非活性化されて、実
質的に無駄な電力消費が押さえられる。そして、少なく
ともモデム３００がスタンバイ状態に推移したときに
は、最早オフセット調整用の信号も実質的に不要になる
ので、マイクロコンピュータ５００はオフセット調整回
路を構成する全ての回路を非活性状態にすることはいう
までもない。

【００１９】上記モデム３００に入力回路３０８は、マ
イクロコンピュータ５００とのインターフェイスであ
り、特に制限されないが、マイクロコンピュータ５００
は、モデムに含まれる各種レジスタや記憶回路に対し
て、そのアドレス信号と書き込み／読み出しのデータを
供給する。入力回路３０８に含まれるデコーダによっ
て、１つのレジスタ又は記憶回路の選択信号を形成し、
上記書き込み動作なら書き込みデータが入力され、読み
出し動作ならレジスタ又は記憶回路に保持されてデータ
が出力される。上記マイクロコンピュータ５００からの
モデム３００に対する制御動作は、前記のようなオフセ
ット調整動作と、増幅器３０５や波形生成部３０１での
信号利得設定等も含まれるものである。

【００２０】図２には、この発明に係るオフセット調整
回路の一実施例のブロック図が示されている。同図の各
回路ブロックは、公知の半導体集積回路の製造技術によ
り、上記モデムを構成する各回路ブロックとともに１個
の半導体基板上において形成される。

【００２１】同図のＤ／Ａ変換器、フィルタ及び差動出
力回路は、前記図１のＤ／Ａ変換器３０２、ポストフィ
ルタ３０３及び出力バッファ３０４に対応している。上
記差動出力回路は、フィルタの出力信号と同相の正転出
力を形成する正転増幅回路（＋１）と、上記フィルタの
出力信号と逆相（１８０°位相差）の反転出力を形成す
る反転増幅回路（−１）とから構成される。特に制限さ
れないが、これらの増幅回路＋１と−１は、差動増幅回
路から構成されており、利得が１で上記のような同相信
号と反転信号とをそれぞれ形成する。この場合、差動回
路のペア素子の特性のアンバランス等によって、入力信
号が零（交流的な中点電圧）のときでも出力電圧が上記
中点電圧に対して正又は負の出力信号を形成しまうとい
うオフセットを持つ。

【００２２】このようなオセット電圧が存在すると、上
記正転出力と反転出力とは、上記図１の高周波部４００
の差動増幅回路に入力されて、それに含まれるノイズ成
分を相殺させるとともに２倍化してＳ／Ｎを良好にする
ことが行われが、上記のようなオフセット電圧を有する
ものであると上記高周波部の差動回路の出力信号に無視
し得ないノイズや直流成分が発生させてしまう。このた
め、上記増幅回路（＋１）と（−１）でのオフセットを
キャンセルさせることが必要とされる。

【００２３】この実施例では、上記のようなオフセット
電圧をキャセルさせるオフセット調整回路の簡素化のた
めに回路の共通化が図られる。つまり、上記増幅回路
（＋１）の正転出力と増幅回路（−１）の反転出力と
は、それぞれアナログスイッチを介して選択的に電圧比
較器の一方の入力に供給される。この電圧比較器の他方
の入力には、基準電圧発生回路により形成された基準電
圧が供給されている。この基準電圧は、Ｄ／Ａ変換出力
信号の中心値、言い換えるならば、アナログ信号の中点
電圧に対応されている。

【００２４】上記電圧比較器の大又は小の比較出力はア
ップダウン信号１とされ、特に制限されないが、多数決
回路に入力される。この多数決回路は、後述するように
クロック信号により上記電圧比較器の上記アップダウン
信号１をクロックに同期して時系列的に複数個取り込
み、かかる複数個の大小比較出力の多数決を多数決論理
回路により形成し、それに従って大又は小の比較出力信
号に対応したアップダンウ信号２を形成する。このよう
な大又は小の比較出力に対応したアップダウン信号２
は、カウンタにおいて＋１又は−１の計数動作に用いら
れる。

【００２５】上記カウンタは、トルー（非反転）出力と
バー（反転）出力とを選択するセレクタ２を通して出力
され、一方においてはセレクタ３を通して加算器１に入
力される。この加算器１には、セレクタ４を通してＤＣ
コード出力が供給される。このＤＣコード出力は、アナ
ログ信号の中心（中点）電圧に対応したディジタル信号
とされる。

【００２６】オフセットキャンセル動作開始前には、上
記カウンタはリセットされているので、加算器１はオフ
セットキャンセル動作開始時には上記ＤＣコード出力に
対応したディジタル信号を出力し、それを上記Ｄ／Ａ変
換器に入力する。Ｄ／Ａ変換器は、上記ＤＣコード出力
をアナログ信号に変換し、フィルタを通して中点電圧に
対応した電圧が形成される。したがって、差動出力回路
の第１の増幅回路（＋１）からは、上記中点電圧に対応
した正転出力を形成している。この増幅回路（＋１）の
出力信号は、上記入力された中点電圧とそれ自体の持つ
オフセット電圧とが重畳されたものである。

【００２７】アナログスイッチは、例えば上記増幅回路
（＋１）の出力信号を選び、上記基準電圧と比較する。
もしも、上記増幅回路の出力信号が基準電圧に対して大
きいとロウレベルの出力信号（ダウン信号）を形成す
る。多数決回路により、ダウン信号と判定されたなら、
カウンタは−１の計数動作を行う。この−１の計数出力
は、セレクタ２と３を通して加算器１に入力される。し
たがって、上記第１回目の比較動作の結果に対して、Ｄ
Ｃコード出力に−１が加算されたディジタル信号が形成
され、再びＤ／Ａ変換器によりＤ／Ａ変換動作が行われ
る。第２回目では、上記のように−１だけ入力ディジタ
ル信号が小さくされるので、上記差動出力回路の入力に
供給される入力電圧は低くされる。

【００２８】このように低くされた入力信号に対して、
上記同様な電圧比較動作が行われる。上記入力信号を低
くしても、増幅回路（＋１）の出力信号が基準電圧に対
してまだ大きいならば、再びロウレベルの出力信号（ダ
ウン信号）を形成する。上記同様に多数決回路により、
ダウン信号と判定されたなら、再びカウンタは−１の計
数動作を行い、トータルの計数値は−２（発明の理解を
容易にするために十進法で表している）となり、上記加
算器１を通してＤ／Ａ変換器に入力されるディジタル信
号を小さくする。以後、同様な動作により上記電圧比較
器において、入力電圧が基準電圧よりも小さくなるまで
繰り返して行う。この結果、上記カウンタには、増幅回
路（＋１）のオフセット電圧に対応したディジタル信号
が形成されることになる。

【００２９】もしも、第１回目において上記増幅回路の
出力信号が基準電圧に対して小さいとハイレベルの出力
信号（アップ信号）が形成される。多数決回路により、
アップ信号と判定されたなら、カウンタは＋１の計数動
作を行う。この＋１の計数出力は、セレクタ２と３を通
して加算器１に入力される。したがって、上記第１回目
の比較動作の結果に対して、ＤＣコード出力に＋１が加
算されたディジタル信号が形成され、再びＤ／Ａ変換器
によりＤ／Ａ変換動作が行われる。第２回目では、上記
のように＋１だけ入力ディジタル信号が大きくされるの
で、上記差動出力回路の入力に供給される入力電圧は高
くされる。そして、上記同様な動作により上記電圧比較
器において、入力電圧が基準電圧よりも大きくなるまで
繰り返して行う。この結果、上記カウンタには、増幅回
路（＋１）のオフセット電圧に対応したディジタル信号
が形成されることになる。

【００３０】アナログスイッチを切り換えて、増幅回路
（−１）の反転出力を選択すると、かかる増幅回路（−
１）のオフセット電圧を上記同様に検出することができ
る。ただし、増幅回路（−）は、反転出力を形成するも
のであるので、オフセット電圧が同じでも出力信号に現
れる電圧の極性は逆になり、上記同じ電圧比較器及び多
数決回路を用いてアップ又はダンウ計数すると極性が逆
になってしまう。そこで、セレクタ２により上記増幅回
路（−１）のオフセット検出ときには、カンウタのバー
出力が選択される。これにより、上記同様な動作を行う
ようにすることができる。

【００３１】上記カウンタにより検出されたディジタル
化されたオフセット電圧は、セレクタ１を通して第１の
レジスタ（正転）と第２のレジスタ（反転）にそれぞれ
保持される。つまり、上記増幅回路（＋１）のオフセッ
ト電圧に対応したディジタル信号が形成される、上記セ
レクタ１を通して第１のレジスタに保持され、その後に
カンウタはクリアされる。そして、上記増幅回路（−
１）のオフセット電圧に対応したディジタル信号が形成
される、上記セレクタ１を通して第２のレジスタに保持
されて、カンウタはクリアされる。

【００３２】この実施例では、上記第１のレジスタ（正
転）と第２のレジスタ（反転）に保持されたオフセット
電圧は、それぞれに対応した第１の増幅回路（＋１）と
第２の増幅回路（−１）のオフセットをキャンセルする
ようには使用しない。上記２つのレジスタに保持された
２つのオフセット電圧は、加算器２により加算される。
１／２回路により１／２にされて、平均値が求められ
る。この１／２回路は、単に加算されたディジタル出力
を１ビットずらして、言い換えるならば、１桁下げてク
リップ回路に伝えるという簡単な配線経路により実現し
てもよいし、シフトレジスタにより１ビットシフトさせ
てクリップ回路に伝えてもよい。このクリップ回路は、
演算された結果の最大値を制限する等の必要がある時に
使用する。つまり、上記演算結果が上記最大値以下なら
ば、かかる演算結果がそのままセレクタ３に伝えられ
る。

【００３３】このようなクリップ回路を通した２つの増
幅回路（＋１）と（−１）の基準電圧に対する平均値的
な調整電圧は、セレクタ３を通して加算器１に入力され
る。このとき、セレクタ４は本来のデータ出力を選択す
る。つまり、ディジタル／アナログ変換すべきディジタ
ルデータに対して、上記平均値的なオフセット電圧が加
算される。したがって、この実施例における特徴的なオ
フセットキャンセル方式は、個々の増幅回路（＋１）と
（−１）の入出力の関係でみると、それぞれの持つオフ
セット電圧に上記平均的なオフセット電圧の差分に相当
するオフセット電圧が残ったままとし、上記補正電圧と
しての平均値的なオフセット電圧を共通の加算器１、Ｄ
／Ａ変換器及びフィルタを通して差動出力回路に伝える
ことにより回路の簡素化を図るようにするものである。

【００３４】つまり、正転出力と反転出力にオフセット
が存在して都合が悪いのは、次段回路である高周波部で
ある。この実施例では、上記のようにモデム部での正転
出力と反転出力とにそれぞれオフセット電圧を、上記の
ような平均値的なオフセット電圧を重畳させることによ
り互いに等しくさせているので、上記高周波部の差動回
路ではノイズ成分と同様に相殺され、上記高周波部の差
動回路の出力信号に無視し得ないノイズや直流成分が発
生されることがない。

【００３５】アナログスイッチは、基準電圧を選択する
機能が設けられる。つまり、上記ののような通常の動作
時には、アナログスイッチが基準電圧を選択し、電圧比
較器の２つの入力に同じ基準電圧を供給する。これによ
り、電圧比較器を構成する差動回路に流れる電流が均等
となり、経時的な変化による電圧比較器における回路が
アンバランスとなってしまうという特性劣化を防止する
ものである。

【００３６】セレクタ５は、外部オフセットデータを入
力するために設けられる。特に制限されないが、高周波
部の差動回路においてオフセットがあると、上記のよう
にモデム部でオフセット調整を行っても高周波部ではそ
れ自体の持つオフセットが残って都合が悪い。そこで、
モデム部のオフセット調整回路が高周波部のオフセット
調整にも利用できるように、上記外部入力機能が設けら
れる。つまり、高周波部でのオフセットをキャセルさせ
るようにディジタル信号を形成して入力するようにして
モデム部で信号処理を行うようにすることができ、シス
テム全体の簡素化が可能にある。

【００３７】図３には、この発明に係るオフセット調整
回路の他の一実施例のブロック図が示されている。モデ
ム３００は、上記位相変調器としての図示しない波形生
成回路、Ｄ／Ａ変換器、フィルタ及び出力バッファとし
ての差動出力回路は、Ｉ信号とＱ信号に応じて、互いに
９０°の位相差、すなわち直交した信号出力を行うため
に並列に２組の回路が設けられる。このような２組の差
動出力回路に対して、上記オフセット調整回路が共通に
用いるようにされる。同図においては、上記外部オフセ
ットデータを入力させるセレクタ５が省略されている。

【００３８】このため、アナログスイッチでは、合計４
個の増幅回路及び上記基準電圧を選択するようにされ
る。セレタク１は、上記２組の差動出力回路に対応して
正転レジスタと反転レジスタがそれぞれ合計４個設けら
れることに対応して４つの選択機能が設けられる。上記
２組のＤ／Ａ変換器に対応して、上記加算器１、加算器
１の入力部に設けられるセレクタ２やセレタク４、及び
クリップ回路もそれぞれ２組設けられる。これに対し
て、前記電圧比較器、多数決回路、カウンタ及び加算器
２は上記合計４個の増幅回路のオフセットキャンセル動
作において時分割的に共通に用いられる。

【００３９】図４には、上記オフセット調整回路に含ま
れる多数決回路の一実施例の概略ブロック図が示されて
いる。上記のような電圧比較器においては、基準電圧と
入力電圧との差電圧が極小さいときには、小さなノイズ
によっても影響されて判定精度が悪くなる。そこで、Δ
ｔずつ遅延時間を持つ多数決クロック１ないし３に同期
して、電圧比較器からのアップダウン信号１をフリップ
フロップＦＦ１〜ＦＦ３に取り込む。つまり、上記遅延
時間Δｔづつ経過する毎のアップダウン信号１がフリッ
プフロップＦＦ１〜ＦＦ３に順次に取り込まれる。これ
らのフリップフロップＦＦ１〜ＦＦ３の出力信号を多数
決論理回路ＬＯＧの３入力ＡＩ，ＢＩ及びＣＩに入力
し、出力ＣＯから多数決に従ってアップダウン信号２を
形成する。

【００４０】上記のような構成により、ノイズにより誤
ったアップダウン信号１が形成されたとしても、他の２
つの正しいアップダウン信号１に対応したアップダウン
信号２を形成することができる。あるいは、基準電圧と
入力電圧とが等しくて刻々に判定結果が異なるときで
も、より正しい方向の判定結果を得ることができる。

【００４１】図５には、上記カウンタ回路に含まれる制
御回路の一実施例の回路図が示されている。オフセット
調整のための第１回目の比較動作に同期して、カウント
信号が発生される。これにより、フリップフロップに
は、第１回目の判定結果が記憶される。前記のように第
１回目がロウレベルのときには、フリップフロップには
ロウレベルが保持される。以後、比較動作毎に多数決回
路からはアップダウン信号２が形成されて、それがカウ
ンタ回路によりアップ又はダウンの計数動作が行われ
る。そして、多数決回路の出力信号がロウレベルからハ
イレベルに変化すると、排他的論理和回路ＥＸＯＲの入
力には、フリップフロップからのロウレベルと多数決回
路からのハイレベルが入力されて、ハイレベルのカウン
トストップ信号が形成される。このストップ信号は、カ
ウンタ回路のキャリー信号とともにオア回路を介してス
トップ信号としてカウンタ回路に入力される。

【００４２】上記カウンタ回路の計数動作を停止させる
のは、電圧比較器から最初に出力された判定出力が、上
記のようなカウンタ回路の計数出力に対応して反転した
ときである。つまり、上記のようなフリップフロップ回
路と排他的論理和回路とを用いることにより、上記のよ
うに最初にロウレベルが出力されて、ハイレベルに変化
した場合と、最初にハイレベルが出力されて、ロウレベ
ルに変化した場合の両方を検出することができる。オフ
セット電圧がキャンセル範囲以上の時、カウンタ回路が
オーバーフローする。カウンタ回路のキャリー信号によ
りストップ信号を発生し、カウンタ回路の計数値は最
大、若しくは最小値を出力する。

【００４３】図６には、この発明に係るオフセットキャ
ンセル動作を説明するための電位分布図が示されてい
る。例えば、第１の増幅回路（＋１）のオフセット電圧
がＸであり、第２の増幅回路（−１）のオフセット電圧
がＹであるとすると、かかるオフセット電圧Ｙは、上記
のようなカウンタ回路からのバー信号が出力されるの
で、（Ｘ＋Ｙ）／２＝Ｚのような平均値が形成される。
この平均値Ｚが上記オフセット電圧Ｘに加算されて、第
１の増幅回路（＋１）からのオフセット電圧と、上記Ｚ
が上記オフセット電圧Ｙに実質的に減算されて第２の増
幅回路（−１）からのオフセット電圧とが等しくされ
る。

【００４４】つまり、上記第１の増幅回路（＋１）と第
２の増幅回路（−１）とは、それぞれの入力と出力との
関係では上記のような合成のオフセット電圧を持つもの
であるが、正転出力と反転出力との間の相対的関係でみ
ると両者は等しくされる。このため、次段の高周波部に
おける差動回路により、ノイズとともに相殺させられる
ので、上記モデム部における正転出力と反転出力を形成
する増幅回路におけるオフセットが原因となって高周波
部の差動回路の出力信号に無視し得ないノイズや直流成
分が発生されるがない。

【００４５】図７には、この発明に係るオフセット調整
回路の調整動作を説明するためのフローチャート図が示
されている。このオフセット調整動作は、モデムの動作
開始前のトレーニング期間において行われる。

【００４６】ステップ（１）により起動がかけられる
と、ステップ（２）によりセレクタ３〜５の設定が行わ
れる。つまり、セレセクタ３はオフセット検出動作に対
応してセレクタ２側に接続され、セレクタ４はテスコー
ド出力側に設定され、セレクタ５はオフ状態にされる。

【００４７】ステップ（３）では、正転側か反転側の選
択が行われる。つまり、アナログスイッチのセレクタ２
を正転側か反転側に設定する。ステップ（４）では、電
圧比較の判定が行われる。つまり、上記のような電圧比
較器の動作と対数決回路の動作とにより、アップダウン
信号２が形成される。ステップ（５）では、上記アップ
ダウン信号２を受けて、カウンタ回路において＋１又は
−１の計数動作がおこなわれる。ステップ（５）では、
上記カウンタの計数値がそれに対応したレジスタにセッ
トされる。

【００４８】ステップ（６）では、上記カウンタの計数
値と上記ＤＣコード出力とが加算器１により加算された
ディジタル信号がＤＡ変換され、ステップ（８）におい
て２回目以降の判定が行われる。ステップ（９）におい
て、ストップ信号が発生されないとき（Ｎｏ）ときに
は、上記ステップ（５）に戻る。以後、ストップ信号が
発生されるまで（Ｙｅｓ）の間は、上記ステップ（５）
〜（９）のループによる繰り返し動作が行われる。

【００４９】上記ステップ（９）によりストップ信号が
発生されたなら、ステップ（１０）においてカウンタの
リセットが行われ、ステップ（１１）において正側と反
転が終了したかの判定が行われる。もしも、例えは反転
側が終了していないとステップ（３）に戻り、反転側の
選択がアナログスイッチとセレクタ２により行われる、
以後上記と同様な動作が行われる。

【００５０】上記ステップ（１１）において、正・反転
が終了したと判定されたなら（Ｙｅｓ）、ステップ（１
２）おいてレジスタ（正転）とレジスタ（反転）の加算
と１／２の演算処理が行われる。ステップ（１３）で
は、上記演算処理により形成された前記平均値がクリッ
プ回路に保持される。ステップ（１４）では、セレクタ
３〜５を切り換えて、加算器１にデータ出力とオフセッ
トキャンセルデータを入力させるように設定する。

【００５１】前記図３の実施例のように、上記オフセッ
ト調整を行う差動出力回路が２組存在する場合には、上
記ステップ（１４）の後に、Ｉ信号側とＱ信号側の両方
の上記一連のオフセットキャンセル動作が終了したかの
判定を行い、Ｉ信号側の差動出力回路が終了した後には
Ｑ信号側の差動出力回路のオフセットキャンセル動作を
行うようにすればよい。

【００５２】図８には、この発明に係るオフセット調整
回路のオフセット検出動作を説明するためのタイミング
図が示されている。クロック信号としてのカウント信号
に同期して次のような動作が順次に行われる。最初はカ
ウンタ出力が０であるから加算器１からは中点電圧に対
応した２５６の出力信号が形成される。Ｄ／Ａ変換器は
それをアナログ電圧に変換し、第１の増幅回路（＋１）
からは正転出力が出力され、基準電圧よりも小さいとき
には、アップダウン信号２はハイレベルとなる。以後、
カウント信号に同期して、カウンタ出力は＋１を計数
し、それがレジスタ（正転）に転送されるとともに、加
算器１の出力が２５７に増加し、正転出力がその分高く
される。このようなカウンタ回路の計数動作に対応し
て、正転出力が順次に高くなって、上記基準電圧を超え
るとアップダウン信号２がハイレベルからロウレベルに
変化する。これを受けて、ストップ信号が発生されてカ
ウンタ回路の動作停止させられ、カウンタ回路はクリア
されて０に戻る。

【００５３】アナログスイッチやセレクタ２が切り換え
て、反転側のオフセット検出動作が行われる。上記同様
に最初はカウンタ出力が０であるから加算器１からは中
点電圧に対応した２５６の出力信号が形成される。Ｄ／
Ａ変換器はそれをアナログ電圧に変換し、第２の増幅回
路（−１）からは反転出力が出力され、基準電圧よりも
小さいときには、アップダウン信号２はハイレベルとな
る。以後、カウント信号に同期して、カウンタ出力は＋
１を計数する。しかしながら、カウンタ出力はセレクタ
２によりバー側が出力されので、実質的に−１の計数動
作が行われて計数値は−１に減少させられる。レジスタ
には−１が転送される。加算器１の出力が２５５に減少
し、反転出力がその分高くされる。このようなカウンタ
回路の計数動作に対応して、反転出力が順次に高くなっ
て、上記基準電圧を超えるとアップダウン信号２がハイ
レベルからロウレベルに変化する。これを受けて、スト
ップ信号が発生されてカウンタ回路の動作停止させら
れ、カウンタ回路はクリアされて０に戻る。

【００５４】上記レジスタへのデータ転送は、上記のよ
うに画一的にカウント動作毎に行うものの他、上記のよ
うな途中での計数値をレジスタに保持することに実質的
な意味がないことから、上記のストップ信号が形成され
たときにセレクタ１を制御して１回だけ行うようにする
ものであってもよい。

【００５５】上記のようなカウンタ回路の制御は、種々
の実施形態を採ることが可能である。１つの方法は、上
記説明したようにカウントデータをゼロから順次にアッ
プダウン信号２に従ってアップ（＋１）又はダウン（−
１）の計数動作を行うものである。

【００５６】この制御方法では、上記のようにオフセッ
ト電圧が限りなく０に近いときでも、電圧比較器はハイ
レベル又はロウレベルのアップダウン信号１を形成しま
う。この結果、上記のように以後の動作ではもはや電圧
比較器の出力が反転しなくなり、カウンタ回路がキリャ
ーオーバーしてしまうまでオフセット電圧の検出動作が
行われるものとなってしまう。そのために、カウンタ回
路の最大値までカウンタ回路が動作し、最大のオフセッ
ト電圧が存在すると誤判定する可能性がある。

【００５７】第２の方法は、カウンタ回路を最小値又は
最大値に初期設定し、オフセット電圧がオフセットキャ
ンセル範囲内にある場合に必ずアップダウン信号２が一
方のレベルから他方のレベルに変化させるようにするも
のである。

【００５８】第３の方法は、カウンタ回路をゼロに設定
しておいて、そのときのアップダウン信号により、カウ
ントデータを最大値又は最小値に設定してからオフセッ
ト検出動作をスタートさせる。これより、カウンタの動
作は上記最大値又は最小値から上記ゼロまでの間でオフ
セット電圧を検出して動作を停止させることができる。
つまり、上記第２の方法では、最悪の場合には、カウン
タ回路を最小値から最大値まで動作させる必要があり、
オフセット検出のために比較的長い時間を費やすことが
必要になるものである。

【００５９】図９には、上記高周波部の一実施例の概略
ブロック図が示されている。上記のようなオフセット調
整回路を含むモデム部で形成された２組の差動出力信号
のうち、第１組としての正転信号（Ｉ）と反転出力（Ｉ
Ｂ）は、差動回路ＡＭＰ１に入力され、上記のようなノ
イズとオフセットが相殺されて２倍化されたＩ信号が形
成される。

【００６０】第２組としての正転信号（Ｑ）と反転出力
（ＱＢ）は、差動回路ＡＭＰ２に入力され、上記のよう
なノイズとオフセットが相殺されて２倍化されたＱ信号
が形成される。このＱ信号は、位相回路により９０°位
相シフトされ、加算回路により加算されて、シンセサイ
ザにより形成された搬送波に重畳させられ、送信電波と
して出力される。

【００６１】このような高周波部では、上記のように差
動回路ＡＭＰ１とＡＭＰ２を用いており、それにオフセ
ットが含まれると出力信号ＩとＱにオフセット電圧に対
応した直流成分が残ってしまう。そこで、高周波部のか
かる差動回路ＡＭＰ１とＡＭＰ２のオフセット電圧を検
出し、そのオフセット電圧をディジタル化して前記図２
に示されたモデム部の外部オフセットデータとして入力
すれば、モデム部に設けられたオフセット調整回路を利
用して、高周波部におけるオフセット電圧も相殺させる
ことができる。図１において、高周波部４００からモデ
ム部３００の入力回路３０８に向けて点線で示した経路
は、かかる外部オフセットデータを表している。

【００６２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） Ｄ／Ａ変換器と、かかるＤ／Ａ変換器からの出
力信号を受けてそれと同相の正転出力信号を形成する第
１の増幅回路と、上記Ｄ／Ａ変換器からの出力信号を受
けてそれと逆相の反転出力信号を形成する第２の増幅回
路とを備えたＤ／Ａ変換出力回路に対して、上記第１と
第２の増幅回路におけるアナログ中点電圧に対するオフ
セット電圧をそれぞれ検出し、そのディジタル化された
平均値を上記Ｄ／Ａ変換器の入力ディジタル信号に加算
させることより、上記正転出力と反転出力を受ける次段
の差動回路側でオフセットをキャンセルさせることがで
きるという効果が得られる。

【００６３】（２） 上記（１）においては、第１と第
２の増幅回路のそれぞれに対してオフセットをキャンセ
ルさせるものではなく、オフセット調整回路が２つの増
幅回路に対して共通に用いることができるので、回路の
簡素化が可能になるという効果が得られる。

【００６４】（３） 上記加算器の入力にセレクタを設
け、上記第１の期間では中点電圧に対応したディジタル
信号のみが供給され、第２の期間では加算される信号と
して上記カウンタの出力信号が供給され、Ｄ／Ａ変換動
作中ではクリップ回路の出力信号と上記入力ディジタル
信号とを供給することにより、オフセット検出とオフセ
ット調整の両動作に共用できるるために回路の使用効率
を高くできるから、実質的な回路の簡素化が可能になる
という効果が得られる。

【００６５】（４） 上記電圧比較器の出力には、クロ
ックパルスに同期して大小比較出力信号を時系列的に順
次に取り込むフリップフロップ回路と、かかるフリップ
フロップ回路の出力信号を受ける多数決回路を設け、か
かる多数決回路の出力信号が上記大又は小比較出力とす
ることにより、精度の高い電圧比較出力を得ることがで
きるという効果が得られる。

【００６６】（５） 上記加算器には、外部オフセット
データを選択的に入力することができるようにすること
により、次段の高周波部での差動回路のオフセット電圧
もキャンセルさせることもできるという効果が得られ
る。

【００６７】（６） 上記Ｄ／Ａ変換器及び第１と第２
の増幅回路をＩ信号とＱ信号に対応した２組設け、かか
る２組のＤ／Ａ変換器及び第１と第２の増幅回路に対し
て、上記オフセット調整回路を共通に用いるようにする
ことにより、回路の簡素化を図ることができるという効
果が得られる。

【００６８】（７） 上記アナログスイッチは、オフセ
ット調整回路が非動作状態のときに基準電圧を供給し
て、電圧比較器の両入力電圧を等しくさせるようにする
ことにより、経時変化による電圧比較器の良好な特性を
維持させることができるという効果が得られる。

【００６９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、カウ
ンタ回路は、多数決回路からアップダウン信号２を反転
側のオフセット検出のときに反転させてカウンタ回路に
入力するようにしてもよい。この場合には、セレクタ２
を省略することができる。この発明は、Ｄ／Ａ変換され
たアナログ信号の正転出力と反転出力とを形成する出力
バッファを備えたＤ／Ａ変換出力回路のオフセット調整
回路として広く利用することができる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、Ｄ／Ａ変換器と、かかるＤ
／Ａ変換器からの出力信号を受けてそれと同相の正転出
力信号を形成する第１の増幅回路と、上記Ｄ／Ａ変換器
からの出力信号を受けてそれと逆相の反転出力信号を形
成する第２の増幅回路とを備えたＤ／Ａ変換出力回路に
対して、上記第１と第２の増幅回路におけるアナログ中
点電圧に対するオフセット電圧をそれぞれ検出し、その
ディジタル化された平均値を上記Ｄ／Ａ変換器の入力デ
ィジタル信号に加算させるという簡単な構成により、上
記正転出力と反転出力を受ける次段の差動回路側でオフ
セットをキャンセルさせることができる。

【図面の簡単な説明】

【図１】この発明に係るオフセット調整回路を備えたＤ
／Ａ変換出力回路を搭載して成る携帯通信端末装置の一
実施例を示すブロック図である。

【図２】この発明に係るオフセット調整回路の一実施例
を示すブロック図である。

【図３】この発明に係るオフセット調整回路の他の一実
施例を示すブロック図である。

【図４】この発明に係るオフセット調整回路に含まれる
多数決回路の一実施例を示す概略ブロック図である。

【図５】図２と図３に示されたカウンタ回路に含まれる
制御回路の一実施例を示す回路図である。

【図６】この発明に係るオフセットキャンセル動作を説
明するための電位分布図である。

【図７】この発明に係るオフセット調整回路の調整動作
を説明するためのフローチャート図である。

【図８】この発明に係るオフセット調整回路のオフセッ
ト検出動作を説明するためのタイミング図である。

【図９】図１の高周波部の一実施例を示す概略ブロック
図である。

【符号の説明】

１００…音声コーディック部、１０１…Ａ／Ｄ変換器、
１０２…圧縮回路、１０３…伸長回路、１０４…Ｄ／Ａ
変換器、２００…チャンネルコーディック部、３００…
モデム部、３０１…波形生成、３０２…Ｄ／Ａ変換器、
３０３…ポストフィルタ、３０４…出力バッファ、３０
５…増幅器、３０６…位相検出回路、３０７…遅延検波
回路、３０８…入力回路、３０９…オフセット検出回
路、３１０…オフセット補正回路、４００…高周波部、
５００…マイクロコンピュータ、６００…レギュレー
タ、７００…リセット発生回路、８００…クロック発生
回路、ＦＦ１〜ＦＦ３…フリップフロップ、ＬＯＧ…多
数決論理回路、ＥＸＯＲ…排他的論理和回路、ＯＲ…オ
ア回路、ＡＭＰ１，ＡＭＰ２…差動回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹場 裕子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山下 雅之 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 Ｄ／Ａ変換器と、かかるＤ／Ａ変換器か
   らの出力信号を受けてそれと同相の正転出力信号を形成
   する第１の増幅回路と、上記Ｄ／Ａ変換器からの出力信
   号を受けてそれと逆相の反転出力信号を形成する第２の
   増幅回路とを備えたＤ／Ａ変換出力回路において、 上記第１と第２の増幅回路におけるアナログ中点電圧に
   対するディジタル化されたオフセット電圧を検出し、か
   かる２つのオフセット電圧の平均値を求めて上記Ｄ／Ａ
   変換器の入力ディジタル信号に加算してなるオフセット
   調整回路を設けてなることを特徴とするＤ／Ａ変換出力
   回路。
2. 【請求項２】 Ｄ／Ａ変換器と、かかるＤ／Ａ変換器の
   出力信号に含まれる高調波成分を除去するロウパスフィ
   ルタと、かかるフィルタの出力信号を受けてそれと同相
   の正転出力信号を形成する第１の増幅回路と、上記Ｄ／
   Ａ変換器からの出力信号を受けてそれと逆相の反転出力
   信号を形成する第２の増幅回路とを備えたＤ／Ａ変換出
   力回路において、 上記Ｄ／Ａ変換器に供給する入力ディジタル信号を形成
   する第１の加算器と、上記第１と第２の増幅回路の出力
   信号を選択するアナログスイッチと、かかるアナログス
   イッチを通した出力電圧と上記入力信号の中点電圧に対
   応した基準電圧との大小を比較を行う電圧比較器と、か
   かる電圧比較器の大又は小の比較出力に対応してアップ
   又はダウン計数動作を行うカウンタと、上記カウンタの
   計数出力を保持する第１と第２のレジスタと、上記第１
   と第２のレジスタの出力信号を加算する第２の加算器
   と、上記第２の加算器の出力信号の１／２の信号を保持
   するクリップ回路とを含むオフセット調整回路を設け、 上記Ｄ／Ａ変換出力回路の動作に先立つ第１の期間にお
   いて、上記第１の加算器の第１の入力に上記中点電圧に
   対応したディジタル信号を入力して、それに対応した出
   力信号を出力させて、上記アナログスイッチにより第１
   の増幅回路の出力信号と上記基準電圧とを電圧比較器に
   より比較して、その大又は小比較出力に対応してカウン
   タをアップ又はダウン計数動作させ、 第２の期間において、上記カウンタの出力信号を第１の
   加算器の第２の入力に供給して、上記第１と第２の入力
   の加算信号を出力させて、上記アナログスイッチを通し
   て第１の増幅回路の出力信号と上記基準電圧とを電圧比
   較器により比較して、その大又は小比較出力に対応して
   カウンタをアップ又はダウン計数動作させる動作を繰り
   返し行い、 第３の期間において、上記電圧比較器の大小比較出力が
   反転した時点で上記動作を停止させ、そのときのカウン
   タの計数値を上記第１のレジスタに転送させ、 第４の期間において、上記第１の加算器の第１の入力に
   上記中点電圧に対応したディジタル信号を入力して、そ
   れに対応した出力信号を出力させて、上記アナログスイ
   ッチにより第２の増幅回路の出力信号と上記基準電圧と
   を電圧比較器により比較して、その大又は小比較出力に
   対応してカウンタをアップ又はダウン計数動作させ、 第５の期間において、上記カウンタの出力信号を第１の
   加算器の第２の入力に供給して、上記第１と第２の入力
   の加算信号を出力させて、上記アナログスイッチを通し
   て第１の増幅回路の出力信号と上記基準電圧とを電圧比
   較器により比較して、その大又は小比較出力に対応して
   カウンタをアップ又はダウン計数動作させる動作を繰り
   返し行い、 第６の期間において、上記電圧比較器の大小比較出力が
   反転した時点で上記動作を停止させ、そのときのカウン
   タの計数値を上記第２のレジスタに転送させ、 第７の期間において、上記第１と第２のレジスタの出力
   信号を第２の加算器ニより加算し、その加算出力の１／
   ２の信号をクリップ回路により保持して、上記第１の加
   算器により入力ディジタル信号と加算させるようにして
   なることを特徴とするＤ／Ａ変換出力回路。
3. 【請求項３】 上記第１の加算器の入力には、セレクタ
   が設けられて、上記第１の期間では中点電圧に対応した
   ディジタル信号のみが供給され、第２の期間では加算さ
   れる信号として上記カウンタの出力信号が供給され、Ｄ
   ／Ａ変換動作中ではクリップ回路の出力信号と上記入力
   ディジタル信号とが供給されるものであることを特徴と
   する請求項２のＤ／Ａ変換出力回路。
4. 【請求項４】 上記電圧比較器の出力には、クロックパ
   ルスに同期して大小比較出力信号を時系列的に順次に取
   り込むフリップフロップ回路と、かかるフリップフロッ
   プ回路の出力信号を受ける多数決回路が設けられ、かか
   る多数決回路の出力信号が上記大又は小比較出力とされ
   るものであることを特徴とする請求項２又は請求項３の
   Ｄ／Ａ変換出力回路。
5. 【請求項５】 上記第１の加算器には、外部オフセット
   データを選択的に入力することを可能とするセレクタが
   設けられるものであることを特徴とする請求項２又は請
   求項３のＤ／Ａ変換出力回路。
6. 【請求項６】 上記Ｄ／Ａ変換器及び第１と第２の増幅
   回路は、２組設けられるものであり、かかる２組のＤ／
   Ａ変換器及び第１と第２の増幅回路に対して、上記アナ
   ログスイッチ、電圧比較器、カウンタ及び第２の加算器
   を共通に用い、上記第１の加算器、第１と第２のレジス
   タ、クリップ回路とは２組設けられるものであることを
   特徴とする請求項２のＤ／Ａ変換出力回路。
7. 【請求項７】 上記アナログスイッチは、オフセット調
   整回路が非動作状態のときに基準電圧を供給して、電圧
   比較器の両入力電圧を等しくさせる接続スイッチ経路が
   設けられるものであることを特徴とする請求項２のＤ／
   Ａ変換出力回路。