JPH0630357B2 - 多層配線を有する半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は半導体集積回路、特に多層配線を有する半導体
集積回路に関する。

(ロ) 従来技術 最近半導体集積回路の集積度向上を図るため多層配線構
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図っている。斯る多層配線構造としては
ポリイミドを層間絶縁膜として用いる特公昭５１−４４
８７１号公報が知られている。

第１図は従来の２チャンネルアンプ回路を組み込んだＩ
Ｃパターンの配置を示している。ペレットの中央部には
電源（Ｖ_cc）ラインが左右に配置され、ペレットの３辺
の周辺には接地（ＧＮＤ）ラインが配置されている。電
源ラインの上側と下側にはそれぞれ１チャンネルと２チ
ャンネルのアンプ回路が形成するトランジスタ、抵抗、
ダイオード等の回路素子を半導体基板(1)に形成してい
る。そして基板上の酸化シリコンより成る第１の絶縁膜
(2)上には蒸着アルミニウムより成る第１電極層(3)を形
成し、回路素子間の接続を行い各チャンネルのアンプ回
路を構成している。斜線で示した電源ラインおよびアー
スラインも第１電極層(3)で形成されている。続いて層
間絶縁をする第２の絶縁膜(4)を第１の絶縁膜(2)上に設
け、その上に第２電極層(5)を蒸着アルミニウムで形成
している。第２電極層(5)はＡ→Ａ′、Ｂ→Ｂ′、Ｃ→
Ｃ′、Ｄ→Ｄ′およびＥ→Ｅ′の如く第１電極層(3)と
スルーホールを介して接続され所定の回路を構成する様
に第１電極層(3)とオーバーラップして設けられてい
る。特に２チャンネルアンプ回路を内蔵する半導体集積
回路ではＢＴＬ接続をしてパワーアップを図ることが多
く、熱保護回路、過電圧検出回路、ＡＳＯ保護回路等他
チャンネルからの検出信号を必要とする場合が多い。従
って第２電極層(5)間でも交叉する必要が生じ、この場
合第１電極層(3)を用いてクロス配線を行っている。こ
のクロス配線構造は第２図に示す如く、一方の第２電極
層(5)は第１電極層(3)によりトンネルされ、他方の第２
電極層(5)は第２の絶縁膜(4)により絶縁されている。

しかしながら斯る多層配線構造に於いては、基本的には
できる限り第１電極層(3)を用いて各回路素子の接続を
行いほぼ全面に配線されてしまい、第１電極層(3)で配
線できないものを第２電極層(5)で配線するのが基本的
設計ルールである。従って第２電極層(5)のクロス配線
を行う場合、第１電極層(3)に予じめトンネル用のスペ
ースを確保しなくてはならず、設計が複雑となりトンネ
ル用のスペースのためにチップ面積を大きくしなければ
ならない場合もでてくる。

(ハ) 発明の目的 本発明は斯点に鑑みてなされ、設計効率の良い多層配線
を有する半導体集積回路を実現することを目的とする。

(ニ) 発明の構成 本発明の半導体集積回路は所望の回路素子を形成した半
導体基板と該基板表面上に設けた第１の絶縁層上に配線
された第１電極層と前記第１の絶縁層を被覆する第２の
絶縁層上に配線された第２の電極層とを具備する多層配
線を有する半導体集積回路に於いて、前記第１電極層を
前記回路素子の配線を行う第１領域と前記第２電極層の
クロス配線を行う第２領域に区分し、前記第２領域に平
行配置した第１電極層と平行に延在される前記第２の電
極層とを直交する様に配置し、前記第２領域の第１電極
層と前記第２電極層のスルーホールを前記第２電極層を
前記第２領域の第１電極層に沿って曲折し適当に難間し
て設ける様に構成されている。

(ホ) 実施例 本発明に依る多層配線を有する半導体集積回路の一実施
例を第３図乃至第５図を参照して説明する。第３図は２
チャンネルアンプ回路を組込んだＩＣパターンの配置を
示している。

半導体基板(11)には複数の島領域を設けてトランジスタ
・抵抗・ダイオード等の回路素子を集積化して形成して
いる。回路素子は夫々２チャンネルアンプ回路を形成す
るのに必要なものを組み込んでいる。

第１電極層(13)は本発明の特徴とする点であり、基板(1
1)表面を覆う第１の絶縁膜(12)上に第１領域(16)と第２
領域(17)に区分して形成されている。第１領域(16)は回
路素子相互の接続を行い２チャンネルアンプ回路を形成
し、第２領域(17)は第２電極層(15)のクロス配線の接続
をしている。具体的にはペレットの中央部に電源
（Ｖ_cc）ラインが左右に二叉状に分枝して配置され、夫
々のチャンネルの電源ラインを形成している。ペレット
の３辺の周辺には接地（ＧＮＤ）ラインが配置されてい
る。電源ラインと接地ラインとで囲まれた部分が第１領
域(16)となり、夫々のチャンネルのアンプ回路の接続を
行っている。第２領域(17)は電源ラインで囲まれた部分
に形成される。従ってペレットのほとんど大部分の面積
を占める第１領域(16)に於いては回路素子を接続して各
チャンネルアンプ回路を形成する領域として利用され、
第２領域(17)に於いては第２電極層(15)のクロス配線を
行うのに必要最小限の面積を有すれば良い。即ち第２領
域(17)では電源ラインと同様に左右方向に延在するクロ
ス配線に必要な複数本のラインを一定間隔で平行に設け
ている。

第２電極層(15)はポリイミド等より成る層間絶縁材とし
て働く第２の絶縁膜(14)上に延在され、スルーホールを
介して第１電極層(13)と接続されている。２チャンネル
アンプ回路ではＢＴＬ接続して用いることにより他チャ
ンネルからの検出信号を入力する熱保護回路、過電圧検
出回路、ＡＳＯ保護回路等が必要とされる。従って第３
図に示す如くＡ→Ａ′、Ｂ→Ｂ′、Ｃ→Ｃ′、Ｄ→
Ｄ′、Ｅ→Ｅ′等のチャンネルを越える接続を要求され
る。Ａ→Ａ′の配線はＡ点でスルーホールにより第１電
極層(13)とコンタクトした後、第２電極層(15)を電源ラ
インと直交する上下方向に延在して第１電極層(13)の第
２領域(17)上まで延在させ、そこでスルーホールを介し
て第２領域(17)のクロス配線用の１つのラインと接続し
て右方向に引き回しＡ′点から上下方向の第２電極層(1
5)と交叉する点でスルーホールを介して接続している。
Ｂ→Ｂ′、Ｃ→Ｃ′およびＥ→Ｅ′も同様に配線する。
なおＤ→Ｄ′は上下方向の直線上にあるのでクロス配線
をすることなく直接接続している。

本発明の特徴はクロス配線に用いる第２領域(17)の第１
電極層(13)を平行に延在させ第２電極層(15)も平行に延
在させ且つ両者を直交させる様にしている点である。こ
れにより第２電極層(15)は第２領域(17)上以外では全く
相互にクロス配線を生ずるおそれはなくなり、第２電極
層(15)を上下方向に延在させるのみで足り極めて設計容
易となる。またクロス配線については第２電極層(15)と
第２領域(17)の第１電極層(13)が交叉する点でスルーホ
ールを介して接続を行なえば足り、第２領域(17)の第１
電極層(13)をクロス配線に必要な本数平行を延在するの
みで良く、第２領域(17)の第１電極層(13)の設計もきわ
めて容易である。更に重要な点はどの配線経路も常に最
短距離で結線できるのである。これにより第２電極層(1
5)を曲折して迂回する必要がなく配線を最小面積で実現
できる。

更に本発明の最も特徴とする点はスルーホールの形成位
置にある。第５図を参照して説明すると、斜線を施した
実線は第２領域(17)の第１電極層(13)を示し、点線は第
２電極層(15)を示している。前述した説明では第１電極
層(13)と第２電極層(15)の交点でスルーホールを形成し
ていた。しかしながらスルーホールを形成するところで
は第１電極層(13)と第２電極層(15)を拡張しなければな
らない。具体的には１２．５μｍ巾の第１電極層(13)に
於いて、スルーホール(18)では一辺４５μｍの正方形状
の拡張部(19)を設け、スルーホール(18)は一辺１２．５
μｍの正方形に形成し、その上に一辺３５μｍの正方形
状の拡張部(19)を有する第２電極層(15)を設けている。
そこで本発明ではスルーホール(18)を適宜分散して第１
電極層(13)および第２電極層(15)の拡張部(19)(19)を重
ならない様に配置している。第５図では中間の第１電極
層(13)を第２電極層(15)の交点より右方向に延在してス
ルーホール(18)を形成している。この中間の第１電極層
(13)は両側の第１電極層(13)の拡張部(19)(19)が突出す
る部分は窪ませて右方向に延在し、両側の第１電極層(1
3)の存在しない第２領域(17)に中間の第１電極層(13)の
拡張部(19)を形成する。第２電極層(15)は夫々対応する
第１電極層(13)の拡張部(19)まで延在してスルーホール
(18)を介して接続し、中間の第２電極層(15)は中間の第
１電極層(13)に沿って９０゜曲折し延在された第１電極
層(13)の拡張部(19)でスルーホール(18)を介して接続し
ている。

第４図は第３図のIV−IV線断面図であり、(11)は半導体
基板、(12)は第１の絶縁膜、(13)は第１電極層、(14)は
第２の絶縁膜、(15)は第２電極層である。第４図から明
らかな様に第２の絶縁膜(14)に第１電極層(13)に寄因す
る段差が生じる。この段差は第２電極層(15)をホトエッ
チングする場合に段差部分も露光されて第２電極層(15)
がブリッジとして残る可能性が多い。特に第１電極層(1
3)と第２電極層(15)が平行に延在される場合はブリッジ
による短絡を発生し易い。本発明では第２電極層(15)と
クロス配線に用いる第１電極層(13)とを直交して配置し
ているので斯るブリッジの発生は皆無となり、第２電極
層(15)を第１電極層(13)のパターンに関係なく配置で
き、配線の実装密度を向上できる。

(ヘ) 発明の効果 本発明に依れば第２電極層(15)のクロス配線のためのス
ペースを第１電極層(13)の第２領域(17)に確保している
ので、第１電極層(13)の第１領域(16)では回路素子間の
接続のみを行なえば良く、クロス配線のスペースの心配
なしに設計できる利点を有する。この結果第１電極層(1
3)と第２電極層(15)の設計をスピードアップでき、最小
限の第２領域(17)の面積を確保するのみに足りるのでチ
ップ面積もそれ程広げる必要はない。更に第２領域(17)
で積極的にクロス配線を行うので常に最短距離で２層配
線を行なえる。

更にスルーホールを適当に離間して設けることにより第
２領域(17)の第１電極層(13)の間隔をスルーホール(18)
のための拡張部(19)に合せて設計する必要がなく、第１
電極層(13)に合せて設計でき第２領域(17)の面積を縮少
できる。通常第２領域(17)下には回路素子を設けないの
で第２領域(17)の縮少により回路素子の実装密度を大巾
に向上できる。

【図面の簡単な説明】

第１図は従来の多層配線を有する半導体集積回路を説明
する上面図、第２図は一般的なクロス配線を説明する断
面図、第３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のIV−IV線断
面図、第５図は本発明に依る第２領域の第１電極層と第
２電極層とのスルーホール接続を説明する上面図であ
る。 (11)は半導体基板、(12)は第１の絶縁膜、(13)は第１電
極層、(14)は第２の絶縁膜、(15)は第２電極層、(16)は
第１領域、(17)は第２領域、(18)はスルーホール、(19)
は拡張部である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所望の回路素子を形成した半導体基板と該
   基板表面上に設けた第１の絶縁膜上に配線された第１電
   極層と前記第１電極層上を被覆する第２の絶縁膜上に配
   線された第２電極層とを具備する多層配線を有する半導
   体集積回路に於て、 前記半導体基板の表面を、回路素子を配置するための第
   １の領域とクロス配線を行うための第２の領域とに区分
   し、 前記第１電極層は、前記第１の領域において前記回路素
   子間の相互接続を行い、前記第２の領域においては互い
   に略平行に延在し層間接続用の拡張部を有する複数本の
   接続ラインを形成し、 前記第２電極層は、前記第２領域の接続ラインと直交す
   るように延在し、前記拡張部で層間接続されてクロス配
   線が成され、 複数が近接することで前記第２電極層と前記接続ライン
   とが直交する部分に拡張部を設置できない接続ラインの
   拡張部を前記直交する部分から離間した部分に設置し、 対応する第２電極層を前記直交する部分から曲折して前
   記接続ラインと平行に延在させることにより前記離間し
   た拡張部と接続したことを特徴とする半導体集積回路。