JPH09283632A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH09283632A
JPH09283632A JP8094970A JP9497096A JPH09283632A JP H09283632 A JPH09283632 A JP H09283632A JP 8094970 A JP8094970 A JP 8094970A JP 9497096 A JP9497096 A JP 9497096A JP H09283632 A JPH09283632 A JP H09283632A
Authority
JP
Japan
Prior art keywords
wiring
lead
integrated circuit
layer
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8094970A
Other languages
English (en)
Other versions
JP3989038B2 (ja
Inventor
Tsunayasu Miki
維康 三木
Shigeo Ogasawara
茂雄 小笠原
Noriaki Oka
則昭 岡
Shigeru Takahashi
卯 高橋
Mitsuaki Katagiri
光昭 片桐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP09497096A priority Critical patent/JP3989038B2/ja
Priority to TW086103538A priority patent/TW342531B/zh
Priority to KR1019970012350A priority patent/KR100384745B1/ko
Priority to US08/838,260 priority patent/US5892276A/en
Publication of JPH09283632A publication Critical patent/JPH09283632A/ja
Priority to US09/226,212 priority patent/US5986294A/en
Application granted granted Critical
Publication of JP3989038B2 publication Critical patent/JP3989038B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H10W72/9232—Bond pads having multiple stacked layers with additional elements interposed between layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体チップの外周に配置されたボンディン
グパッドの狭ピッチ化を推進する。また、半導体チップ
に形成されるすべてのボンディングパッドの電流密度を
ほぼ同じにする。 【解決手段】 ２列のボンディングパッド４Ａ、４Ｂを
千鳥配列とし、内側のボンディングパッド４Ａの引き出
し配線５Ａを第３層目配線であるボンディングパッド４
Ａと一体に形成する。また、外側のボンディングパッド
４Ｂの引き出し配線５Ｂを第２層目の配線１０Ｂと第１
層目の配線９Ｂとで構成する。さらに、引き出し配線５
Ａの断面積と引き出し配線５Ｂの断面積を同じにするこ
とにより、引き出し配線５Ａの電流密度と引き出し配線
５Ｂの電流密度をほぼ同じにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、千鳥配列方式のボンディングパッドを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】ゲートアレイ方式を採用する論理ＬＳＩ
は、半導体チップの主面の中央部にマトリクス状に配置
した多数の基本セルで論理部を構成している。この論理
部の外側には、複数の入出力（Ｉ／Ｏ）バッファ回路が
論理部を取り囲むように配置されている。入出力バッフ
ァ回路のさらに外側、すなわち半導体チップの最外周部
には、外部装置との電気的な接続を取るためのボンディ
ングパッド（外部端子）が複数配置されている。これら
のボンディングパッドは、入出力バッファ回路の配列に
対応する位置に配置されている。
【０００３】近年、この種のゲートアレイ方式を採用す
る論理ＬＳＩは、ゲート（論理回路）の大規模化に伴う
外部端子数の増加に対応するために、ボンディングパッ
ドを半導体チップの外周に沿って２列あるいは３列に配
置すると共に、各列間でボンディングパッドの位置を半
ピッチずらす千鳥配列方式を採用している。この千鳥配
列方式によれば、ボンディングパッドの実効的なピッチ
が縮小されるため、同一サイズの半導体チップにより多
くのボンディングパッドを形成することが可能となる。
【０００４】上記千鳥配列方式のボンディングパッドを
備えた論理ＬＳＩについては、例えば特開平５−２９３
７７号公報に記載されたものがある。
【０００５】この公報に記載された論理ＬＳＩは、例え
ば３層配線構造の場合、ボンディングパッドを半導体チ
ップの外周に沿って２列に配置すると共に、各列間でボ
ンディングパッドの位置を半ピッチずらす千鳥配列方式
を採用している。そして、ボンディングパッドを幅の広
い第３層目の配線と幅の狭い第２層目の配線の２層で構
成し、ボンディングパッドと内部回路とを接続する引き
出し配線を第１層目の配線で構成している。
【０００６】２列のボンディングパッドを千鳥状に配置
した場合、ボンディングパッドのピッチを狭くしていく
と、外側の列のボンディングパッドの引き出し配線の一
部と内側の列のボンディングパッドの一部とがオーバー
ラップするようになる。すると、オーバーラップしたボ
ンディングパッドと引き出し配線との間に結合容量が形
成され、引き出し配線の配線遅延が問題となる。
【０００７】しかし、前記公報のように、ボンディング
パッドを幅の広い第３層目の配線と幅の狭い第２層目の
配線の２層で構成した場合は、ボンディングパッドの一
部を構成する幅の広い第３層目の配線と引き出し配線を
構成する第１層目の配線との間に２層の層間絶縁膜（第
１層目の配線と第２層目の配線とを電気的に分離する第
１の層間絶縁膜および第２層目の配線と第３層目の配線
とを電気的に分離する第２の層間絶縁膜）が介在するこ
とになるため、オーバーラップしたボンディングパッド
と引き出し配線との間の結合容量が低減される。また、
ボンディングパッドの他の一部を構成する第２層目の配
線はその幅が狭いので、引き出し配線とオーバーラップ
することはなく、従って、第２層目の配線と引き出し配
線との結合容量が問題となることはない。
【０００８】
【発明が解決しようとする課題】前記公報に記載された
論理ＬＳＩは、ボンディングパッドと内部回路とを接続
する引き出し配線を第１層目の配線で構成しているの
で、半導体素子の微細化に伴って配線が微細化されてく
ると、引き出し配線の許容電流が小さくなり、このボン
ディングパッドを電源（Ｖcc、ＧＮＤ）線や大電流が流
れる信号線に接続することができなくなる。
【０００９】その対策として、例えば内側の列のボンデ
ィングパッドの引き出し配線を第１層目の配線と第２層
目の配線の２層で構成すれば、この引き出し配線の許容
電流を大きくすることができる。しかしこの場合、電源
（Ｖcc、ＧＮＤ）線や大電流が流れる信号線に接続でき
るボンディングパッドは、内側の列のボンディングパッ
ドに限られてしまうため、内部回路とボンディングパッ
ドを接続する配線の引き回しが困難になるという問題が
生じる。
【００１０】本発明の目的は、ボンディングパッドのピ
ッチを狭くすることのできる技術を提供することにあ
る。
【００１１】本発明の他の目的は、半導体チップに形成
されるすべてのボンディングパッドの電流密度をほぼ同
じにすることができる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明の半導体集積回路装置は、半導体チ
ップの外周部に沿ってボンディングパッドを複数列配置
し、内側の列のボンディングパッドと外側の列のボンデ
ィングパッドとを千鳥状に配置した、３層以上の配線層
を有する半導体集積回路装置において、前記内側の列の
ボンディングパッドと内部回路とを電気的に接続する第
１の引き出し配線を、少なくとも最上層の配線を含む１
層または複数層の配線で構成し、前記外側の列のボンデ
ィングパッドと内部回路とを電気的に接続する第２の引
き出し配線を、前記第１の引き出し配線とは別層の複数
層の配線で構成する。
【００１５】例えば配線層が３層の場合は、最上層の第
３層目配線で前記第１の引き出し配線を構成し、第２層
目配線と第１層目配線とで前記第２の引き出し配線を構
成する。また、配線層が５層の場合は、例えば最上層の
第５層目配線と第４層目配線とで前記第１の引き出し配
線を構成し、第３層目配線と第２層目配線と第１層目配
線とで前記第２の引き出し配線を構成する。
【００１６】本発明の半導体集積回路装置は、前記第１
の引き出し配線の断面積と前記第２の引き出し配線の断
面積をほぼ同じにすることにより、それぞれの引き出し
配線を流れる電流の密度がほぼ同じになるようにする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）本実施の形態の半導体集
積回路装置は、３層配線構造を有するＣＭＯＳ(Complem
entary Metal Oxide Semiconductor) ゲートアレイであ
る。このＣＭＯＳゲートアレイが形成された半導体チッ
プを図１に示す。
【００１９】単結晶シリコンからなる半導体チップ１の
主面の中央部には、ゲートアレイの論理部を構成する多
数の基本セル２が図のＸ方向およびＹ方向に沿ってマト
リクス状に配置されている。各基本セル２は、図示しな
いｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semicon
ductor Field Effect Transistor) およびｐチャネル型
ＭＩＳＦＥＴを所定数組み合わせて構成されており、各
基本セル２内のＭＩＳＦＥＴ間および基本セル２間を論
理設計に基づいて結線することにより、所望の論理機能
を実現している。
【００２０】上記論理機能を実現するための結線は、Ｃ
ＡＤ(Computer Aided Design) を用いた自動配置配線シ
ステム（ＤＡ； Design Automation）により行われる。
自動配置配線システムは、マクロセルなどを用いて設
計、検証された論理回路を半導体チップ１上に自動的に
レイアウトすると共に、この論理回路上に仮想的に設定
されたＸ−Ｙ格子座標に配線を自動的にレイアウトして
論理回路間を結線する。３層配線構造のゲートアレイで
は、例えば第１層目配線と第３層目配線とが主としてＸ
格子座標に配置され、第２層目配線が主としてＹ格子座
標に配置される。本実施の形態のゲートアレイの場合、
例えば第１層目配線は信号用配線を構成し、第２層目配
線は電源用配線（ＶccおよびＧＮＤ）を構成し、第３層
目配線は後述するボンディングパッド（外部端子）用の
導電層を構成している。第１〜第３層目配線は、例えば
アルミニウム（Ａｌ）合金からなる。
【００２１】上記論理部の周囲には、複数の入出力（Ｉ
／Ｏ）バッファ回路３が論理部を取り囲むように配置さ
れている。各入出力バッファ回路３は、前記基本セル２
と同様、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩ
ＳＦＥＴを所定数組み合わせて構成されており、これら
のＭＩＳＦＥＴ間の結線パターンを変えることによっ
て、入力バッファ回路、出力バッファ回路または双方向
性バッファ回路などの回路機能が形成できるようになっ
ている。
【００２２】上記入出力バッファ回路３の周囲、すなわ
ち半導体チップ１の周辺部には、外部装置との電気的な
接続を取るためのボンディングパッド（外部端子）４が
複数配置されている。これらのボンディングパッド４
は、入出力バッファ回路３の配列に対応する位置に配置
されており、各ボンディングパッド４とそれに対応する
入出力バッファ回路３とは、後述する引き出し配線を介
して電気的に接続されている。
【００２３】本実施の形態のＣＭＯＳゲートアレイは、
論理回路の大規模化に伴う外部端子数の増加に対応する
ために、上記ボンディングパッド４を半導体チップ１の
各辺に沿って２列に配置すると共に、各列間でボンディ
ングパッド４の位置を半ピッチずらす千鳥配列方式を採
用している。
【００２４】また、本実施の形態のＣＭＯＳゲートアレ
イは、上記２列に配置されたボンディングパッド４（ボ
ンディングパッド４Ａおよびボンディングパッド４Ｂ）
を第３層目配線で構成すると共に、内側の列のボンディ
ングパッド４Ａとそれに対応する入出力バッファ回路３
とを接続する引き出し配線を第３層目配線で構成し、外
側の列のボンディングパッド４Ｂとそれに対応する入出
力バッファ回路３とを接続する引き出し配線を第１層目
配線と第２層目配線とで構成している。すなわち、本実
施の形態のＣＭＯＳゲートアレイは、内側の列のボンデ
ィングパッド４Ａの引き出し配線と、外側の列のボンデ
ィングパッド４Ｂの引き出し配線とを別層の配線で構成
している。
【００２５】次に、上記２列に配置されたボンディング
パッド４Ａ、４Ｂとそれらに接続された引き出し配線の
構成を具体的に説明する。
【００２６】図２は、内側の列のボンディングパッド４
Ａ、入出力バッファ回路３およびそれらを接続する引き
出し配線５Ａを示す平面図、図３および図４は、同じく
斜視図である。これらの図には、ボンディングパッド４
Ａ、入出力バッファ回路３および引き出し配線５Ａを構
成する導電層とそれらを電気的に接続する接続孔のみを
示し、導電層を電気的に分離する層間絶縁膜の図示は省
略してある。
【００２７】入出力バッファ回路３は、ｎチャネル型Ｍ
ＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを所定数組み合
わせて構成される。入出力バッファ回路３の形成領域に
は、あらかじめ図５に示すようなパターンを有するフィ
ールド絶縁膜６によって互いに分離された一対の拡散層
（ｎ型拡散層７ｎおよびｐ型拡散層７ｐ）が形成される
と共に、ｎ型拡散層７ｎの上部にｎチャネル型ＭＩＳＦ
ＥＴのゲート電極８ｎが、ｐ型拡散層７ｐの上部にｐチ
ャネル型ＭＩＳＦＥＴのゲート電極８ｐがそれぞれＸ方
向（またはＹ方向）に沿って複数本配置される。これら
のゲート電極８ｎ、８ｐは、例えば多結晶シリコンから
なる。また、ゲート電極８ｎの両側のｎ型拡散層７ｎは
ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域
を構成し、ゲート電極８ｐの両側のｐ型拡散層７ｐはｐ
チャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域を
構成している。そして、これらのｎチャネル型ＭＩＳＦ
ＥＴとｐチャネル型ＭＩＳＦＥＴを、信号用配線である
第１層目配線９と電源用配線（ＶccおよびＧＮＤ）であ
る第２層目配線１０とを使い、図２〜図４に示すような
パターンで結線することにより、例えば図６に示すよう
な出力バッファ回路が形成されている。
【００２８】上記入出力バッファ回路３とボンディング
パッド４Ａとを接続する引き出し配線５Ａは、第３層目
配線で構成され、ボンディングパッド４Ａと一体に形成
されている。この引き出し配線５Ａと入出力バッファ回
路３の第１層目配線９とは、入出力バッファ回路３の一
端部において、電源用配線（Ｖcc、ＧＮＤ）である第２
層目配線１０と同層のパッド配線１０Ａを介して電気的
に接続されている。第１層目配線９とその上部のパッド
配線１０Ａとは、それらを電気的に分離する第１層間絶
縁膜に開孔された接続孔１２Ａを通じて電気的に接続さ
れている。また、パッド配線１０Ａとその上部の引き出
し配線５Ａとは、それらを電気的に分離する第２層間絶
縁膜に開孔された接続孔１３Ａを通じて電気的に接続さ
れている。
【００２９】図７は、外側の列のボンディングパッド４
Ｂ、入出力バッファ回路３およびそれらを接続する引き
出し配線５Ｂを示す平面図、図８および図９は、同じく
斜視図である。前記図２〜図４と同様、これらの図に
は、ボンディングパッド４Ｂ、入出力バッファ回路３お
よび引き出し配線５Ｂを構成する導電層とそれらを電気
的に接続する接続孔のみを示し、導電層を電気的に分離
する層間絶縁膜の図示は省略してある。
【００３０】入出力バッファ回路３は、前記内側の列の
ボンディングパッド４Ｂに接続された入出力バッファ回
路３と同様、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型
ＭＩＳＦＥＴを所定数組み合わせて構成されている。そ
して、これらのｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴを、信号用配線である第１層目配線９と
電源用配線（ＶccおよびＧＮＤ）である第２層目配線１
０とを使い、図７〜図９に示すようなパターンで結線す
ることにより、例えば図１０に示すような入力バッファ
回路が形成されている。入出力バッファ回路３は、結線
パターンを変えることにより、例えば前記図６に示すよ
うな出力バッファ回路とすることもできる。つまり、入
出力バッファ回路３は、論理機能に応じて結線パターン
を変えることにより、入力バッファ回路、出力バッファ
回路（あるいは双方向性バッファ回路）などの種々の回
路機能を形成することができる。
【００３１】上記入出力バッファ回路３とボンディング
パッド４Ｂとを接続する引き出し配線５Ｂは、信号用配
線である第１層目配線９と一体に形成され、入出力バッ
ファ回路３の一端部からボンディングパッド４Ｂの下部
まで延在する配線９Ｂと、電源用配線（Ｖcc、ＧＮＤ）
である第２層目配線１０と同層の配線１０Ｂとで構成さ
れている。配線１０Ｂは配線９Ｂと同一のパターンで形
成され、配線９Ｂと重なり合うように配置されている。
【００３２】引き出し配線５Ｂを構成する上記２層の配
線９Ｂ、１０Ｂは、入出力バッファ回路３の一端部およ
びボンディングパッド４Ｂの下部において、それらを電
気的に分離する第１層間絶縁膜に開孔された接続孔１２
Ｂを通じて電気的に接続されている。また、配線１０Ｂ
と第３層目配線で構成されたボンディングパッド４Ｂと
は、ボンディングパッド４Ｂの下部において、それらを
電気的に分離する第２層間絶縁膜に開孔された接続孔１
３Ｂを通じて電気的に接続されている。
【００３３】図１１および図１２は、上記のように構成
された入出力バッファ回路３、引き出し配線５Ａ、５Ｂ
およびボンディングパッド４Ａ、４Ｂの３個分の配置を
示す斜視図である。
【００３４】次に、上記引き出し配線５Ａ、５Ｂが形成
された領域の半導体チップ１の断面構造を図１３（引き
出し配線５Ａ、５Ｂの一端部における断面図）を用いて
説明する。
【００３５】単結晶シリコンからなる半導体基板１Ａ上
には、酸化シリコンからなる素子分離用のフィールド絶
縁膜６が形成されており、このフィールド絶縁膜６の上
部には酸化シリコン膜１４が形成されている。酸化シリ
コン膜１４は、この領域には形成されていないＭＩＳＦ
ＥＴとその上部の配線とを電気的に分離する絶縁膜を構
成している。
【００３６】上記酸化シリコン膜４の上部には、第１層
目配線９および配線９Ｂが形成されている。図の中央の
第１層目配線９は、内側のボンディングパッド４Ａの引
き出し配線５Ａに接続される信号用配線の一端部であ
り、その両側の２本の配線９Ｂ、９Ｂは、それぞれ外側
のボンディングパッド４Ｂに接続される引き出し配線５
Ｂの一部を構成している。第１層目配線９および配線９
Ｂは、例えば酸化シリコン膜１４上にスパッタリング法
で堆積したＡｌ合金膜をパターニングして形成する。第
１層目配線９および配線９Ｂの幅、膜厚は、例えば２０
μｍ、0.５μｍである。
【００３７】上記第１層目配線９および配線９Ｂの上部
には、第１層間絶縁膜１５が形成されている。第１層間
絶縁膜１５は、ＣＶＤ法で堆積した酸化シリコンからな
り、例えばＣＭＰ(Chemical Mechanical Polishing; 化
学的機械研磨) 法によってその表面が平坦化されてい
る。
【００３８】上記第１層間絶縁膜１５の上部には、パッ
ド配線１０Ａおよび配線１０Ｂが形成されている。パッ
ド配線１０Ａは、第１層目配線９と内側のボンディング
パッド４Ａの引き出し配線５Ａとを接続するための中間
配線であり、配線１０Ｂは、外側のボンディングパッド
４Ｂに接続される引き出し配線５Ｂの他の一部を構成し
ている。パッド配線１０Ａおよび配線１０Ｂは、例えば
第１層間絶縁膜１５上にスパッタリング法で堆積したＡ
ｌ合金膜をパターニングして形成する。パッド配線１０
Ａおよび配線１０Ｂは、下層の第１層目配線９および配
線９Ｂと同じ幅、同じ膜厚で形成されている。
【００３９】パッド配線１０Ａとその下部の第１層目配
線９とは、第１層間絶縁膜１５に開孔された複数の接続
孔１２Ａを通じて電気的に接続されている。同様に、配
線１０Ｂとその下部の配線９Ｂとは、第１層間絶縁膜１
５に開孔された複数の接続孔１２Ｂを通じて電気的に接
続されている。これらの接続孔１２Ａ、１２Ｂの内部に
は、例えばタングステン（Ｗ）からなるプラグ１６が埋
め込まれている。プラグ１６の埋め込みは、第１層間絶
縁膜１５上にスパッタリング法（またはＣＶＤ法）で堆
積したＷ膜をエッチバックすることにより行う。
【００４０】上記パッド配線１０Ａおよび配線１０Ｂの
上部には、第２層間絶縁膜１７が形成されている。第２
層間絶縁膜１７は、前記第１層間絶縁膜１５と同様、Ｃ
ＶＤ法で堆積した酸化シリコンからなり、例えばＣＭＰ
法によってその表面が平坦化されている。
【００４１】上記第２層間絶縁膜１７の上部には、内側
のボンディングパッド４Ａと一体に構成された引き出し
配線５Ａが形成されている。引き出し配線５Ａは、例え
ば第２層間絶縁膜１７上にスパッタリング法で堆積した
Ａｌ合金膜をパターニングして形成する。引き出し配線
５Ａの幅は、引き出し配線５Ｂを構成する前記配線９Ｂ
や配線１０Ｂと同じ（２０μｍ）であるが、膜厚はそれ
らの２倍（1.０μｍ）である。
【００４２】ここで、上記引き出し配線５Ｂを構成する
２層の配線９Ｂ、１０Ｂのそれぞれの膜厚を0.５μｍと
した場合、この引き出し配線５Ｂの実効的な膜厚は、0.
５＋0.５＝1.０μｍになる。従って、もう一方の引き出
し配線５Ａの膜厚を1.０μｍとした場合、引き出し配線
５Ａと引き出し配線５Ｂの実効的な膜厚は同じ（1.０μ
ｍ）になる。さらに、引き出し配線５Ａと引き出し配線
５Ｂ（配線９Ｂおよび配線１０Ｂ）の幅が同じ（２０μ
ｍ）であるとすれば、引き出し配線５Ａと引き出し配線
５Ｂの実効的な断面積も同じ（２０μｍ×1.０μｍ＝２
０μｍ2)になる。従って、この場合は表１に示すよう
に、引き出し配線５Ａを流れる電流密度と引き出し配線
５Ｂ（配線９Ｂ、１０Ｂ）を流れる電流密度はほぼ同じ
になる。
【００４３】
【表１】
【００４４】引き出し配線５Ａとその下部のパッド配線
１０Ａとは、第２層間絶縁膜１７に開孔された複数の接
続孔１３Ａを通じて電気的に接続されている。これらの
接続孔１３Ａの内部には、例えばＷからなるプラグ１６
が埋め込まれている。プラグ１６の埋め込みは、第２層
間絶縁膜１７上にスパッタリング法（またはＣＶＤ法）
で堆積したＷ膜をエッチバックすることにより行う。
【００４５】本実施の形態では、パッド配線１０Ａとそ
の下部の第１層目配線９とを接続する接続孔１２Ａの真
上に接続孔１３Ａを配置する、いわゆるスタックド・ビ
ア(Stacked Via) 構造を採用している。スタックド・ビ
ア構造は、前述したＣＭＰ法による層間絶縁膜の平坦化
とＷプラグによる接続孔の埋め込みとによって形成す
る。
【００４６】上記引き出し配線５Ａの上部には、パッシ
ベーション膜１９が形成されている。パッシベーション
膜１９は、半導体チップ１の表面保護膜であり、例えば
ＣＶＤ法で堆積した酸化シリコンと窒化シリコンの積層
膜で構成されている。
【００４７】以上のように構成された本実施の形態のＣ
ＭＯＳゲートアレイによれば、次のような効果が得られ
る。
【００４８】（１）ボンディングパッド４Ａ、４Ｂを千
鳥配列とし、内側のボンディングパッド４Ａの引き出し
配線５Ａと外側のボンディングパッド４Ｂの引き出し配
線５Ｂとを別層の配線で構成したことにより、ボンディ
ングパッド４Ａ、４Ｂのピッチを狭くしても、外側のボ
ンディングパッド４Ｂの引き出し配線５Ｂが内側のボン
ディングパッド４Ａに接触することがない。従って、例
えば図１４に示すように、外側のボンディングパッド４
Ｂの引き出し配線５Ｂの一部と内側のボンディングパッ
ド４Ａの一部をオーバーラップさせることも可能であ
る。
【００４９】内側のボンディングパッド４Ａの引き出し
配線５Ａは、最上層配線である第３層目配線で構成する
ので、その幅を狭くしても膜厚を厚くすることでエレク
トロマイグレーション耐性を確保することができ、大電
流を流すことが可能となる。また、外側のボンディング
パッド４Ｂの引き出し配線５Ｂは２層の配線９Ｂ、１０
Ｂで構成するので、配線９Ｂおよび配線１０Ｂの幅を狭
くしてもエレクトロマイグレーション耐性を確保するこ
とができ、大電流を流すことが可能となる。
【００５０】これにより、引き出し配線５Ａ、５Ｂの幅
およびピッチを狭くすることができるので、ボンディン
グパッド４Ａ、４Ｂのピッチを狭くすることができる。
従って、同一サイズの半導体チップにより多くのボンデ
ィングパッドを形成することができ、外部端子数の多い
（多ピンの）大規模ＣＭＯＳゲートアレイを実現するこ
とができる。
【００５１】（２）第３層目配線で構成される引き出し
配線５Ａの断面積と、第１層目配線および第２層目配線
で構成される引き出し配線５Ｂの断面積を同じにするこ
とができるので、引き出し配線５Ａを流れる電流密度と
引き出し配線５Ｂを流れる電流密度をほぼ同じにするこ
とができる。すなわち、半導体チップ１の外周に配置さ
れるすべてのボンディングパッド４の引き出し配線の電
流密度をほぼ同じにすることができる。しかも、前述し
たように、第３層目配線で構成される引き出し配線５Ａ
はその膜厚を厚くすることで、また引き出し配線５Ｂを
２層の配線９Ｂ、１０Ｂで構成することでそれぞれ十分
な電流密度を確保することができるので、すべてのボン
ディングパッド４の引き出し配線に大電流を流すことが
できる。
【００５２】これにより、電源（Ｖcc、ＧＮＤ）線や大
電流が流れる信号線に接続するボンディングパッドを自
由に選択することができるので、自動配置配線システム
を用いた論理設計の自由度が向上する。すなわち、ＣＡ
Ｄを用いた自動配置配線に要する時間を短縮できるの
で、ゲートアレイの開発期間を短縮することができる。
また、論理回路とボンディングパッドを接続する配線長
を短くすることができるので配線遅延を低減でき、高
速、高性能のゲートアレイを実現することができる。
【００５３】（実施の形態２）本実施の形態の半導体集
積回路装置は、５層配線構造を有するＣＭＯＳゲートア
レイであり、前記実施の形態１と同様、ボンディングパ
ッド４Ａ、４Ｂを千鳥配列とし、内側のボンディングパ
ッド４Ａの引き出し配線と外側のボンディングパッド４
Ｂの引き出し配線を別層の配線で構成している。
【００５４】本実施の形態では、内側のボンディングパ
ッド４Ａの引き出し配線を第５層目配線と第４層目配線
の２層で構成し、外側のボンディングパッド４Ｂの引き
出し配線を第３層目配線と第２層目配線と第１層目配線
の３層で構成している。また、ボンディングパッド４
Ａ、４Ｂは、第５層目配線で構成している。
【００５５】図１５および図１６は、内側の列のボンデ
ィングパッド４Ａ、入出力バッファ回路３およびそれら
を接続する引き出し配線２０Ａを示す斜視図である。
【００５６】引き出し配線２０Ａを構成する２層の配線
２１Ａ、２２Ａのうち、第５層目配線である配線２２Ａ
は、ボンディングパッド４Ａと一体に構成されている。
第４層目配線である配線２１Ａは配線２２Ａと同一のパ
ターンで形成され、配線２２Ａと重なり合うように配置
されている。配線２２Ａと配線２１Ａとは、それらの両
端部において、接続孔２３Ａを通じて電気的に接続され
ている。
【００５７】上記配線２１Ａは、第３層目配線であるパ
ッド配線２４Ａ、第２層目配線であるパッド配線２５Ａ
および第１層目配線であるパッド配線２６Ａを介して入
出力バッファ回路３に接続されている。配線２１Ａとパ
ッド配線２４Ａ、パッド配線２４Ａとパッド配線２５
Ａ、パッド配線２５Ａとパッド配線２６Ａは、それぞれ
接続孔２７Ａ、２８Ａ、２９Ａを通じて電気的に接続さ
れている。
【００５８】図１７および図１８は、外側の列のボンデ
ィングパッド４Ｂ、入出力バッファ回路３およびそれら
を接続する引き出し配線２０Ｂを示す斜視図である。
【００５９】引き出し配線２０Ｂを構成する３層の配線
２４Ｂ、２５Ｂおよび２６Ｂは、同一のパターンで形成
され、重なり合うように配置されている。第３層目配線
である配線２４Ｂと第２層目配線である配線２５Ｂ、配
線２５Ｂと第１層目配線である配線２６Ｂは、それらの
両端においてそれぞれ接続孔２８Ｂ、２９Ｂを通じて電
気的に接続されている。また、第５層目配線であるボン
ディングパッド４Ｂと引き出し配線２０Ｂとは、ボンデ
ィングパッド４Ｂの下部において、接続孔２３Ｂおよび
接続孔２７Ｂを通じて電気的に接続されている。
【００６０】上記のように構成された入出力バッファ回
路３、引き出し配線２０Ａ、２０Ｂおよびボンディング
パッド４Ａ、４Ｂの３個分の配置を図１９に示す。ま
た、入出力バッファ回路３側の一端部における引き出し
配線２０Ａ、２０Ｂの断面構造を図２０に示す。図２０
の符号３０は第３層間絶縁膜、３１は第４層間絶縁膜で
ある。第３層間絶縁膜３０および第４層間絶縁膜３１
は、例えばＣＶＤ法で堆積した酸化シリコンからなり、
それらの表面は、例えばＣＭＰ法によって平坦化されて
いる。また、第３層間絶縁膜３０に開孔された接続孔２
７Ａ、２７Ｂの内部、および第４層間絶縁膜３２に開孔
された接続孔２３Ａ、２３Ｂの内部には、例えばＷから
なるプラグ１６が埋め込まれている。
【００６１】ここで、上記引き出し配線２０Ｂを構成す
る３層の配線２４Ｂ、２５Ｂ、２６Ｂのそれぞれの膜厚
を0.４μｍとした場合、この引き出し配線２０Ｂの実効
的な膜厚は、0.４＋0.４＋0.４＝1.２μｍになる。この
とき、もう一方の引き出し配線２０Ａを構成する２層の
配線２１Ａ、２２Ａのそれぞれの膜厚を0.６μｍとすれ
ば、この引き出し配線２０Ａの実効的な膜厚は、0.６＋
0.６＝1.２μｍになり、引き出し配線２０Ａ（配線２１
Ａ、２２Ａ）と引き出し配線２０Ｂ（配線２４Ｂ、２５
Ｂ、２６Ｂ）の実効的な膜厚は同じになる。さらに、引
き出し配線２０Ａの幅と引き出し配線２０Ｂの幅が同じ
であるとすれば、引き出し配線２０Ａの実効的な断面積
と引き出し配線２０Ｂの実効的な断面積も同じになる。
従って、この場合は表２に示すように、引き出し配線２
５Ａを流れる電流密度と引き出し配線２５Ｂを流れる電
流密度はほぼ等しくなる。
【００６２】
【表２】
【００６３】上記のように構成された本実施の形態のＣ
ＭＯＳゲートアレイによれば、前記実施の形態１とほぼ
同様の効果が得られる。
【００６４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６５】前記実施の形態では、３層配線構造のゲー
トアレイおよび５層配線構造のゲートアレイについて説
明したが、４層配線構造のゲートアレイや６層以上の配
線構造のゲートアレイに適用することもできる。
【００６６】配線層が４層の場合は、内側の列のボンデ
ィングパッドに接続する第１の引き出し配線を例えば第
４層目配線と第２層目配線とで構成し、外側の列のボン
ディングパッドに接続する第２の引き出し配線を例えば
第３層目配線と第１層目配線とで構成する。このとき、
第１の引き出し配線の幅と第２の引き出し配線の幅が同
じであるとして、第４層目配線の膜厚と第３層目配線の
膜厚を同じにし、第２層目配線の膜厚と第１層目配線の
膜厚を同じにすれば、第１の引き出し配線の電流密度と
第２の引き出し配線の電流密度をほぼ同じにすることが
できる。配線層が６層以上の場合は、第１の引き出し配
線を構成する配線と第２の引き出し配線を構成する配線
の組み合わせは多数考えられる。
【００６７】また、前記実施の形態では、ボンディング
パッドを２列に配置した場合について説明したが、３列
に配置する場合にも適用することができる。例えば配線
層が５層の場合は、図２１に示すように、最も内側の列
のボンディングパッド４Ａの引き出し配線２０Ａをボン
ディングパッド４Ａ（第５層目配線）と一体に構成し、
中央の列のボンディングパッド４Ｂの引き出し配線２０
Ｂを第４層目配線（配線２１Ｂ）と第２層目配線（配線
２５Ｂ）とで構成し、最も外側の列のボンディングパッ
ド４Ｃの引き出し配線２０Ｃを第３層目配線（配線２４
Ｃ）と第１層目配線（配線２６Ｃ）とで構成すればよ
い。
【００６８】前記実施の形態ではＣＭＯＳゲートアレイ
について説明したが、本発明は、エンベデッドアレイ、
セルベースＩＣなどの各種特定用途向けＩＣに適用する
ことができる。本発明は、少なくとも３層以上の配線層
を有し、ボンディングパッドを千鳥状に配置する多ピン
ＬＳＩに適用することができる。
【００６９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７０】（１）本発明によれば、ボンディングパッ
ドと内部回路を接続する引き出し配線の幅およびピッチ
を狭くすることができるので、ボンディングパッドのピ
ッチを狭くすることができる。これにより、同一サイズ
の半導体チップにより多くのボンディングパッドを形成
することができるので、外部端子数の多い（多ピンの）
大規模ＣＭＯＳゲートアレイを実現することができる。
【００７１】（２）本発明によれば、半導体チップの外
周に配置されるすべてのボンディングパッドの引き出し
配線の電流密度をほぼ同じにすることができ、しかも、
すべてのボンディングパッドの引き出し配線に大電流を
流すことができるので、電源（Ｖcc、ＧＮＤ）線や大電
流が流れる信号線に接続するボンディングパッドを自由
に選択することができ、自動配置配線システムを用いた
論理設計の自由度が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置が形成された半導体チップの斜視図である。
【図２】本発明の実施の形態１である半導体集積回路装
置における内側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す平
面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置における内側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す斜
視図である。
【図４】本発明の実施の形態１である半導体集積回路装
置における内側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す斜
視図である。
【図５】本発明の実施の形態１である半導体集積回路装
置における入出力バッファ回路の平面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置における出力バッファ回路の回路図である。
【図７】本発明の実施の形態１である半導体集積回路装
置における外側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す平
面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置における外側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す斜
視図である。
【図９】本発明の実施の形態１である半導体集積回路装
置における外側の列のボンディングパッド、入出力バッ
ファ回路およびそれらを接続する引き出し配線を示す斜
視図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置における入力バッファ回路の回路図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置におけるボンディングパッド、入出力バッファ回路
およびそれらを接続する引き出し配線を示す斜視図であ
る。
【図１２】本発明の実施の形態１である半導体集積回路
装置におけるボンディングパッド、入出力バッファ回路
およびそれらを接続する引き出し配線を示す斜視図であ
る。
【図１３】本発明の実施の形態１である半導体集積回路
装置における引き出し配線の構成を示す断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置におけるボンディングパッドおよびそれらを接続す
る引き出し配線の配置の１例を示す平面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置における内側の列のボンディングパッド、入出力バ
ッファ回路およびそれらを接続する引き出し配線を示す
斜視図である。
【図１６】本発明の実施の形態２である半導体集積回路
装置における内側の列のボンディングパッド、入出力バ
ッファ回路およびそれらを接続する引き出し配線を示す
斜視図である。
【図１７】本発明の実施の形態２である半導体集積回路
装置における外側の列のボンディングパッド、入出力バ
ッファ回路およびそれらを接続する引き出し配線を示す
斜視図である。
【図１８】本発明の実施の形態２である半導体集積回路
装置における外側の列のボンディングパッド、入出力バ
ッファ回路およびそれらを接続する引き出し配線を示す
斜視図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置におけるボンディングパッド、入出力バッファ回路
およびそれらを接続する引き出し配線を示す斜視図であ
る。
【図２０】本発明の実施の形態２である半導体集積回路
装置における引き出し配線の構成を示す断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置におけるボンディングパッドおよび引き出し配線
を示す斜視図である。
【符号の説明】
１ 半導体チップ １Ａ 半導体基板 ２ 基本セル ３ 入出力バッファ回路 ４ ボンディングパッド（外部端子） ４Ａ ボンディングパッド（外部端子） ４Ｂ ボンディングパッド（外部端子） ４Ｃ ボンディングパッド（外部端子） ５Ａ 引き出し配線 ５Ｂ 引き出し配線 ６ フィールド絶縁膜 ７ｎ ｎ型拡散層 ７ｐ ｐ型拡散層 ８ｎ ゲート電極 ８ｐ ゲート電極 ９ 第１層目配線 ９Ｂ 配線 １０ 第２層目配線 １０Ａ パッド配線 １０Ｂ 配線 １２Ａ 接続孔 １２Ｂ 接続孔 １３Ａ 接続孔 １３Ｂ 接続孔 １４ 酸化シリコン膜 １５ 第１層間絶縁膜 １６ プラグ １７ 第２層間絶縁膜 １９ パッシベーション膜 ２０Ａ 引き出し配線 ２０Ｂ 引き出し配線 ２０Ｃ 引き出し配線 ２１Ａ 配線 ２１Ｂ 配線 ２２Ａ 配線 ２３Ａ 接続孔 ２３Ｂ 接続孔 ２４Ａ パッド配線 ２４Ｂ 配線 ２４Ｃ 配線 ２５Ａ パッド配線 ２５Ｂ 配線 ２６Ａ パッド配線 ２６Ｂ 配線 ２６Ｃ 配線 ２７Ａ 接続孔 ２８Ａ 接続孔 ２９Ａ 接続孔 ３０ 第３層間絶縁膜 ３１ 第４層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 卯 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 片桐 光昭 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの外周部に沿ってボンディ
    ングパッドを複数列配置し、内側の列のボンディングパ
    ッドと外側の列のボンディングパッドとを千鳥状に配置
    した、３層以上の配線層を有する半導体集積回路装置で
    あって、前記内側の列のボンディングパッドと内部回路
    とを電気的に接続する第１の引き出し配線を、少なくと
    も最上層の配線を含む１層または複数層の配線で構成
    し、前記外側の列のボンディングパッドと内部回路とを
    電気的に接続する第２の引き出し配線を、前記第１の引
    き出し配線とは別層の複数層の配線で構成したことを特
    徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記第１の引き出し配線の断面積と前記第２の引
    き出し配線の断面積をほぼ同じにしたことを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記内側の列のボンディングパッドと前
    記外側の列のボンディングパッドのそれぞれを入出力バ
    ッファ回路の配列に対応する位置に配置し、前記内側の
    列のボンディングパッドを前記第１の引き出し配線を介
    して前記入出力バッファ回路と電気的に接続し、前記外
    側の列のボンディングパッドを前記第２の引き出し配線
    を介して前記入出力バッファ回路と電気的に接続したこ
    とを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置であって、前記配線層を３層有しており、最上
    層の第３層目配線で前記第１の引き出し配線を構成し、
    第２層目配線と第１層目配線とで前記第２の引き出し配
    線を構成したことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１、２または３記載の半導体集積
    回路装置であって、前記配線層を５層有しており、最上
    層の第５層目配線と第４層目配線とで前記第１の引き出
    し配線を構成し、第３層目配線と第２層目配線と第１層
    目配線とで前記第２の引き出し配線を構成したことを特
    徴とする半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、前記第１の引き出し配線を構成する複数層の配線
    間および前記第２の引き出し配線を構成する複数層の配
    線間を、それぞれスタックド・ビア方式の接続孔を通じ
    て電気的に接続したことを特徴とする半導体集積回路装
    置。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
    導体集積回路装置であって、前記ボンディングパッドを
    前記半導体チップの外周部に沿って２列または３列配置
    したことを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
    導体集積回路装置であって、前記第１および第２の引き
    出し配線を、アルミニウムを主体とする導電材料で構成
    したことを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１〜８のいずれか１項に記載の半
    導体集積回路装置であって、特定用途向けＩＣであるこ
    とを特徴とする半導体集積回路装置。
JP09497096A 1996-04-17 1996-04-17 半導体集積回路装置 Expired - Fee Related JP3989038B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP09497096A JP3989038B2 (ja) 1996-04-17 1996-04-17 半導体集積回路装置
TW086103538A TW342531B (en) 1996-04-17 1997-03-20 Semiconductor integrated circuit device
KR1019970012350A KR100384745B1 (ko) 1996-04-17 1997-04-03 반도체집적회로장치
US08/838,260 US5892276A (en) 1996-04-17 1997-04-17 Semiconductor integrated circuit
US09/226,212 US5986294A (en) 1996-04-17 1999-01-07 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09497096A JP3989038B2 (ja) 1996-04-17 1996-04-17 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH09283632A true JPH09283632A (ja) 1997-10-31
JP3989038B2 JP3989038B2 (ja) 2007-10-10

Family

ID=14124781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09497096A Expired - Fee Related JP3989038B2 (ja) 1996-04-17 1996-04-17 半導体集積回路装置

Country Status (4)

Country Link
US (2) US5892276A (ja)
JP (1) JP3989038B2 (ja)
KR (1) KR100384745B1 (ja)
TW (1) TW342531B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714357B2 (en) 2005-11-30 2010-05-11 Renesas Technology Corp. Semiconductor device
US7863652B2 (en) 2007-01-15 2011-01-04 Renesas Electronics Corporation Semiconductor integrated circuit device
CN102760721A (zh) * 2011-04-28 2012-10-31 瑞萨电子株式会社 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165370B1 (ko) * 1995-12-22 1999-02-01 김광호 차아지 업에 의한 반도체장치의 손상을 방지하는 방법
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6004829A (en) * 1997-09-12 1999-12-21 Taiwan Semiconductor Manufacturing Company Method of increasing end point detection capability of reactive ion etching by adding pad area
JP3657781B2 (ja) * 1998-07-09 2005-06-08 株式会社東芝 半導体装置及びこれを用いたｌｓｉの不良解析方法
US6157051A (en) * 1998-07-10 2000-12-05 Hilevel Technology, Inc. Multiple function array based application specific integrated circuit
JP4279955B2 (ja) * 1998-12-08 2009-06-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置及びその製造方法
AU4305501A (en) * 1999-12-30 2001-07-16 Intel Corporation Optimized driver layout for integrated circuits with staggered bond pads
US6608335B2 (en) * 2000-05-25 2003-08-19 Sun Microsystems, Inc. Grounded fill in a large scale integrated circuit
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
US6396149B1 (en) 2000-06-13 2002-05-28 Sun Microsystems, Inc. Method for double-layer implementation of metal options in an integrated chip for efficient silicon debug
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
JP3986989B2 (ja) * 2003-03-27 2007-10-03 松下電器産業株式会社 半導体装置
JP2004296998A (ja) * 2003-03-28 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置
KR100699894B1 (ko) * 2006-01-31 2007-03-28 삼성전자주식회사 Ｅｓｄ 보호회로의 레이아웃을 개선한 반도체 칩
JP2009181976A (ja) * 2008-01-29 2009-08-13 Panasonic Corp 固体撮像装置および撮像装置
KR101900423B1 (ko) 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300796A (en) * 1988-06-29 1994-04-05 Hitachi, Ltd. Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells
JP2580301B2 (ja) * 1988-12-27 1997-02-12 株式会社日立製作所 半導体集積回路装置
JPH06105709B2 (ja) * 1989-12-02 1994-12-21 東芝マイクロエレクトロニクス株式会社 半導体集積回路装置
JPH0529377A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
JPH07263628A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
US5659189A (en) * 1995-06-07 1997-08-19 Lsi Logic Corporation Layout configuration for an integrated circuit gate array
US5641978A (en) * 1995-07-07 1997-06-24 Intel Corporation Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3962441B2 (ja) * 1996-09-24 2007-08-22 富士通株式会社 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714357B2 (en) 2005-11-30 2010-05-11 Renesas Technology Corp. Semiconductor device
US8552561B2 (en) 2005-11-30 2013-10-08 Renesas Electronics Corporation Semiconductor device with output circuit arrangement
US8946770B2 (en) 2005-11-30 2015-02-03 Renesas Electronics Corporation Semiconductor device with output circuit and pad
US9093283B2 (en) 2005-11-30 2015-07-28 Renesas Electronics Corporation Semiconductor devices with output circuit and pad
TWI496245B (zh) * 2005-11-30 2015-08-11 瑞薩電子股份有限公司 Semiconductor device
US9343460B2 (en) 2005-11-30 2016-05-17 Renesas Electronics Corporation Semiconductor device with output circuit and pad arrangements
US9515019B2 (en) 2005-11-30 2016-12-06 Renesas Electronics Corporation Semiconductor device
TWI570844B (zh) * 2005-11-30 2017-02-11 瑞薩電子股份有限公司 Semiconductor device
US7863652B2 (en) 2007-01-15 2011-01-04 Renesas Electronics Corporation Semiconductor integrated circuit device
US8067789B2 (en) 2007-01-15 2011-11-29 Renesas Electronics Corporation Semiconductor integrated circuit device
CN102760721A (zh) * 2011-04-28 2012-10-31 瑞萨电子株式会社 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序
CN102760721B (zh) * 2011-04-28 2015-04-15 瑞萨电子株式会社 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序

Also Published As

Publication number Publication date
JP3989038B2 (ja) 2007-10-10
KR970072228A (ko) 1997-11-07
TW342531B (en) 1998-10-11
KR100384745B1 (ko) 2003-08-25
US5892276A (en) 1999-04-06
US5986294A (en) 1999-11-16

Similar Documents

Publication Publication Date Title
JP3989038B2 (ja) 半導体集積回路装置
KR101054665B1 (ko) 집적 회로 다이 ｉ／ｏ 셀들
US5027188A (en) Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US8115315B2 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
JP3917683B2 (ja) 半導体集積回路装置
JPH02177345A (ja) 半導体集積回路装置
JPH01225137A (ja) 半導体集積回路装置
JP2000223575A (ja) 半導体装置の設計方法、半導体装置および半導体装置の製造方法
JP3253549B2 (ja) 半導体集積回路装置
JPH05243482A (ja) 半導体集積回路
JP2676801B2 (ja) 出力バッファ回路を備えた半導体集積回路装置
JPH04355952A (ja) 半導体集積回路装置
JP3636523B2 (ja) 半導体集積回路装置およびその製造方法
JPH10242284A (ja) 半導体集積回路装置
JP3376953B2 (ja) 半導体集積回路装置
JPH03274764A (ja) 半導体集積回路装置
JPS62183140A (ja) 半導体集積回路装置
JPS62249467A (ja) 半導体集積回路装置
JPH053252A (ja) 半導体集積回路装置
JP3546990B2 (ja) 半導体装置
EP0278065A2 (en) Semiconductor integrated circuit latch-up preventing apparatus
JPH04306863A (ja) 半導体集積回路装置
JP2005012209A (ja) 半導体装置の信号バスラインレイアウト構造及びその方法
JP2634800B2 (ja) 半導体集積回路スタンダードセル
JPH04218943A (ja) １チップｌｓｉの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070626

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070717

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110727

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110727

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110727

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120727

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130727

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees