JPH0630434B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0630434B2 JPH0630434B2 JP60241457A JP24145785A JPH0630434B2 JP H0630434 B2 JPH0630434 B2 JP H0630434B2 JP 60241457 A JP60241457 A JP 60241457A JP 24145785 A JP24145785 A JP 24145785A JP H0630434 B2 JPH0630434 B2 JP H0630434B2
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- Japan
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- cumulative
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明にディジタル信号処理装置に係り、特に演算速度
が高速で信号の処理能力の向上に好適なディジタルフイ
ルタに関する。
が高速で信号の処理能力の向上に好適なディジタルフイ
ルタに関する。
ディジタルフイルタの基本構成は、特開昭58-53217号公
報に記載のように、入力信号データを記憶する第１のメ
モリと、フイルタ特性を定めるフイルタ係数を記憶する
第２のメモリと、第１のメモリに記憶したデータを第２
のメモリに記憶したフイルタ係数との乗算を行なう乗算
器及び乗算器出力の累計加算を行なう、加算器とレジス
タから成り、ディジタルフイルタは、第１のメモリに記
憶された入力信号と、フイルタ係数の積の累積加算値を
計算するものである。ディジタルフイルタの処理能力を
向上する為には、演算速度の向上が必要であり、ディジ
タルフイルタの演算速度を高速化するには、乗算器，加
算器の演算速度を高速化することが必要である。乗算
器，加算器，レジスタから成る積の累積加算値を演算す
る演算器としては、特開昭59-205646号公報記載のよう
に、演算の高速化，回路規模の低域のため、累積加算用
の加算段を部分積加算段の中間に位置させて、乗算器に
よる乗算結果を確定させずに、積の累積加算値を演算す
る累積乗算器がある。
報に記載のように、入力信号データを記憶する第１のメ
モリと、フイルタ特性を定めるフイルタ係数を記憶する
第２のメモリと、第１のメモリに記憶したデータを第２
のメモリに記憶したフイルタ係数との乗算を行なう乗算
器及び乗算器出力の累計加算を行なう、加算器とレジス
タから成り、ディジタルフイルタは、第１のメモリに記
憶された入力信号と、フイルタ係数の積の累積加算値を
計算するものである。ディジタルフイルタの処理能力を
向上する為には、演算速度の向上が必要であり、ディジ
タルフイルタの演算速度を高速化するには、乗算器，加
算器の演算速度を高速化することが必要である。乗算
器，加算器，レジスタから成る積の累積加算値を演算す
る演算器としては、特開昭59-205646号公報記載のよう
に、演算の高速化，回路規模の低域のため、累積加算用
の加算段を部分積加算段の中間に位置させて、乗算器に
よる乗算結果を確定させずに、積の累積加算値を演算す
る累積乗算器がある。
ところで、乗算結果の累積加算を行なう累積乗算器は、
乗算を行なう被乗数，乗数のビット長が短くなる程、生
成する部分積の個数が減少するため、部分積を加算する
加算回数が減少して、演算に要する時間が短くなり、高
速動作が可能となる。ディジタルフイルタにおいては、
データのビット長は、ディジタルフイルタが適用される
システムに依って固定される場合が多いが、フイルタ特
性を決定する、フイルタ係数のビット長は、フイルタ特
性の変化が許される範囲内において、ビット長を圧縮す
ることが可能である。乗算累積器の演算速度を向上しか
つ回路規模を縮小するため、部分積の個数に関係する被
乗数をフイルタ係数とし、フイルタ係数を圧縮して第２
のメモリに記憶した場合、圧縮した係数と、データとの
積を、その乗算が行われる前までの積の累積加算値に加
算する場合には、積を係数の圧縮した分だけ伸長してか
ら加算せねばならない。しかし、１ケづつの積を確定せ
ずに累積乗算を行なう累積乗算器では、積を伸長するこ
とは不可能であり、このような累計乗算器の演算速度を
向上するため、被乗数とした係数を圧縮した値とデータ
との累積乗算演算については考慮されていなかつた。
乗算を行なう被乗数，乗数のビット長が短くなる程、生
成する部分積の個数が減少するため、部分積を加算する
加算回数が減少して、演算に要する時間が短くなり、高
速動作が可能となる。ディジタルフイルタにおいては、
データのビット長は、ディジタルフイルタが適用される
システムに依って固定される場合が多いが、フイルタ特
性を決定する、フイルタ係数のビット長は、フイルタ特
性の変化が許される範囲内において、ビット長を圧縮す
ることが可能である。乗算累積器の演算速度を向上しか
つ回路規模を縮小するため、部分積の個数に関係する被
乗数をフイルタ係数とし、フイルタ係数を圧縮して第２
のメモリに記憶した場合、圧縮した係数と、データとの
積を、その乗算が行われる前までの積の累積加算値に加
算する場合には、積を係数の圧縮した分だけ伸長してか
ら加算せねばならない。しかし、１ケづつの積を確定せ
ずに累積乗算を行なう累積乗算器では、積を伸長するこ
とは不可能であり、このような累計乗算器の演算速度を
向上するため、被乗数とした係数を圧縮した値とデータ
との累積乗算演算については考慮されていなかつた。
本発明の目的は、上記問題点を解決し、演算速度を高速
化し処理能力の向上したディジタルフイルタを提供する
ことにある。
化し処理能力の向上したディジタルフイルタを提供する
ことにある。
本発明においては、フイルタ係数を圧縮してメモリに記
憶して、乗算過程で生成する部分積の個数を減少し、デ
ータと圧縮した係数との累積乗算演算を行なう際に、係
数の圧縮に応じてデータを伸長するデータ伸長回路を累
積乗算器のデータ入力側に設け、データを所定値だけ伸
長してから累積乗算を行なう構成としたことにある。
憶して、乗算過程で生成する部分積の個数を減少し、デ
ータと圧縮した係数との累積乗算演算を行なう際に、係
数の圧縮に応じてデータを伸長するデータ伸長回路を累
積乗算器のデータ入力側に設け、データを所定値だけ伸
長してから累積乗算を行なう構成としたことにある。
以下、本発明の一実施例を第１図により説明する。
第１図において、１はデータ記憶メモリ、２は係数記憶
メモリ、３はデータ伸長回路、４は累積乗算器、５は入
力データ、６は演算結果の出力である。又Ａはデータ伸
長回路制御端子、Ｂはデータ伸長回路入力、Ｃはデータ
伸長回路出力である。
メモリ、３はデータ伸長回路、４は累積乗算器、５は入
力データ、６は演算結果の出力である。又Ａはデータ伸
長回路制御端子、Ｂはデータ伸長回路入力、Ｃはデータ
伸長回路出力である。
ここでは簡単のため、データ記憶メモリ１に記憶したデ
ータを、X1，X2，X3とし、フイルタ係数をC1，C2，C3と
し、C1，C2，C3の圧縮値C1′，C2′，C3′を係数記憶メ
モリ２に記憶し、メモリ１に記憶したデータX1，X2，X3
とメモリ２に記憶した圧縮後の係数C1′，C2′，C3′か
ら、データX1，X2，X3と、フイルタ係数C1，C2，C3の累
計乗算値（C1・X1＋C2・X2＋C3・X3）を演算する場合に
ついて説明する。
ータを、X1，X2，X3とし、フイルタ係数をC1，C2，C3と
し、C1，C2，C3の圧縮値C1′，C2′，C3′を係数記憶メ
モリ２に記憶し、メモリ１に記憶したデータX1，X2，X3
とメモリ２に記憶した圧縮後の係数C1′，C2′，C3′か
ら、データX1，X2，X3と、フイルタ係数C1，C2，C3の累
計乗算値（C1・X1＋C2・X2＋C3・X3）を演算する場合に
ついて説明する。
第２図は、フイルタ係数の圧縮方法の一例を示したもの
である。圧縮前の係数のビット長をＮビット，圧縮後の
係数のビット長をＫビット，圧縮したビット長をｍビッ
トとする。係数は、２の補数表示されているものとし、
ＭＳＢ側から各ビットをαSα1α2…αN-1とすると、Ｎ
ビットの係数を10進数に直した値は、 となる。この時、Ｃの絶対値｜Ｃ｜が、２−ｍより小さ
い係数に対しては、αs，α1，α2，…αｍは、同一
（正の数の場合αs＝α1＝…＝αｍ＝０，負の場合αs
＝α1＝…＝αｍ＝１）となり、α1〜αｍを省略して係
数記憶メモリ２にＣ′＝αsαm+1αm+2…αＮ−１を記
憶する。このようにしても係数の持ってる精度は失われ
ないが、10進数でＣ′をそのまま表示すると、 となり、これは、圧縮前のＣに比べて、見かけ上Ｃ′＝
Ｃ×２ｍとなって、係数記憶メモリ２に記憶される。
又、Ｃの絶対値が、2-m以上の係数に対しては、ＬＳＢ
側からｍビットを四捨五入又は、切り捨て又は切り上げ
によりＫビットに圧縮して係数記憶メモリ２に記憶す
る。この場合には、係数の圧縮に依って、係数の持って
いる精度は失われる場合があるが、係数の圧縮によっ
て、起こるフイルタ特性変化が、許容限度内である場
合、上で述べた方法により、Ｎビットの係数を、ｍビッ
ト圧縮して、Ｋビットとすることが可能である。
である。圧縮前の係数のビット長をＮビット，圧縮後の
係数のビット長をＫビット，圧縮したビット長をｍビッ
トとする。係数は、２の補数表示されているものとし、
ＭＳＢ側から各ビットをαSα1α2…αN-1とすると、Ｎ
ビットの係数を10進数に直した値は、 となる。この時、Ｃの絶対値｜Ｃ｜が、２−ｍより小さ
い係数に対しては、αs，α1，α2，…αｍは、同一
（正の数の場合αs＝α1＝…＝αｍ＝０，負の場合αs
＝α1＝…＝αｍ＝１）となり、α1〜αｍを省略して係
数記憶メモリ２にＣ′＝αsαm+1αm+2…αＮ−１を記
憶する。このようにしても係数の持ってる精度は失われ
ないが、10進数でＣ′をそのまま表示すると、 となり、これは、圧縮前のＣに比べて、見かけ上Ｃ′＝
Ｃ×２ｍとなって、係数記憶メモリ２に記憶される。
又、Ｃの絶対値が、2-m以上の係数に対しては、ＬＳＢ
側からｍビットを四捨五入又は、切り捨て又は切り上げ
によりＫビットに圧縮して係数記憶メモリ２に記憶す
る。この場合には、係数の圧縮に依って、係数の持って
いる精度は失われる場合があるが、係数の圧縮によっ
て、起こるフイルタ特性変化が、許容限度内である場
合、上で述べた方法により、Ｎビットの係数を、ｍビッ
ト圧縮して、Ｋビットとすることが可能である。
第３図は以上で述べた係数の圧縮方法に依って、係数を
圧縮した例えば示したものである。第３図においては、
８ビットの係数（Ｎ＝８）を、４ビット圧縮（ｍ＝４）
して、４ビット（Ｋ＝４）とし、圧縮の方法（この場合
Ｐ＝１の場合には、ＭＳＢ側から４ビット圧縮したこと
を示し、Ｐ＝０の場合には、ＬＳＢ側から圧縮したこと
を示す）を示すビットを１ビット追加して、１係数５ビ
ットを係数記憶メモリ２に記憶した例である。
圧縮した例えば示したものである。第３図においては、
８ビットの係数（Ｎ＝８）を、４ビット圧縮（ｍ＝４）
して、４ビット（Ｋ＝４）とし、圧縮の方法（この場合
Ｐ＝１の場合には、ＭＳＢ側から４ビット圧縮したこと
を示し、Ｐ＝０の場合には、ＬＳＢ側から圧縮したこと
を示す）を示すビットを１ビット追加して、１係数５ビ
ットを係数記憶メモリ２に記憶した例である。
次に以上のように圧縮してメモリ２に記憶した係数
C1′，C2′，C3′とメモリ１に記憶したデータX1，X2，
X3を用いて、圧縮前の係数C1，C2，C3とデータX1，X2，
X3の累積乗算値を演算する方法について述べる。
C1′，C2′，C3′とメモリ１に記憶したデータX1，X2，
X3を用いて、圧縮前の係数C1，C2，C3とデータX1，X2，
X3の累積乗算値を演算する方法について述べる。
Ｃ１・Ｘ１＋Ｃ２・Ｘ２＋Ｃ３・Ｘ３ ＝（Ｃ′１×２（−ｍ）・ｐ１）・Ｘ１＋（Ｃ′２×２
（−ｍ）・ｐ２）・Ｘ２ ＋（Ｃ′３×２−（−ｍ）・ｐ１）・Ｘ３ ＝Ｃ′１・（Ｘ１×２（−ｍ）・ｐ１）＋Ｃ′２・（Ｘ
２×２（−ｍ）・ｐ２） ＋Ｃ′３・（Ｘ３×２（−ｍ）・ｐ３） （但し、P1・P2，P3は係数C1′，C2′，C3′の圧縮の方
法を示し、ＭＳＢ側から圧縮した係数の場合は、１，Ｌ
ＳＢ側から圧縮した係数の場合は０である）となるの
で、データX1，X2，X3と圧縮後の係数C1′，C2′，C3′
との累計乗算を行なう際に、データX1，X2，X3を係数
C1′，C2′，C3′の圧縮に応じて、第１図に示すデータ
伸長回路３により伸長してから累積乗算器４により累積
乗算を行なうことにより、圧縮前の係数C1，C2，C3とデ
ータX1，X2，X3の累積乗算結果を得ることができる。
（−ｍ）・ｐ２）・Ｘ２ ＋（Ｃ′３×２−（−ｍ）・ｐ１）・Ｘ３ ＝Ｃ′１・（Ｘ１×２（−ｍ）・ｐ１）＋Ｃ′２・（Ｘ
２×２（−ｍ）・ｐ２） ＋Ｃ′３・（Ｘ３×２（−ｍ）・ｐ３） （但し、P1・P2，P3は係数C1′，C2′，C3′の圧縮の方
法を示し、ＭＳＢ側から圧縮した係数の場合は、１，Ｌ
ＳＢ側から圧縮した係数の場合は０である）となるの
で、データX1，X2，X3と圧縮後の係数C1′，C2′，C3′
との累計乗算を行なう際に、データX1，X2，X3を係数
C1′，C2′，C3′の圧縮に応じて、第１図に示すデータ
伸長回路３により伸長してから累積乗算器４により累積
乗算を行なうことにより、圧縮前の係数C1，C2，C3とデ
ータX1，X2，X3の累積乗算結果を得ることができる。
即ち、第１図において、データ記憶メモリ１からデータ
を読み出し、係数記憶メモリ２から、圧縮した係数と、
圧縮情報を読み出し、読み出した圧縮情報によって、デ
ータ伸長回路３を動作させて、データを伸長してから、
伸長後のデータと係数の圧縮値とを累積乗算器に送り、
累積乗算器４においては、伸長後のデータと、圧縮した
係数を、真の値として、累積乗算を行なうことにより、
データを圧縮前の係数との累積乗算を行なうことができ
る。
を読み出し、係数記憶メモリ２から、圧縮した係数と、
圧縮情報を読み出し、読み出した圧縮情報によって、デ
ータ伸長回路３を動作させて、データを伸長してから、
伸長後のデータと係数の圧縮値とを累積乗算器に送り、
累積乗算器４においては、伸長後のデータと、圧縮した
係数を、真の値として、累積乗算を行なうことにより、
データを圧縮前の係数との累積乗算を行なうことができ
る。
第４図は、本発明を２次Boothのアルゴリズムと、部分
積を同時に発生し、同時に加算を行なう並列乗算方式に
よる累積乗算器を用いたディジタルフイルタに適用した
例であり、第５図は２次Boothのアルゴリズムと、部分
積を順次生成し、順次加算を行なう直列乗算方式による
累積乗算器を用いたディジタルフイルタに適用した例で
ある。第４図で第１図と同一番号の構成要素は、同一の
構成要素を示し、12-1,12-2は部分積生成器，13は２次B
oothのデコーダ，１４は、加算器をアレイ状に配し、加
算を行なうアレイ加算器，14−１は、単位加算器を示
し、15は、アレイ加算器出力を加算する加算器、１６
は、加算器１５の出力を一時記憶するラッチである。
又、第５図で、第１図と同一番号の構成要素は、同一の
構成要素を示し、17は部分積生成器、18は２次Boothの
デコーダ，19は加算器，20は加算器出力を一時記憶する
ラッチである。又、第４図は、本発明においてデータの
ビット長を16ビット、圧縮前のフイルタ係数のビット長
を８ビット，圧縮後のフイルタ係数のビット長を４ビッ
トとした場合、乗算アルゴリズムに２次Boothのアルゴ
リズムを用いた累積乗算器の、部分積の生成状態を示し
たものであり、(a)は圧縮前の状態を表わし、(b)は圧縮
後の状態を表わす。第６図を用いて、第４図，第５図の
動作を説明する。第６図において、(a)圧縮前の状態で
生成する部分積の個数は16ビット×８ビットの乗算を行
なうために４ケであり、又(b)の圧縮後の場合は、20ビ
ット×４ビットの乗算を行なうために、２ケとなる。こ
のため本発明を用いた。
積を同時に発生し、同時に加算を行なう並列乗算方式に
よる累積乗算器を用いたディジタルフイルタに適用した
例であり、第５図は２次Boothのアルゴリズムと、部分
積を順次生成し、順次加算を行なう直列乗算方式による
累積乗算器を用いたディジタルフイルタに適用した例で
ある。第４図で第１図と同一番号の構成要素は、同一の
構成要素を示し、12-1,12-2は部分積生成器，13は２次B
oothのデコーダ，１４は、加算器をアレイ状に配し、加
算を行なうアレイ加算器，14−１は、単位加算器を示
し、15は、アレイ加算器出力を加算する加算器、１６
は、加算器１５の出力を一時記憶するラッチである。
又、第５図で、第１図と同一番号の構成要素は、同一の
構成要素を示し、17は部分積生成器、18は２次Boothの
デコーダ，19は加算器，20は加算器出力を一時記憶する
ラッチである。又、第４図は、本発明においてデータの
ビット長を16ビット、圧縮前のフイルタ係数のビット長
を８ビット，圧縮後のフイルタ係数のビット長を４ビッ
トとした場合、乗算アルゴリズムに２次Boothのアルゴ
リズムを用いた累積乗算器の、部分積の生成状態を示し
たものであり、(a)は圧縮前の状態を表わし、(b)は圧縮
後の状態を表わす。第６図を用いて、第４図，第５図の
動作を説明する。第６図において、(a)圧縮前の状態で
生成する部分積の個数は16ビット×８ビットの乗算を行
なうために４ケであり、又(b)の圧縮後の場合は、20ビ
ット×４ビットの乗算を行なうために、２ケとなる。こ
のため本発明を用いた。
第４図の乗算においては、アレイ加算器14の中の加算段
の段数は２段で済み、圧縮前の(a)の場合には４段必要
であるので本発明により部分積の個数を1/2としたこと
により加算段数が1/2となり、加算に要する時間が1/2と
なって演算速度が２倍高速化される。又、同時に、加算
段数が1/2となりハードウェア規模を減算させることが
できる。
の段数は２段で済み、圧縮前の(a)の場合には４段必要
であるので本発明により部分積の個数を1/2としたこと
により加算段数が1/2となり、加算に要する時間が1/2と
なって演算速度が２倍高速化される。又、同時に、加算
段数が1/2となりハードウェア規模を減算させることが
できる。
又、第５図の実施例においては、加算器19における加算
回数が、各演算で1/2となり、演算速度が２倍高速化さ
れる。
回数が、各演算で1/2となり、演算速度が２倍高速化さ
れる。
以上、本実施例によれば、累積乗算器を用いたディジタ
ルフイルタの演算速度を高速化することができ、又、並
列乗算方式における累積乗算器を用いたディジタルフイ
ルタの回路規模を低減することができる。又、本発明の
実施例の第１図，第４図，第５図においては、データの
伸長タイミングを、係数記憶メモリ２から信号Ａによっ
て、データ伸長回路３に送り、伸長動作させているが、
これは、ディジタルフイルタの中のタイミング回路によ
り同じタイミングを発生させて、データ伸長回路３を動
作させても、全く同様の効果がある。
ルフイルタの演算速度を高速化することができ、又、並
列乗算方式における累積乗算器を用いたディジタルフイ
ルタの回路規模を低減することができる。又、本発明の
実施例の第１図，第４図，第５図においては、データの
伸長タイミングを、係数記憶メモリ２から信号Ａによっ
て、データ伸長回路３に送り、伸長動作させているが、
これは、ディジタルフイルタの中のタイミング回路によ
り同じタイミングを発生させて、データ伸長回路３を動
作させても、全く同様の効果がある。
第７図は、本発明の別の実施例を示したものであり、第
１図と同一の番号の構成要素は、同一の構成要素を示
し、７は、データ伸長回路基本ブロック、8,9は論理積
回路、10は論理和回路、11は反転回路、7-1〜7-10はそ
れぞれ第８図に示す基本ブロック７と同一であり、B-1
〜B-8は、データ伸長回路入力、R-1〜R-10はデータ伸長
回路出力である。本実施例は、データのビット長８ビッ
ト，係数の圧縮２ビットの場合のデータ伸長回路を論理
回路により実現したものである。データ伸長回路制御端
子Ａが“０”の場合7-1〜7-10のＰＩ端子は全て
“１”，ＱＩ端子は全て“０”となり7-1〜7-10はＰ入
力端子に入力されたデータをＲ端子に出力する。これに
対し、Ａが“１”の場合、7-1〜7-10のＰＩ端子は全て
“０”，ＱＩ端子は全て“１”となり、Ｑ入力端子に入
力されたデータをＲ端子に出力する。Ｐ入力が選択され
た場合に対して、Ｑ入力が選択された場合、出力R-1〜R
-10は、２ビットデータを伸長した出力が得られる。本
実施例において、データ伸長回路を実現することができ
る。
１図と同一の番号の構成要素は、同一の構成要素を示
し、７は、データ伸長回路基本ブロック、8,9は論理積
回路、10は論理和回路、11は反転回路、7-1〜7-10はそ
れぞれ第８図に示す基本ブロック７と同一であり、B-1
〜B-8は、データ伸長回路入力、R-1〜R-10はデータ伸長
回路出力である。本実施例は、データのビット長８ビッ
ト，係数の圧縮２ビットの場合のデータ伸長回路を論理
回路により実現したものである。データ伸長回路制御端
子Ａが“０”の場合7-1〜7-10のＰＩ端子は全て
“１”，ＱＩ端子は全て“０”となり7-1〜7-10はＰ入
力端子に入力されたデータをＲ端子に出力する。これに
対し、Ａが“１”の場合、7-1〜7-10のＰＩ端子は全て
“０”，ＱＩ端子は全て“１”となり、Ｑ入力端子に入
力されたデータをＲ端子に出力する。Ｐ入力が選択され
た場合に対して、Ｑ入力が選択された場合、出力R-1〜R
-10は、２ビットデータを伸長した出力が得られる。本
実施例において、データ伸長回路を実現することができ
る。
その他、シフトレジスタ等で、データ伸張回路を実現す
ることも可能である。
ることも可能である。
以上、本発明によれば、係数ＮビットをＫビットに圧縮
した時に、累積乗算器を用いたディジタルフイルタの演
算速度をＮ／Ｋ倍に高速化でき、ディジタルフイルタの
処理能力をＮ／Ｋ倍に向上させるという効果がある。
した時に、累積乗算器を用いたディジタルフイルタの演
算速度をＮ／Ｋ倍に高速化でき、ディジタルフイルタの
処理能力をＮ／Ｋ倍に向上させるという効果がある。
第１図は本発明の一実施例の構成図、第２図はフイルタ
係数の圧縮方法を示す図、第３図はフイルタ係数を圧し
た例を示す図、第４図は第１図は一具体的な構成図、第
５図は第１図の他の具体的な構成図、第６図は部分積を
比較した図、第７図は本発明の別の実施例の構成図、第
８図は第７図の基本ブロックの構成図である。 ３……データ伸長回路。
係数の圧縮方法を示す図、第３図はフイルタ係数を圧し
た例を示す図、第４図は第１図は一具体的な構成図、第
５図は第１図の他の具体的な構成図、第６図は部分積を
比較した図、第７図は本発明の別の実施例の構成図、第
８図は第７図の基本ブロックの構成図である。 ３……データ伸長回路。
Claims (1)
- 【請求項１】パルスコード変調された入力信号データを
記憶する第１のメモリと、フイルタの特性を決定する係
数を記憶する第２のメモリと、該第１のメモリの出力
と、該第２のメモリの出力を入力として、該第１のメモ
リに記憶した入力信号データと、該第２のメモリに記憶
した係数との積の累積加算値を演算する累積乗算器より
成るディジタルフイルタにおいて、該第２のメモリに該
係数のビット長を圧縮して記憶し、該累積乗算器の該第
１のメモリ出力を入力する入力側に、該第２のメモリに
記憶した係数の圧縮状態に応じて該第１のメモリ出力の
桁シフトを行うデータ伸長回路を付加したことを特徴と
するディジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241457A JPH0630434B2 (ja) | 1985-10-30 | 1985-10-30 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241457A JPH0630434B2 (ja) | 1985-10-30 | 1985-10-30 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102614A JPS62102614A (ja) | 1987-05-13 |
| JPH0630434B2 true JPH0630434B2 (ja) | 1994-04-20 |
Family
ID=17074596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241457A Expired - Lifetime JPH0630434B2 (ja) | 1985-10-30 | 1985-10-30 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630434B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347478A (en) * | 1991-06-09 | 1994-09-13 | Yamaha Corporation | Method of and device for compressing and reproducing waveform data |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286912A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | フイルタ演算制御方式 |
-
1985
- 1985-10-30 JP JP60241457A patent/JPH0630434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102614A (ja) | 1987-05-13 |
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